KR20170027249A - 반도체 회로 - Google Patents

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KR20170027249A
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Abstract

반도체 회로가 제공된다. 상기 반도체 회로는, 입력 데이터의 논리 레벨, 제1 노드의 논리 레벨에 반전된 논리 레벨, 클럭 신호의 논리 레벨, 및 제2 노드의 논리 레벨을 기초로 상기 제1 노드의 논리 레벨을 결정하는 제1 회로, 및 상기 입력 데이터의 논리 레벨, 상기 제2 노드의 논리 레벨에 반전된 논리 레벨, 상기 클럭 신호의 논리 레벨, 및 상기 제1 노드의 논리 레벨에 반전된 논리 레벨을 기초로 상기 제2 노드의 논리 레벨을 결정하는 제2 회로를 포함하되, 상기 클럭 신호가 제1 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 다른 논리 레벨을 갖고, 상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 동일한 논리 레벨을 갖는다.

Description

반도체 회로{SEMICONDUCTOR CIRCUIT}
본 발명은 반도체 회로에 관한 것이다.
공정의 미세화로 더 많은 로직 회로들이 하나의 칩에 집적되고 있다. 이에 따라 칩의 단위 셀 면적의 크기는 칩의 집적도에 직접적인 영향을 주고 있다. 또한, 디지털 시스템 내부에서 클럭 신호에 따라 데이터를 전달하는 플립-플롭(flip-flop)의 성능은, 시스템의 성능과 직결되기 때문에 고속의 시스템을 구현하기 위해 고속의 플립-플롭을 구현하는 것이 점차 중요한 이슈로 부각되고 있다.
다만, 이러한 고속 플립-플롭을 구현함에 있어서, 레이아웃적인 측면에서 플립-플롭의 면적이 증가하게 되는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는 셋업 시간(setup time)이 감소되고, 데이터 출력 시간을 감소시킬 수 있는 고성능 회로(high performance circuit)를 포함하는 반도체 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 회로는, 입력 데이터의 논리 레벨, 제1 노드의 논리 레벨에 반전된 논리 레벨, 클럭 신호의 논리 레벨, 및 제2 노드의 논리 레벨을 기초로 상기 제1 노드의 논리 레벨을 결정하는 제1 회로, 및 상기 입력 데이터의 논리 레벨, 상기 제2 노드의 논리 레벨에 반전된 논리 레벨, 상기 클럭 신호의 논리 레벨, 및 상기 제1 노드의 논리 레벨에 반전된 논리 레벨을 기초로 상기 제2 노드의 논리 레벨을 결정하는 제2 회로를 포함하되, 상기 클럭 신호가 제1 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 다른 논리 레벨을 갖고, 상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 동일한 논리 레벨을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제2 회로는, 상기 제1 노드의 논리 레벨의 반전값에 게이팅되어 상기 제2 노드를 풀 업(pull up)시키는 제1 트랜지스터와, 상기 제1 트랜지스터와 병렬로 연결되고, 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드를 풀 업시키는 제2 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 회로는, 상기 제2 노드의 논리 레벨의 반전값에 게이팅되어 제3 노드를 풀 다운시키는 제3 트랜지스터와, 상기 입력 데이터의 논리 레벨에 게이팅되어 상기 제3 노드를 풀 다운시키는 제4 트랜지스터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 회로는, 상기 입력 데이터의 논리 레벨과 상기 제2 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와, 상기 제1 게이트의 출력의 논리 레벨, 상기 제1 노드의 논리 레벨의 반전값, 및 상기 클럭 신호의 논리 레벨을 NAND 연산하여, 상기 제2 노드에 출력값을 전달하는 제2 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 회로는, 인에이블 신호의 논리 레벨과 상기 제2 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와, 상기 제1 게이트의 출력의 논리 레벨, 상기 제1 노드의 논리 레벨의 반전값, 및 상기 클럭 신호의 논리 레벨을 NAND 연산하여, 상기 제2 노드에 출력값을 전달하는 제2 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드를 풀 업시키는 제1 트랜지스터와, 상기 제1 트랜지스터와 직렬로 연결되고, 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드에 접지 전압을 전달하는 제2 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 제1 트랜지스터와 병렬로 연결되고, 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제3 트랜지스터와, 상기 제3 트랜지스터와 직렬로 연결되고, 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제4 트랜지스터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 제1 노드의 논리 레벨을 입력으로 받아 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제1 인버터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 입력 데이터의 논리 레벨과 상기 제1 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와, 상기 제1 게이트의 출력의 논리 레벨과 상기 클럭 신호의 논리 레벨의 반전값을 AND 연산하여, 상기 제1 노드에 출력값을 전달하는 제2 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 NAND 연산하여, 상기 클럭 신호의 논리 레벨의 반전값을 출력하는 제3 게이트를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 회로는, 인에이블 신호의 논리 레벨과 상기 제1 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와, 상기 제1 게이트의 출력의 논리 레벨과 상기 클럭 신호의 논리 레벨의 반전값을 AND 연산하여, 상기 제1 노드에 출력값을 전달하는 제2 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 기초로 출력단의 논리 레벨을 결정하는 래치 회로를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 논리 레벨은 논리 로우 레벨(logical low level)이고, 상기 제2 논리 레벨은 논리 하이 레벨(logical high level)일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 회로는, 입력 데이터의 논리 레벨, 제1 노드의 논리 레벨에 반전된 논리 레벨, 클럭 신호의 논리 레벨, 및 제2 노드의 논리 레벨을 기초로 상기 제1 노드의 논리 레벨을 결정하는 제1 회로, 상기 입력 데이터의 논리 레벨, 상기 제2 노드의 논리 레벨에 반전된 논리 레벨, 상기 클럭 신호의 논리 레벨, 및 상기 제1 노드의 논리 레벨에 반전된 논리 레벨을 기초로 상기 제2 노드의 논리 레벨을 결정하는 제2 회로, 및 상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 기초로 출력단의 논리 레벨을 결정하는 래치 회로를 포함하되, 상기 클럭 신호의 논리 레벨이 제1 논리 레벨인 경우, 상기 제1 노드의 논리 레벨은 상기 제1 논리 레벨이고, 상기 제2 노드의 논리 레벨은 상기 제1 노드의 논리 레벨과 다른 제2 논리 레벨이고, 상기 제2 노드의 논리 레벨은 상기 출력단으로 전달된다.
본 발명의 몇몇 실시예에서, 상기 출력단의 논리 레벨은, 상기 클럭 신호의 논리 레벨의 상승 에지(positive edge)에서 변화될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 논리 레벨은 논리 로우 레벨(logical low level)일 수 있다.
본 발명의 몇몇 실시예에서, 상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨인 경우, 상기 제2 회로는 상기 제2 노드를 프리차지할 수 있다.
본 발명의 몇몇 실시예에서, 상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨인 경우, 상기 제1 회로는 상기 제1 노드를 디스차지할 수 있다.
본 발명의 몇몇 실시예에서, 상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 변하는 경우, 상기 제1 노드와 상기 제2 노드 중 어느 하나의 논리 레벨은 변하고, 다른 하나의 논리 레벨은 유지될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 노드의 논리 레벨의 반전값에 게이팅되어 제2 노드를 풀 업시키는 제1 트랜지스터와, 상기 제1 트랜지스터와 병렬로 연결되고 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드를 풀 업시키는 제2 트랜지스터와, 상기 제2 노드의 논리 레벨에 게이팅되어 제3 노드를 풀 다운 시키는 제3 트랜지스터와, 입력 데이터의 논리 레벨에 게이팅되어 상기 제3 노드를 풀 다운 시키는 제4 트랜지스터를 포함하는 제1 회로, 및 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드를 풀 업시키는 제5 트랜지스터와, 상기 제5 트랜지스터와 직렬로 연결되고 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드에 접지 전압을 전달하는 제6 트랜지스터와, 상기 제5 트랜지스터와 병렬로 연결되고 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제7 트랜지스터와, 상기 제7 트랜지스터와 직렬로 연결되고 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제8 트랜지스터를 포함하는 제2 회로를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 회로는, 상기 제1 노드의 논리 레벨을 입력으로 받아 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제1 인버터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 제1 노드의 논리 레벨의 반전값에 게이팅되어 상기 제3 노드를 풀 다운시키는 제9 트랜지스터와, 상기 제9 트랜지스터와 직렬로 연결되고, 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제3 노드를 풀 다운시키는 제10 트랜지스터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 클럭 신호의 논리 레벨과 상기 입력 데이터의 논리 레벨을 기초로 출력단의 논리 레벨을 결정하는 래치 회로를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 회로를 포함하는 SoC 시스템의 블록도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 회로를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다. 도 2는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 도 3은 본 발명의 몇몇 실시예에 따른 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 1과 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는 제1 회로(100), 제2 회로(200), 래치 회로(300)를 포함한다.
제1 회로(100)는 입력 데이터(D)의 논리 레벨, 제1 노드(NET1)의 논리 레벨에 반전된 논리 레벨, 클럭 신호(CLK)의 논리 레벨, 및 제2 노드(NET 2)의 논리 레벨을 기초로 제1 노드(NET 1)의 논리 레벨을 결정한다.
제2 회로(200)는 입력 데이터(D)의 논리 레벨, 제2 노드(NET2)의 논리 레벨에 반전된 논리 레벨, 클럭 신호(CLK)의 논리 레벨, 및 제1 노드(NET 1)의 논리 레벨에 반전된 논리 레벨을 기초로 제2 노드(NET 2)의 논리 레벨을 결정한다.
래치 회로(300)는 클럭 신호(CLK)의 논리 레벨과, 제2 노드(NET 2)의 논리 레벨을 기초로 출력단(QN)의 논리 레벨을 결정한다.
이 때, 제1 회로(100)의 출력 중 일부는 제2 회로(200)의 입력으로 사용될 수 있고, 제2 회로(200)의 출력 중 일부는 제1 회로(100)의 입력으로 사용될 수 있다. 제1 회로(100), 제2 회로(200), 및 래치 회로(300)는 플립-플롭(flip-flop)으로 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
구체적으로, 제2 회로(200)는 입력 데이터(D)의 논리 레벨과 제2 노드(NET 2)의 논리 레벨의 반전값을 OR 연산하는 제1 게이트(G1)를 포함할 수 있다. 제2 인버터(IN2)에 의해 제2 노드(NET 2)의 논리 레벨의 반전값이 제1 게이트(G1)의 입력값으로 전달될 수 있다.
또한, 제2 회로(200)는 제1 게이트(G1)의 출력의 논리 레벨, 제1 노드(NET 1)의 논리 레벨의 반전값, 및 클럭 신호(CLK)의 논리 레벨을 NAND 연산하여, 제2 노드(NET 2)에 출력값을 전달하는 제2 게이트(G2)를 포함할 수 있다. 제1 노드(NET 1)의 논리 레벨은 제1 회로(100)에 포함된 제1 인버터(IN1)에 의해 반전되어 출력될 수 있다. 제1 인버터(IN1)의 출력값은 제2 게이트(G2)의 입력값으로 제공되어 제2 회로(200)가 동작할 수 있다.
제1 회로(100)는 입력 데이터(D)의 논리 레벨과 제1 노드(NET 1)의 논리 레벨의 반전값을 OR 연산하는 제3 게이트(G3)를 포함할 수 있다. 제1 인버터(IN1)에 의해 제1 노드(NET 1)의 논리 레벨의 반전값이 제3 게이트(G3)의 입력값으로 전달될 수 있다.
또한, 제1 회로(100)는 제3 게이트(G3)의 출력의 논리 레벨과 클럭 신호(CLK)의 논리 레벨의 반전값(CLKB)을 AND 연산하여, 제1 노드(NET 1)에 출력값을 전달하는 제4 게이트(G4)를 포함할 수 있다. 그리고, 제1 회로(100)는 클럭 신호(CLK)의 논리 레벨과 제2 노드(NET 2)의 논리 레벨을 NAND 연산하여, 클럭 신호(CLK)의 논리 레벨의 반전값(CLKB)을 출력하는 제5 게이트(G5)를 포함할 수 있다. 제5 게이트(G5)의 출력값인 클럭 신호의 논리 레벨의 반전값(CLKB)은 제4 게이트(G4)의 입력값으로 제공될 수 있다.
여기에서, 제1 회로(100)와 제2 회로(200)의 동작에 대해 설명한다.
제1 회로(100)의 출력값은 제2 회로(200)의 입력값으로 제공되고, 제2 회로(200)의 출력값은 제1 회로(100)의 입력값으로 제공된다. 즉, 제1 회로(100)와 제2 회로(200)는 SR 래치 회로와 유사하게 동작하며, 제1 회로(100)와 제2 회로(200) 각각은 서로를 제어하는 회로로 동작한다. 그리고, 제2 회로(200)의 출력값은 래치 회로(300)로 전달되어 플립-플롭(flip-flop) 회로로 동작할 수 있다.
제1 회로(100)와 제2 회로(200)는 클럭 신호(CLK)의 논리 레벨에 따라 다른 동작을 수행한다. 구체적으로, 클럭 신호(CLK)가 논리 로우 레벨(logical low level)로 동작하는 경우, 제2 노드(NET 2)는 논리 하이 레벨(logical high level)로 프리차지(pre-charge)된다. 반대로, 클럭 신호(CLK)와 제2 노드(NET 2)가 연결되어 있는 제5 게이트(G5)에 의해 제1 노드(NET 1)는 논리 로우 레벨로 디스차지(dis-charge)된다. 즉, 제1 노드(NET 1)와 제2 노드(NET 2)는 서로 다른 논리 레벨을 갖는다.
또한, 클럭 신호(CLK)가 논리 하이 레벨(logical high level)로 동작하는 경우, 제1 노드(NET 1)와 제2 노드(NET 2)는 서로 동일한 논리 레벨을 갖도록 동작한다. 예를 들어, 입력 데이터(D)가 논리 로우 레벨로 동작 하는 경우, 제2 노드(NET 2)는 논리 하이 레벨을 유지하고, 제1 노드(NET 1)는 논리 로우 레벨에서 논리 하이 레벨로 트랜지션(transition)된다. 그리고, 입력 데이터(D)가 논리 하이 레벨로 동작 하는 경우, 제1 노드(NET 1)는 논리 로우 레벨을 유지하고, 제2 노드(NET 2)는 논리 하이 레벨에서 논리 로우 레벨로 트랜지션된다.
여기에서, 논리 하이 레벨(H)은 기준 레벨 이상의 논리 레벨을 의미하고, 논리 로우 레벨(L)은 기준 레벨 이하의 논리 레벨을 의미할 수 있다. 예를 들어, 논리 하이 레벨(H)은 논리 레벨의 50% 이상의 값을 갖는 경우를 의미하고, 논리 로우 레벨(L)은 논리 레벨의 50% 미만의 값을 갖는 경우를 의미할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 기준 레벨의 크기는 얼마든지 변화될 수 있다. 이를 기초로, 이하에서는 반도체 회로의 논리 레벨을 논리 하이 레벨(H)과 논리 로우 레벨(L)로 설명하도록 한다.
도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는 클럭 신호(CLK)의 논리 레벨이 라이징(rising) 할 때 입력 데이터(D)의 논리 레벨의 반전값이 출력단(QN)으로 전달될 수 있다. 즉, 래치 회로(300)의 출력 노드(OUT)의 논리 레벨이 인버터에 의해 반전되어 출력단(QN)의 논리 레벨이 결정된다.
출력단(QN)의 논리 레벨은, 클럭 신호(CLK)의 논리 레벨의 상승 에지(positive edge)에서 변화될 수 있다. 결과적으로, 클럭 신호(CLK)가 논리 하이 레벨(H)로 트랜지션되고, 제2 노드(NET 2)의 논리 레벨이 논리 로우 레벨(L)일 때, 출력단(QN)의 논리 레벨은 제2 노드(NET 2)의 논리 레벨에 동기화되어 출력될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
구체적으로, 도 1 내지 도 3을 참조하여 제1 구간(ta1)에서 회로의 동작을 살펴보면, 입력 데이터(D)의 논리 레벨은 논리 로우 레벨(L)이고, 클럭 신호(CLK)의 논리 레벨은 논리 하이 레벨(H)이다.
제2 회로(200)를 살펴보면, 클럭 신호(CLK)의 논리 레벨은 논리 하이 레벨(H) 이므로 클럭 신호(CLK)의 논리 레벨의 반전값에 게이팅되는 트랜지스터(PE2)는 턴 온(turn on)되어 제2 노드(NET 2)를 프리차지 시킨다. 이 때, 제2 노드(NET 2)의 논리 레벨은 논리 하이 레벨(H)이 될 수 있다.
제2 회로(200)를 살펴보면, 제1 게이트(G1)는 입력 데이터(D)의 논리 레벨(논리 로우 레벨(L))과, 제2 노드(NET 2)의 논리 레벨의 반전값(논리 로우 레벨(L))을 OR 연산하여 논리 로우 레벨(L)을 제2 게이트(G2)에 전달한다.
제2 게이트(G2)는 제1 게이트(G1)의 출력의 논리 레벨(논리 로우 레벨(L))과, 제1 노드(NET 1)의 논리 레벨(논리 하이 레벨(H))을 NAND 연산하여, 제2 노드(NET 2)에 출력값(논리 하이 레벨(H))을 전달한다.
즉, 클럭 신호(CLK)의 논리 레벨이 논리 하이 레벨(H)이고, 입력 데이터(D)의 논리 레벨은 논리 로우 레벨(L)인 상태에서, 제2 노드(NET 2)는 논리 하이 레벨(H)로 프리차지된 상태가 유지되고, 제1 노드(NET 1)의 논리 레벨은 논리 로우 레벨(L)에서 논리 하이 레벨(H)로 트랜지션된다. 제2 노드(NET 2)의 논리 레벨은 논리 하이 레벨(H)이므로, 래치 회로(300)의 입력 노드(IN)는 프리차지 되고, 출력단(QN)의 논리 레벨은 논리 하이 레벨(H)을 유지한다.
이어서, 제2 구간(ta2)에서, 입력 데이터(D)의 논리 레벨은 논리 로우 레벨(L)에서 논리 하이 레벨(H)로 트랜지션되고, 클럭 신호(CLK)의 논리 레벨은 논리 하이 레벨(H)에서 논리 로우 레벨(L)로 트랜지션된다. 제2 구간(ta2)에서는, 제2 노드(NET 2)의 논리 레벨은 논리 하이 레벨(H)을 유지하고, 제1 노드(NET 1)의 논리 레벨은 논리 하이 레벨(H)에서 논리 로우 레벨(L)로 트랜지션된다.
이어서, 제3 구간(ta3)에서, 입력 데이터(D)의 논리 레벨은 논리 하이 레벨(H) 상태를 유지하고, 클럭 신호(CLK)의 논리 레벨은 논리 로우 레벨(L)에서 논리 하이 레벨(H)로 트랜지션된다. 이 때, 출력단(QN)의 논리 레벨은 클럭 신호(CLK)의 라이징 에지(rising edge)에 동기화되어 변화되며, 제2 노드(NET 2)의 논리 레벨이 논리 로우 레벨(L)로 트랜지션됨에 따라, 출력단(QN)의 논리 레벨도 논리 로우 레벨(L)로 트랜지션되어, 출력단(QN)의 논리 레벨은 논리 로우 레벨(L)을 유지하게 된다.
다시, 도 2 를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 회로를 트랜지스터 연결 관점에서 설명한다.
도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로에서, 제2 회로(200)는 제1 노드(NET 1)의 논리 레벨의 반전값에 게이팅되어 제2 노드(NET 2)를 풀 업(pull up)시키는 트랜지스터(PE1)와, 트랜지스터(PE1)와 병렬로 연결되고 클럭 신호(CLK)의 논리 레벨에 게이팅되어 제2 노드(NET 2)를 풀 업시키는 트랜지스터(PE2)를 포함한다.
또한, 제2 회로(200)는 제2 노드(NET 2)의 논리 레벨의 반전값에 게이팅되어 제3 노드(NET 3)를 풀 다운(pull down)시키는 트랜지스터(NE1)와, 입력 데이터(D)의 논리 레벨에 게이팅되어 제3 노드(NET 3)를 풀 다운시키는 트랜지스터(NE2)를 포함한다.
제2 노드(NET 2)의 논리 레벨은 제2 인버터(IN2)에 의해 반전되어, 트랜지스터(NE1)에 게이팅될 수 있다.
제3 노드(NET 3)에는 제1 노드(NET 1)의 논리 레벨의 반전값에 게이팅되어 제3 노드(NET 3)를 풀 다운시키는 트랜지스터(NE5)와, 트랜지스터(NE5)에 직렬로 연결되고 클럭 신호(CLK)의 논리 레벨에 게이팅되어 제3 노드(NET 3)를 풀 다운시키는 트랜지스터(NE6)가 연결될 수 있다.
제1 회로(100)는 클럭 신호(CLK)의 논리 레벨의 반전값에 게이팅되어 제1 노드(NET 1)를 풀 업시키는 트랜지스터(PE3)와, 트랜지스터(PE3)에 직렬로 연결되고 클럭 신호(CLK)의 논리 레벨의 반전값에 게이팅되어 제1 노드(NET 1)에 접지 전압을 전달하는 트랜지스터(NE3)를 포함한다.
또한, 제1 회로(100)는 트랜지스터(PE3)와 병렬로 연결되고 제1 노드(NET 1)의 논리 레벨에 게이팅되어 제1 노드(NET 1)의 논리 레벨의 반전값을 출력하는 트랜지스터(PE4)와, 트랜지스터(PE4)에 직렬로 연결되고 제1 노드(NET 1)의 논리 레벨에 게이팅되어 제1 노드(NET 1)의 논리 레벨의 반전값을 출력하는 트랜지스터(NE4)를 포함한다.
트랜지스터(PE4)와 트랜지스터(NE4)는 도 1에서의 제1 인버터(IN1)로 동작할 수 있다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(100)와 제2 회로(200)를 포함한다.
상술한 것과 달리, 래치 회로를 포함하지 않기 때문에, 플립-플롭(flip-flop) 회로가 아니라, 집적 클럭 게이팅(integrated clock gating) 회로로 동작할 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(100), 제2 회로(200), 래치 회로(300), 멀티플렉서(400)를 포함한다.
본 발명의 몇몇 실시예에 따른 반도체 회로는, 멀티플렉서(400)를 추가하여, 스캔 테스트 신호를 추가한 플립-플롭(flip-flop) 회로로 동작할 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다. 도 7은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다.
도 6 및 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(110), 제2 회로(210), 래치 회로(300)를 포함한다.
제1 회로(110)는 스캔 테스트 패스(scan test path)로 동작하는 회로를 더 포함한다. 이에 따라, 데이터 패스(data path)의 변화를 최소화하면서, 추가되는 스캔 테스트 패스(scan test path)를 이용하여 스캔 테스트 동작을 수행할 수 있다. 제1 회로(110)에 추가적으로 포함된 트랜지스터들은 도 7을 참고하면 알 수 있다.
도 7은 스캔 테스트 패스(scan test path)가 추가된 플립-플롭(flip-flop) 회로를 트랜지스터 레벨로 도시한 것이다. 도 7을 참조하면, 추가되는 트랜지스터들은 반전된 클럭 신호(CKB)가 생성되는 노드에 연결되며, 스캔 인에이블 신호(SE; scan enable) 또는 그 반전 신호가 입력되는 노드만이 입력 데이터(D)가 인가되는 노드에 병렬로 연결될 뿐이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(115), 제2 회로(210), 래치 회로(300)를 포함한다.
제1 회로(115)는 스캔 테스트 패스(scan test path)로 동작하는 회로를 더 포함한다. 이에 따라, 데이터 패스(data path)의 변화를 최소화하면서, 추가되는 스캔 테스트 패스(scan test path)를 이용하여 스캔 테스트 동작을 수행할 수 있다. 또한, 제1 회로(115)는 리셋 신호(R)가 입력되는 트랜지스터들(116a, 116b)을 더 포함한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다.
도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(117), 제2 회로(210), 래치 회로(300)를 포함한다.
제1 회로(117)는 스캔 테스트 패스(scan test path)로 동작하는 회로를 더 포함한다. 이에 따라, 데이터 패스(data path)의 변화를 최소화하면서, 추가되는 스캔 테스트 패스(scan test path)를 이용하여 스캔 테스트 동작을 수행할 수 있다. 또한, 제1 회로(117)는 스캔 인에이블 신호(SE)와 반전된 클럭 신호(CKB)가 입력되어 NAND 연산을 수행하는 게이트 회로(118)를 더 포함한다. 게이트 회로(118)는 도 7에서 반전된 클럭 신호(CKB)가 디스차지하는 부분의 노드(NET 1)와 노드(NSE)가 병렬 연결된 부분의 NMOS를 NAND 게이트 회로로 변형하여 구현한 것이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다.
도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(119), 제2 회로(210), 래치 회로(300)를 포함한다.
제1 회로(119)는 스캔 테스트 패스(scan test path)로 동작하는 회로를 더 포함한다. 이에 따라, 데이터 패스(data path)의 변화를 최소화하면서, 추가되는 스캔 테스트 패스(scan test path)를 이용하여 스캔 테스트 동작을 수행할 수 있다. 또한, 제1 회로(119)는 스캔 인에이블 신호(SE)에 반전된 출력 신호(NSE)를 출력하는 인버터 회로를 별도로 포함한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다. 도 12는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다.
도 11 및 도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(120), 제2 회로(220)를 포함한다.
즉, 도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 래치 회로를 포함하지 않기 때문에, 플립-플롭(flip-flop) 회로가 아니라, 집적 클럭 게이팅(integrated clock gating) 회로로 동작할 수 있다. 또한, 제1 회로(120)는 스캔 테스트 패스(scan test path)로 동작하는 회로를 더 포함한다. 이에 따라, 데이터 패스(data path)의 변화를 최소화하면서, 추가되는 스캔 테스트 패스(scan test path)를 이용하여 스캔 테스트 동작을 수행할 수 있다.
도 12는 스캔 테스트 패스(scan test path)가 추가된 집적 클럭 게이팅(integrated clock gating) 회로를 트랜지스터 레벨로 도시한 것이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다.
도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(120), 제2 회로(220)를 포함한다. 다만, 도 12와 비교하여, 제2 노드(NET 2)의 논리 레벨이 입력되는 2개의 트랜지스터를 하나의 트랜지스터로 병합한 회로를 포함한다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 회로를 포함하는 SoC 시스템의 블록도이다.
도 14를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 회로 중 적어도 하나를 포함할 수 있다.
또한, 앞에서 설명한 SoC 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(Web tablet), 무선 전화기(Wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 회로를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다.
입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다.
기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다.
인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 DRAM 및/또는 SRAM 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이러한 전자 시스템(1100)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 몇몇 실시예에 따른 반도체 회로 중 어느 하나를 채용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 회로 200: 제2 회로
300: 래치 회로 400: 멀티플렉서

Claims (20)

  1. 입력 데이터의 논리 레벨, 제1 노드의 논리 레벨에 반전된 논리 레벨, 클럭 신호의 논리 레벨, 및 제2 노드의 논리 레벨을 기초로 상기 제1 노드의 논리 레벨을 결정하는 제1 회로; 및
    상기 입력 데이터의 논리 레벨, 상기 제2 노드의 논리 레벨에 반전된 논리 레벨, 상기 클럭 신호의 논리 레벨, 및 상기 제1 노드의 논리 레벨에 반전된 논리 레벨을 기초로 상기 제2 노드의 논리 레벨을 결정하는 제2 회로를 포함하되,
    상기 클럭 신호가 제1 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 다른 논리 레벨을 갖고, 상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 동일한 논리 레벨을 갖는 반도체 회로.
  2. 제 1항에 있어서,
    상기 제2 회로는,
    상기 제1 노드의 논리 레벨의 반전값에 게이팅되어 상기 제2 노드를 풀 업(pull up)시키는 제1 트랜지스터와,
    상기 제1 트랜지스터와 병렬로 연결되고, 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드를 풀 업시키는 제2 트랜지스터를 포함하는 반도체 회로.
  3. 제 2항에 있어서,
    상기 제2 회로는,
    상기 제2 노드의 논리 레벨의 반전값에 게이팅되어 제3 노드를 풀 다운시키는 제3 트랜지스터와,
    상기 입력 데이터의 논리 레벨에 게이팅되어 상기 제3 노드를 풀 다운시키는 제4 트랜지스터를 더 포함하는 반도체 회로.
  4. 제 1항에 있어서,
    상기 제2 회로는,
    상기 입력 데이터의 논리 레벨과 상기 제2 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와,
    상기 제1 게이트의 출력의 논리 레벨, 상기 제1 노드의 논리 레벨의 반전값, 및 상기 클럭 신호의 논리 레벨을 NAND 연산하여, 상기 제2 노드에 출력값을 전달하는 제2 게이트를 포함하는 반도체 회로.
  5. 제 1항에 있어서,
    상기 제2 회로는,
    인에이블 신호의 논리 레벨과 상기 제2 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와,
    상기 제1 게이트의 출력의 논리 레벨, 상기 제1 노드의 논리 레벨의 반전값, 및 상기 클럭 신호의 논리 레벨을 NAND 연산하여, 상기 제2 노드에 출력값을 전달하는 제2 게이트를 포함하는 반도체 회로.
  6. 제 1항에 있어서,
    상기 제1 회로는,
    상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드를 풀 업시키는 제1 트랜지스터와,
    상기 제1 트랜지스터와 직렬로 연결되고, 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드에 접지 전압을 전달하는 제2 트랜지스터를 포함하는 반도체 회로.
  7. 제 6항에 있어서,
    상기 제1 회로는,
    상기 제1 트랜지스터와 병렬로 연결되고, 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제3 트랜지스터와,
    상기 제3 트랜지스터와 직렬로 연결되고, 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제4 트랜지스터를 더 포함하는 반도체 회로.
  8. 제 6항에 있어서,
    상기 제1 회로는,
    상기 제1 노드의 논리 레벨을 입력으로 받아 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제1 인버터를 더 포함하는 반도체 회로.
  9. 제 1항에 있어서,
    상기 제1 회로는,
    상기 입력 데이터의 논리 레벨과 상기 제1 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와,
    상기 제1 게이트의 출력의 논리 레벨과 상기 클럭 신호의 논리 레벨의 반전값을 AND 연산하여, 상기 제1 노드에 출력값을 전달하는 제2 게이트를 포함하는 반도체 회로.
  10. 제 9항에 있어서,
    상기 제1 회로는,
    상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 NAND 연산하여, 상기 클럭 신호의 논리 레벨의 반전값을 출력하는 제3 게이트를 더 포함하는 반도체 회로.
  11. 제 1항에 있어서,
    상기 제1 회로는,
    인에이블 신호의 논리 레벨과 상기 제1 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와,
    상기 제1 게이트의 출력의 논리 레벨과 상기 클럭 신호의 논리 레벨의 반전값을 AND 연산하여, 상기 제1 노드에 출력값을 전달하는 제2 게이트를 포함하는 반도체 회로.
  12. 제 1항에 있어서,
    상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 기초로 출력단의 논리 레벨을 결정하는 래치 회로를 더 포함하는 반도체 회로.
  13. 제 1항에 있어서,
    상기 제1 논리 레벨은 논리 로우 레벨(logical low level)이고, 상기 제2 논리 레벨은 논리 하이 레벨(logical high level)인 반도체 회로.
  14. 입력 데이터의 논리 레벨, 제1 노드의 논리 레벨에 반전된 논리 레벨, 클럭 신호의 논리 레벨, 및 제2 노드의 논리 레벨을 기초로 상기 제1 노드의 논리 레벨을 결정하는 제1 회로;
    상기 입력 데이터의 논리 레벨, 상기 제2 노드의 논리 레벨에 반전된 논리 레벨, 상기 클럭 신호의 논리 레벨, 및 상기 제1 노드의 논리 레벨에 반전된 논리 레벨을 기초로 상기 제2 노드의 논리 레벨을 결정하는 제2 회로; 및
    상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 기초로 출력단의 논리 레벨을 결정하는 래치 회로를 포함하되,
    상기 클럭 신호의 논리 레벨이 제1 논리 레벨인 경우, 상기 제1 노드의 논리 레벨은 상기 제1 논리 레벨이고, 상기 제2 노드의 논리 레벨은 상기 제1 노드의 논리 레벨과 다른 제2 논리 레벨이고, 상기 제2 노드의 논리 레벨은 상기 출력단으로 전달되는 반도체 회로.
  15. 제 14항에 있어서,
    상기 제1 논리 레벨은 논리 로우 레벨(logical low level)인 반도체 회로.
  16. 제 15항에 있어서,
    상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨인 경우, 상기 제2 회로는 상기 제2 노드를 프리차지하는 반도체 회로.
  17. 제 16항에 있어서,
    상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨인 경우, 상기 제1 회로는 상기 제1 노드를 디스차지하는 반도체 회로.
  18. 제 15항에 있어서,
    상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 변하는 경우, 상기 제1 노드와 상기 제2 노드 중 어느 하나의 논리 레벨은 변하고, 다른 하나의 논리 레벨은 유지되는 반도체 회로.
  19. 제1 노드의 논리 레벨의 반전값에 게이팅되어 제2 노드를 풀 업시키는 제1 트랜지스터와, 상기 제1 트랜지스터와 병렬로 연결되고 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드를 풀 업시키는 제2 트랜지스터와, 상기 제2 노드의 논리 레벨에 게이팅되어 제3 노드를 풀 다운 시키는 제3 트랜지스터와, 입력 데이터의 논리 레벨에 게이팅되어 상기 제3 노드를 풀 다운 시키는 제4 트랜지스터를 포함하는 제1 회로; 및
    상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드를 풀 업시키는 제5 트랜지스터와, 상기 제5 트랜지스터와 직렬로 연결되고 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드에 접지 전압을 전달하는 제6 트랜지스터와, 상기 제5 트랜지스터와 병렬로 연결되고 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제7 트랜지스터와, 상기 제7 트랜지스터와 직렬로 연결되고 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제8 트랜지스터를 포함하는 제2 회로를 포함하는 반도체 회로.
  20. 제 19항에 있어서,
    상기 제1 회로는,
    상기 제1 노드의 논리 레벨의 반전값에 게이팅되어 상기 제3 노드를 풀 다운시키는 제9 트랜지스터와,
    상기 제9 트랜지스터와 직렬로 연결되고, 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제3 노드를 풀 다운시키는 제10 트랜지스터를 더 포함하는 반도체 회로.
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