KR20090123004A - 전압 스윙을 제어하는 회로 장치 및 방법 - Google Patents

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Abstract

특정한 설명적 실시예들로, 전압 스윙을 제어하는 회로 장치들과 방법들이 개시된다. 상기 방법은 용량성 노드를 포함하는 디지털 회로 장치의 입력에서 신호를 수신하는 단계를 포함한다. 또한 상기 방법은 전압 레벨 조정 회로를 선택적으로 활성화시켜 상기 용량성 노드로부터 전기적 접지로의 전기적 방전 경로를 조정하여 상기 용량성 노드의 완전한 방전을 방지한다. 특정한 설명적 실시예로, 상기 수신된 신호는 클록 신호일 수 있다.

Description

전압 스윙을 제어하는 회로 장치 및 방법{CIRCUIT DEVICE AND METHOD OF CONTROLLING A VOLTAGE SWING}
본 개시물은 일반적으로 전압 스윙을 제어하는 회로 장치 및 방법에 관한 것이다.
기술의 진보는 더 작고 더 강력한 개인 컴퓨팅 장치들로 귀결되어왔다. 예를 들어, 현재, 휴대용 무선 전화, 개인 휴대 정보 단말(PDA)들, 및 작고, 가벼우며, 사용자들이 용이하게 운반하는 페이징 장치들과 같은, 무선 컴퓨팅 장치들을 포함하는, 다양한 휴대용 개인 컴퓨팅 장치들이 존재한다. 더 상세하게는, 셀룰러 전화들 및 IP 전화들과 같은, 휴대용 무선 전화들은 음성 및 데이터 패킷들을 무선 네트워크들을 통해 전달할 수 있다. 또한, 많은 그러한 전화들은 통합되는 다른 종류의 장치들을 포함한다. 예를 들어, 무선 전화는 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어를 포함할 수도 있다. 또한, 그러한 무선 전화들은 인터넷에 액세스하는데 이용될 수 있는, 웹 브라우저 애플리케이션과 같은, 소프트웨어 애플리케이션들을 포함하는, 실행가능 명령들을 프로세싱할 수 있다. 그리하여, 이러한 무선 전화들은 상당한 컴퓨팅 역량들을 포함할 수 있다.
일반적으로, 집적 회로들의 프로세싱 전력이 증가함에 따라, 전력 소모도 증가할 수 있다. 무선 전화들, PDA들, 다른 휴대용 전자 장치들과 같은, 모바일 전자장치들에 대해, 전력 소모 고려사항들은 컴포넌트 및 설계 비용을 증가시키며 속도와 성능에 영향을 미칠 수 있다.
종래에, 회로 설계자들은, 부분적으로, 전압 스윙(swing)을 감소시킴으로써 전력 소모를 감소시키고자 하였는데, 이는 상당한 전력이 특정 회로 장치 내부의 스위칭 용량(switching capacitance)들에 의해 소모될 수 있기 때문이다. 그러나, 전력 소모를 감소시키고자 하는 그러한 시도들은 회로 속도, 회로 면적, 및 배선 라우팅 복잡도 중 적어도 하나에 영향을 미칠 수 있다. 일부의 예들로, 전압 스윙을 감소시키기 위해 다수의 파워 서플라이들이 도입되었다(집적 회로의 비용 및 복잡도를 증가시켰음). 그러므로, 전압 스윙을 제어하는 개선된 회로 장치 및 방법에 대한 수요가 존재한다.
특정한 설명적 실시예로, 용량성(capacitive) 노드를 포함하는 디지털 회로 장치의 입력에서 클록 신호를 수신하는 단계를 포함하는 전압 스윙을 제어하는 방법이 개시된다. 본 방법은 상기 용량성 노드의 완전한 방전을 방지하기 위해 선택적으로 전압 레벨 조정 엘리먼트를 활성화시켜 상기 용량성 노드로부터 전기적 접지(ground)로의 전기적 방전 경로를 조정하는 단계를 더 포함한다.
다른 특정한 설명적 실시예로, 디지털 논리 값을 수신하는 입력, 상기 입력에 반응하는 논리 장치, 및 상기 논리 장치에 커플링되는 용량성 노드를 포함하는 회로 장치가 개시된다. 본 회로 장치는 상기 용량성 노드에 커플링되고 논리 낮음(logic low) 전압 레벨을 상기 입력의 논리 낮음 레벨 이상의 전압 레벨로 증가시키도록 적응되는 전압 레벨 조정 엘리먼트를 더 포함한다.
또 다른 특정한 설명적 실시예로, 회로 엘리먼트에 대한 입력 및 상기 회로 엘리먼트에 커플링되고 상기 입력에 반응하는 용량성 노드를 포함하는 회로 장치가 개시된다. 본 회로 장치는 상기 용량성 노드에 커플링되며 상기 용량성 노드에 대한 전기적 접지로의 전기적 방전 경로를 제공하도록 적응되는 전압 레벨 조정 엘리먼트를 더 포함한다. 상기 전압 레벨 조정 엘리먼트는 상기 입력에서의 신호가 논리 낮은 전압 레벨일 때 상기 용량성 노드의 완전한 방전을 방지하기 위해 상기 전기적 방전 경로를 조정한다.
또 다른 특정한 설명적 실시예로, 회로 장치는 용량성 노드를 포함하는 디지털 회로 장치의 입력에서 클록 신호를 수신하기 위한 수단을 포함한다. 또한 상기 회로 장치는 상기 용량성 노드의 완전한 방전을 방지하기 위해 상기 용량성 노드로부터 전기적 접지로의 전기적 방전 경로를 조정하는 전압 레벨 조정 엘리먼트를 선택적으로 활성화시키기 위한 수단을 포함한다.
전압 스윙 조정 회로의 실시예들로써 제공되는 하나의 특정한 이점은 클록 신호의 또는 다른 신호들의 전압 스윙을 감소시킴으로써 속도에 영향을 주지 않고 전체 전력 소모가 감소될 수 있어서, 스위치드 커패시턴스(switched capacitance)들에 기인하는 전력 소모를 감소신다는 점이다.
전압 스윙 조정 회로가 회로의 방전 경로를 조절(throttle)하여 전압 방전을 일정 레벨에서 정지시키는데 이용될 수 있는 다른 특정한 이점이 상기 전압 스윙 조정의 실시예들로써 제공된다. 특정한 실시예들로, 상기 방전 레벨은 프로그램가능할 수 있다.
추가적인 파워 서플라이들을 도입하지 않고 전압 스윙 조정 회로를 이용함으로써 장치의 활성 전력 소모가 감소될 수 있는 또 다른 특정한 이점이 제시된다. 특정한 설명적 실시예로, 전압 스윙 조정 회로는 삼십-삼 퍼센트(33%)만큼 장치에 의해 소모되는 전력을 감소시킬 수 있다.
본 개시물의 다른 양상들, 이점들, 및 특징들은, 다음 섹션들을 포함하는, 전체 출원서의 검토 후에 더욱 명백히질 것이다: 도면의 간단한 설명, 실시예, 및 청구의 범위.
도 1은 전압 스윙을 제어하는 시스템의 특정한 설명적 실시예의 블록도이다;
도 2는 전압 스윙을 제어하는 시스템의 제 2 특정한 설명적 실시예의 회로도이다;
도 3은 전압 스윙을 제어하는 시스템의 제 3 특정한 설명적 실시예의 블록도이다;
도 4는 전압 스윙을 제어하는 시스템의 제 4 특정한 설명적 실시예의 회로도이다;
도 5A 및 5B는 도 1-4의 시스템들을 이용하여 구현되는 감소된 전압 스윙을 갖는 조정된 클록 신호들과 클록 신호들의 그래픽 표현들이다;
도 6은 전압 스윙을 제어하는 시스템의 제 5 특정한 설명적 실시예의 블록도이다;
도 7은 전압 스윙을 제어하는 시스템의 제 6 특정한 설명적 실시예의 블록도이다;
도 8A 및 8B는 도 6 및 7의 시스템들을 이용하여 구현되는 감소된 전압 스윙을 갖는 조정된 클록 신호들과 클록 신호들의 그래픽 표현이다;
도 9는 전압 스윙을 제어하는 방법의 특정한 설명적 실시예의 흐름도이다; 그리고
도 10은 도 1-4, 6, 7 및 9에 도시된 회로 장치들 및 방법들과 같은, 전압 스윙을 제어하는 회로 장치 및 방법을 포함하는 무선 통신 장치의 블록도이다.
도 1은 전압 스윙을 제어하는 시스템의 특정 설명적 실시예의 블록도이다. 시스템(100)은 클록 신호와 같은, 신호에 응답적일 수 있는, 입력(104)을 포함하는 디지털 회로 장치(102)를 포함한다. 상기 디지털 회로 장치(102)는 상기 입력(104) 및 라인(108)에 커플링되는 논리 회로 장치(106)를 포함한다. 상기 디지털 회로 장치(102)는 상기 라인(108)에 그리고 전압 레벨 조정 회로(112)에 커플링되는 용량성 노드(110)를 포함한다. 상기 전압 레벨 조정 회로(112)는 상기 라인(108)에, 상기 용량성 노드(110)에, 그리고 전기적 접지(114)에 커플링된다.
특정 설명적 실시예로, 클록 입력은 입력(104)에서 수신될 수 있으며 논리 회로 장치(106)를 통해 라인(108)에 제공될 수 있다. 전압 레벨 조정 회로(112)는 상기 용량성 노드(110)로부터 상기 라인(108)을 통해 전기적 접지(114)로의 방전 경로를 조정하여 상기 용량성 노드(110)가 영(zero) 전압 레벨로 방전되는 것을 방지하도록 적응된다. 특정한 설명적 실시예로, 여기서 이용되는 용어 "조정(regulate)"은 제어(controlling), 스로틀링(throttling) 또는 그렇지 않으면 방전 경로를 통한 전류 흐름을 조정하는 것을 지칭한다. 특정한 설명적 실시예로, 조정 방법은 커패시터 또는 용량성 노드의 방전 레이트를 감소시킬 수 있다. 다른 특정한 설명적 실시예로, 용어 "조정(regulate)"은 접지 전압 레벨로의 용량성 노드(110)의 방전을 방지하기 위해 저 전압 레벨로 변경하는 것을 지칭한다. 다른 특정한 설명적 실시예로, 용어 "조정(regualte)"은 신호의 전압 레벨을 전압 소스의 전압 레벨보다 낮고 접지 전압 레벨보다 높은(즉, 비-접지 전압 레벨) 전압 범위로 클램핑(clamp)시키는 것을 지칭할 수 있다. 용량성 노드(110)의 방전을 비-접지 전압 레벨(즉, 영 볼트보다 높은 전압 레벨)로 제한함으로써, 용량성 노드(110)는 논리 높음(logic high) 전압 레벨로 재충전하는 전력을 덜 이용한다. 추가로, 라인(108)의 전압 레벨은 감소된 전압 범위 내에서 변할 수 있다. 라인(108)은 감소된 전압 스윙을 갖는 클록 신호를 제공하는 다른 회로 또는 상기 회로 장치에 대한 다른 회로에 커플링될 수 있다. 더 큰 회로 내부에서, 상기 감소된 전압 스윙은 감소된 전체 전력 소모를 달성할 수 있으며, 이는 배터리 수명을 연장시킬 수 있고, 다른 프로세스들에 대한 전력 자원들의 재할당 또는 이들의 임의의 조합을 허용할 수 있다.
특정 설명적 실시예로, 주어진 망(net) 또는 칩(chip)에 의해 소모되는 방산 되는 에너지는 다음 등식을 이용하여 추정될 수 있다:
E (dissp) =C (Total) ·V DD ·V (swing) (등식 1)
상기 발산 에너지(E (dissp) )는 주어진 망 또는 칩에 의해 소모되는 동적 에너지를 나타내고, 총 용량(C (Total) )은 논리 영(logic zero)(0)과 논리 일(logic one)(1) 간의 스위칭시 충전 또는 방전되는 커패시턴스를 나타내고, V DD 는 상기 회로에 대해 전력을 공급하는 핀(pin) 전압을 나타내며, V (swing) 은 상기 논리 일(높음(high))과 논리 영(낮음(low)) 값들 간의 차이를 나타낸다. 일반적으로, 주어진 망 또는 칩에서 발산되는 에너지(E (dissp) )는 전압 스윙(V (swing) )에 비례한다. 따라서, 클록 신호가 논리 낮음 레벨일 때 용량성 노드(110)의 방전을 스로틀링하는 전압 레벨 조정 회로(112)를 활용함으로써, 디지털 회로 장치(102)의 전압 스윙이 감소된다. 따라서, 디지털 회로 장치(102)에 의해 발산되는 에너지도 감소된다.
도 2는 전압 스윙을 제어하는 시스템의 제 2 특정 설명적 실시예의 회로도이다. 시스템(200)은 입력 신호를 수신하기 위해, 클록과 같은, 신호 소스에 반응적인 제 1 입력(204)을 구비하는, 논리 NAND 게이트(202)와 같은, 논리 회로 엘리먼트를 포함한다. 또한 논리 NAND 게이트(202)는 전기적 접지(206)에 커플링되는 제 2 입력을 포함한다. 또한 상기 NAND 게이트(202)는 출력(207)을 포함한다. 또한 본 시스템은 인버터 회로를 형성하도록 배열되는 p-채널 트랜지스터(208) 및 n-채널 트랜지스터(210)를 포함한다. p-채널 트랜지스터(208)는 파워 서플라이 단 자(V DD )에 커플링되는 제 1 단자, 출력(207)에 커플링되는 제어 단자, 및 용량성 노드(220)에 커플링되는 제 2 단자를 포함한다. n-채널 트랜지스터(210)는 용량성 노드(220)에 커플링되는 제 1 단자, 출력(207)에 커플링되는 제어 단자, 및 노드(211)에 커플링되는 제 2 단자를 포함한다. 전압 레벨 조정 회로(212)는 노드(211)와 전기적 접지(206) 간에 커플링된다.
전압 레벨 조정 회로(212)는 병렬로 배열되는 n-채널 트랜지스터들(216 및 218)의 쌍을 포함한다. n-채널 트랜지스터(216)는 노드(211)에 커플링되는 제 1 단자, 전력 모드(power mode) 제어 바이패스(bypass) 입력(214)에 커플링되는 제어 단자, 및 전기적 접지(206)에 커플링되는 제 2 노드를 포함한다. n-채널 트랜지스터(218)는 노드(211)에 커플링되는 제 1 단자, 용량성 노드(220)에 커플링되는 제어 단자, 및 전기적 접지(206)에 커플링되는 제 3 단자를 포함한다. 시스템(200)은 용량성 노드(220)와 전기적 접지(206) 간에 커플링되는 커패시터(222)를 포함할 수 있다. 대안적 실시예로, 커패시터(222)는 트랜지스터(224)와 같은, 다양한 회로 장치들에 관련되는 스위칭 커패시턴스들 및 와이어 트레이스(wire trace)들의 라인 커패시턴스를 나타낼 수 있다. 트랜지스터(224)는 회로 엘리먼트(226)에 커플링되는 제 1 단자, 용량성 노드(220)에 커플링되는 제어 단자, 및 전기적 접지(206)에 커플링되는 제 3 단자를 포함한다. 특정 설명적 실시예로, 회로 엘리먼트(226)는 데이터 입력을 수신하고 출력을 제공하도록 적응되는 수신기일 수 있다.
특정 설명적 실시예로, 클록 입력 신호가 입력(204)에서 수신된다. 클록 입 력 신호는 NAND 게이트9202)에 의해 반전(invert)되며 출력(207)에서 반전된 클록 신호로서 제공된다. 입력(204)에서의 클록 입력 신호가 논리 낮음 레벨일 때, 출력(207)에서의 값은 논리 높음 레벨이다. p-채널 트랜지스터(208)는 턴 오프(turn off)되며, n-채널 트랜지스터(210)가 활성화되어 노드(220)에서 전압 레벨을 풀 다운(pull down)시킨다. 입력(204)에서의 클록 입력 신호가 논리 높음 레벨일 때, 출력(207)에서의 값은 논리 낮음 레벨이다. n-채널 트랜지스터(210)는 턴 오프되고 p-채널 트랜지스터(208)는 활성이다. 이 예시에서, p-채널 트랜지스터(208)는 노드(220)에서의 전압 레벨을 논리 높음 레벨로 풀 업(pull up)시킨다.
특정 설명적 실시예로, 입력(204)에서의 클록 입력 신호가 논리 높음 레벨일 때, 노드(220)의 전압 레벨도 논리 높음 레벨이며 커패시터(222)는 충전된다. 입력(204)의 클록 입력 신호가 논리 낮음 레벨로 전이할 때, 노드(220)의 전압 레벨도 전이한다. 커패시터(222)는 방전 경로(228)을 통해 방전되며, 이는 n-채널 트랜지스터(210), 전압 레벨 조정 회로(212) 및 전기적 접지(206)를 포함한다. 특정 설명적 실시예로, 전력 모드 제어 신호가 전력 모드 제어 이네이블 입력(214)에 인가되어 트랜지스터(216)를 활성화시켜, 노드(211)로부터 전기적 접지(206)로의 전류 흐름에 대한 바이패스 경로를 제공할 수 있다. 트랜지스터(216)를 활성화시키는 전력 모드 제어 신호가 인가되지 않을 때, 트랜지스터(218)는 노드(220)에서의 전압 레벨에 기초하여 활성화되고 제어될 수 있다. 노드(220)의 전압 레벨이 논리 높음 전압 레벨로부터 논리 낮음 전압 레벨로 스위칭할 때, n-채널 트랜지스터(210)는 턴 온(turn on)되며(노드(207)의 전압 레벨이 논리 높음 전압 레벨이기 때문에) 커패시터(222)는 방전 경로(228)를 통해 방전된다.
특정한 설명적 실시예로, 커패시터(222)로부터의 방전 전압은 초기에 트랜지스터(218)를 활성화시켜 노드(211)를 전기적 접지(206)에 커플링시킨다. 커패시터(222)가 방전됨에 따라, 노드(220)의 전압 레벨이 감소하며 트랜지스터(218)를 통한 전류가 감소되는데 이는 트랜지스터(218)의 제어 단자에서의 전압레벨이, 트랜지스터(218)의 제어 단자에서의 전압 레벨이 트랜지스터(218)의 임계 전압에 거의 동등할 때까지 감소되기 때문이다. 이 점에서, 트랜지스터(218)가 턴 오프되고 노드(220)의 전압 레벨은 전기적 접지(206)의 전압 레벨보다 큰 전압 레벨로 유지된다. 이 방식으로, 커패시터(222)가 접지 전압 레벨로 완전히 방전되는 것이 방지된다. 따라서, 용량성 노드(220)의 전압 스윙은 논리 낮음 또는 방전 전압 레벨을 감소시킴으로써 감소될 수 있다.
특정한 설명적 실시예로, 클록 신호가 입력(204)에서 수신되어 용량성 노드(20)에 제공된다. 전압 레벨 조정 횔(212)는 용량성 노드(220)의 방전 경로를 스로틀링하여 커패시터(222)로부터의 감소된 용량성 방전을 제공하여, 노드(220)에 제 2 클록 신호(CLK2)를 제공한다. 노드(220)의 제 2 클록 신호(CLK2)는 입력(204)에서의 클록 신호의 감소된 버전이다. 특정한 설명적 실시예로, 용어 "감소된 클록 신호"는 입력(204)의 클록 신호보다 작은 전압 스윙을 갖는 제 2 클록 신호를 지칭한다. 노드(220)의 제 2 또는 감소된 클록 신호(CLK 2)가 회로 엘리먼트(226)에 제공될 수 있다. 감소된 버전 또는 제 2 클록 신호(CLK 2)를 회로 엘리먼트(226)에 제공함으로써, 회로 엘리먼트(226)에 의한 전력 소모가 감소될 수 있 다.
특정한 설명적 실시예로, 클록 입력 신호의 스윙은, 예를 들어, 제 1 전압 레벨(VDD) 내지 접지 전압 레벨까지의 범위일 수 있다. 반대로, 감소된 클록 신호(CLK 2)는 제 1 전압 레벨(VDD) 내지 접지 전압 레벨보다 큰 제 2 전압 레벨 사이의 범위일 수 있다. 특정한 설명적 실시예로, 제 2 전압 레벨은 대략적으로 상기 접지 전압 레벨 이상의 임계 전압 레벨(VT)일 수 있으며, 여기서 상기 임계 전압은 트랜지스터(218)의 장치 특성에 의해 결정된다.
도 3은 전압 스윙을 제어하는 시스템(300)의 제 3 특정한 설명적 실시예의 블록도이다. 시스템(30)은 입력(304)(이는 클록 신호와 같은, 신호에 반응적일 수 있음)을 포함하는 디지털 회로 장치(302)를 포함한다. 디지털 회로 장치(302)는 입력(304)에 그리고 라인(314)에 커플링되는 논리 회로 장치(312를 포함한다. 디지털 회로 장치(302)는 라인(314) 그리고 전압 레벨 조정 회로(320)에 커플링되는 용량성 노드(316)를 포함한다. 전압 레벨 조정 회로(320)는 라인(314)에, 용량성 노드(316)에, 그리고 전기 접지(322)에 커플링된다. 또한 디지털 회로 장치(302)는 프로그램가능 전압 레벨 제어 회로(318) 및 하나 이상의 제어 입력 신호들을 수신하는 하나 이상의 제어 입력들(306)을 포함한다. 상기 프로그램가능 전압 레벨 제어 회로(318)는 전압 레벨 조정 회로(320)에 커플링된다.
특정한 설명적 실시예로, 클록 입력이 입력(304)에서 수신될 수 있으며 논리 회로 장치(312)를 통해 라인(314)에 제공될 수 있다. 전압 레벨 조정 회로(320)는 라인(314)을 통한 용량성 노드(316)로부터의 그리고 전기적 접지(322)로의 방전 경로를 조정하여 클록 신호가 논리 낮음 전압 레벨일 때 용량성 노드(316)가 영 전압 레벨로 방전되는 것을 방지하도록 적응된다. 특정한 설명적 실시예로, 하나 이상의 입력 신호들이 상기 하나 이상의 제어 입력들(306)에 인가되어 상기 프로그램가능 전압 레벨 제어 회로(318)를 제어하여 전압 레벨 조정 회로(320)의 전압 레벨을 조정할 수 있다. 프로그램가능 전압 레벨 조정 제어 회로(318)는 방전 경로를 통한 용량성 노드(316)로부터 전기적 접지(322)로의 전류를 조정(즉, 스로틀링, 제한 또는 달리 제어)하도록 적응될 수 있다. 특정한 설명적 실시예로, 용량성 노드(316)가 접지 전압 레벨 대신 제 1 전압 레벨로 방전하도록, 전압 레벨 조정 회로(320)를 제어함으로써, 제 1 제어 신호가 상기 하나 이상의 제어 입력들(306)을 통해 수신되어 프로그램가능 전압 레벨 제어 회로(318)를 제어하여 용량성 방전 경로의 기준선(baseline) 전압 레벨을 제 1 전압 레벨로 증가시킬 수 있다. 다른 특정한 설명적 실시예로, 상기 용량성 노드(316)가 접지 전압 레벨 대신 상기 제 2 전압 레벨로 방전하도록, 제 2 제어 신호가 상기 하나 이상의 제어 입력들(306)을 통해 수신되어 프로그램가능 전압 레벨 제어 회로(318)를 제어하여 전압 레벨 조정 회로(320)를 조정하여 용량성 방전 경로의 기준선 전압 레벨을 제 2 전압 레벨로 증가시킬 수 있다. 다른 특정한 설명적 실시예로, 프로그램가능 전압 레벨 제어 회로(318)는 상기 하나 이상의 제어 입력들(306)을 통해 수신되는 하나 이상의 제어 신호들을 취합할 수 있다. 프로그램가능 전압 레벨 제어 회로(318)는 상기 전압 레벨 조정 회로(320)를 제어하여 방전 경로를 스로틀링하여 용량성 노드(316)로 하여금 요구되는 전압 레벨로 방전되도록 할 수 있다.
특정한 설명적 실시예로, 용량성 노드의 방전을 비-접지 전압 레벨(즉, 영 볼트보다 높은 전압 레벨)로 제한함으로써, 용량성 노드(316)는 그 전하(charge)의 일부를 보유하고 종국적으로 논리 높음 전압 레벨로 재충전하는데 전력을 덜 이용한다. 큰 회로 내부에서, 감소된 전압 스윙은 감소된 전체 전력 소모로 귀결될 수 있으며, 이는 배터리의 수명을 연장시킬 수 있고, 다른 프로세스들에 대한 전력 자원들의 재할당이나, 이들의 임의의 조합을 허용할 수 있다.
도 4는 전압 스윙을 제어하는 시스템(400)의 제 4 특정한 설명적 실시예의 회로도이다. 시스템(400)는 클록 신호와 같은, 입력 신호를 수신하는 제 1 입력(404)을 포함하는, NAND 게이트(402)와 같은, 논리 회로 엘리먼트를 포함한다. 또한 상기 논리 회로(402)는 전기적 접지(406)에 커플링되는 제 2 입력을 포함한다. 상기 제 2 입력이 논리 낮음 전압 레벨(즉, 접지 전압 레벨)로 유지되기 때문에, 노드(407)에서의 논리 NAND 게이트(402)의 출력은 제 1 입력(402)에서의 입력 신호의 반전된 버전이다.
또한 시스템(400)은 인버터 회로를 형성하도록 배열되는 p-채널 트랜지스터(408) 및 n-채널 트랜지스터(410)를 포함한다. p-채널 트랜지스터(408)는 전압 서플라이(VDD)에 커플링되는 제 1 단자, 노드(407)에 커플링되는 제어 단자, 및 용량성 노드(420)에 커플링되는 제 2 단자를 포함한다. n-채널 트랜지스터(410)는 용량성 노드(420)에 커플링되는 제 1 단자, 노드(407)에 커플링되는 제어 단자, 및 노드(411)에 커플링되는 제 2 단자를 포함한다. 시스템(400)은 노드(411)와 전기적 접지(406) 간에 커플링되는 전압 레벨 조정 회로(412)를 더 포함한다. 특정한 설명적 실시예로, 전압 레벨 조정 회로(412)는 도 3에 도시되는 전압 레벨 조정 회로(320)의 실시예일 수 있다. 전압 레벨 조정 회로(412)는 노드(411)와 전기적 접지(406) 간에 병렬로 배열되는 트랜지스터(416) 및 트랜지스터(418)를 포함한다. 트랜지스터(416)는 노드(411)에 커플링되는 제 1 단자, 전력 모드 바이패스 입력(414)에 커플링되는 제어 단자, 및 전기적 접지(406)에 커플링되는 제 2 단자를 포함한다. 전력 모드 바이패스 신호가 전력 모드 바이패스 입력(414)에 인가될 때, 전압 레벨 조정 회로(412)는 노드(411)로부터 전기적 접지(406)로의 방전 경로를 제공한다. 트랜지스터(418)는 노드(411)에 커플링되는 제 1 단자, 프로그램가능 전압 레벨 제어 회로(430)에 반응적인 노드(450)에 커플링되는 제어 단자, 및 전기적 접지(406)에 커플링되는 제 2 단자를 포함한다. 특정한 설명적 실시예로, 상기 프로그램가능 전압 레벨 제어 회로(430)는 도 3에 도시된 프로그램가능 전압 레벨 제어 회로(318)의 실시예일 수 있다.
프로그램가능 전압 레벨 제어 회로(430)는 다수의 트랜지스터 쌍들을 포함한다. 프로그램가능 전압 레벨 제어 회로(430)는 p-채널 트랜지스터(438) 및 n-채널 트랜지스터들(440, 442, 444, 446, 및 448)을 포함한다. p-채널 트랜지스터(438) 및 n-채널 트랜지스터(440)는 트랜지스터 쌍을 나타낸다. 추가적으로, n-채널 트랜지스터들(440 및 442)과 n-채널 트랜지스터들(446 및 448)은 트랜지스터 쌍들을 나타낸다. p-c채널 트랜지스터(438)는 파워 서플라이(VDD)에 커플링되는 제 1 단자, 라인(432)에 의해 노드(407)에 커플링되는 제어 단자, 및 노드(450)에 커플링되는 제 2 단자를 포함한다. n-채널 트랜지스터(440)는 노드(450)에 커플링되는 제 1 단자, 라인(432)을 통해 노드(407)에 커플링되는 제어 단자, 및 용량성 노드(420)에 커플링되는 제 2 단자를 포함한다. n-채널 트랜지스터(442)는 노드(450)에 커플링되는 제 3 단자, 라인(432)을 통해 노드(407)에 커플링되는 제어 단자, 및 제 5 단자를 포함한다. n-채널 트랜지스터(444)는 제 5 단자에 커플링되는 제 6 단자, 제어 이네이블(0) 신호를 수신하는 제 1 제어 이네이블 입력(434)에 커플링되는 제어 단자, 및 용량성 노드(420)에 커플링되는 제 7 단자를 포함한다. n-채널 트랜지스터(446)는 노드(450)에 커플링되는 제 8 단자, 라인(432)을 통해 노드(407)에 커플링되는 제어 단자, 및 제 9 단자를 포함한다. n-채널 트랜지스터(448)는 제 9 단자에 커플링되는 제 10 단자, 제 2 제어 이네이블(1) 신호를 수신하는 제 2 제어 이네이블 입력(436)에 커플링되는 제어 단자, 및 용량성 노드(420)에 커플링되는 제 11 단자를 포함한다. 상기 프로그램가능 전압 레벨 제어 회로(430)는 트랜지스터들(442, 444, 446 및 444)과 같은, 추가적인 트랜지스터들과, 추가적인 제어 및 추가적인 전압 레벨들을 제공하는 제어 입력들(434 및 436)과 같은, 추가적인 제어 입력들을 포함할 수 있다.
시스템(400)은 용량성 노드(420)와 전기적 접지(406) 간에 커플링되는 커패시터(422)를 더 포함한다. 특정한 설명적 실시예로, 이산 회로 컴포넌트 대신, 커 패시터(422)는 회로 장치의 라인 커패시턴스(line capacitance)들 및 게이트 커패시턴스(gate capacitance)들을 나타낼 수 있다. 또한 시스템(400)은 회로 엘리먼트(426)에 커플링되는 제 1 단자, 용량성 노드(420)에 커플링되는 제어 단자, 및 전기적 접지(406)에 커플링되는 제 2 단자를 포함한다. 상기 회로 엘리먼트(426)는 수신기, 송신기, 다른 회로, 또는 이들의 임의의 조합과 같은, 클록 신호를 수신하도록 적응되는 회로일 수 있다.
특정한 설명적 실시예로, 프로그램가능 전압 레벨 제어 회로(430)는 제어 이네이블 입력(434)을 통해 제어 이네이블 신호를 수신할 수 있으며, 이는 트랜지스터(444)를 활성화시켜 트랜지스터(442)를 노드(450)와 용량성 노드(420) 간의 커플링시킨다. 노드(407)의 전압 레벨이 낮음으로부터 높음으로 스위칭한다면, 용량성 노드(420)의 전압 레벨은 높음에서 낮음으로 스위칭한다. 커패시터(422)는 방전 경로(428)를 통해 방전한다. 논리 높음 전압 레벨에 도달할 때 노드(407)의 전압 레벨은, 트랜지스터들(440, 442 및 446)을 턴 온 시킨다. 트랜지스터(448)가 이네이블되지 않아서, 트랜지스터(446)는 전류를 통과시키지 않는다. 트랜지스터(444)는 제어 이네이블 입력(434)에서의 제어 이네이블 신호에 의해 턴 온되며, 트랜지스터(442)는 트랜지스터(444)를 통해 용량성 노드(420)로 전류를 통과시킨다. 트랜지스터들(440, 442 및 444)는 협력하여 노드(450)의 전압 레벨을 풀 다운시켜, 트랜지스터(418)를 턴 오프시켜 방전 경로(428)를 통한 커패시터(422)의 완전한 방전을 방지한다. 특정한 설명적 실시예로, 트랜지스터들(440, 442, 444, 446, 및 448)은 용량성 노드(420)에 커플링되어 트랜지스터(418)를 통한 전류 흐름을 조정 하도록 동작하는 전류 피드백 루프를 제공하여 커패시터(420)의 완전한 방전을 방지한다.
특정한 설명적 실시예로, 노드(450)는 입력(404)으로부터 분리된다. 입력(404)에 인가되는 입력 신호가 클록 신호일 때, 노드(450)는 노드(420)에서의 클록 신호(CLK 2)의 레벨이 전압 소스(VDD)의 전압 레벨 아래로 적어도 하나의 전압 임계치인 전압 레벨로 떨어질 때까지 전압 소스(VDD)의 전압 레벨과 같은, 어떠한 전압 레벨로 유지된다. 본 전압 레벨에 도달할 때, 프로그램가능 전압 레벨 제어 회로(430)는 용량성 노드(420)에서의 급격한 풀다운(pulldown) 전이를 가능하게 하여 준다.
도 5A 및 5B는 클록 신호들과 도 1-4의 시스템들을 이용하여 구현되는 감소된 전압 스윙을 갖는 조정된 클록 신호들의 그래픽 표현들이다. 도 5A는 논리 낮음 전압 레벨(VSS) 및 논리 높음 전압 레벨(VDD) 간의 전압 스윙을 갖는 클록 신호(502)(파선으로 도시됨)를 나타내는 그래픽 표현(500)이다. 또한 그래픽 표현(500)은 감소된 스윙 클록 신호(즉, 제 2 클록, CLK 2)(504)을 포함한다. 클록 신호(502)는, 예를 들어, 각각, 도 1-4에 도시된 입력들(104, 204, 304, 또는 404) 중 하나에서 수신되는 신호일 수 있다. 감소된 스윙 클록 신호(504)는 도 1의 라인(108)에서, 도 2의 노드(220)에서, 도 3의 라인(314)에서, 또는 도 4의 노드(420)에서의 대응하는 신호를 나타낸다. 감소된 스윙 클록 신호(504)는 클록 신호(502)의 낮은 부분(508)에 대응하는 낮은 부분(506)을 갖지만, 낮은 부분(506)과 낮은 부분(508)의 전압 레벨은 전압 차분(differential)(△VSS)을 가지며, 이는, 예를 들어, 논리 낮음 전압 레벨과 제 1 전압 레벨 간의 차분을 나타낸다.
도 5B는 논리 낮은 전압 레벨(VSS)과 논리 높음 전압 레벨(VDD) 간의 전압 스윙을 갖는 클록 신호(502)(파선으로 도시됨)를 나타내는 그래픽 표현(520)이다. 클록 신호(502)는, 예를 들어, 각각, 도 1-4에 도시된 입력들(104, 204, 304, 또는 404) 중 하나에서 수신되는 신호일 수 있다. 또한 그래픽 표현(520)은 제 1 감소된 스윙 클록 신호(504), 제 2 감소된 클록 신호(524), 제 3 감소된 클록 신호(526), 및 제 4 감소된 클록 신호(528)를 포함한다. 상기 제 1, 제 2, 제 3 및 제 4 감소된 스윙 클록 신호들(504, 524, 526 및 528)은 다양한 전압 레벨들 또는 티어(tier)들(일반적으로 522에서 지시됨)을 나타낼 수 있으며, 이는, 예를 들어, 제어 신호들을 도 4에 도시되는 프로그램가능 전압 제어 회로(430)의 제어 입력들(434 및 436)에 인가함으로써 선택될 수 있다. 상기 제 1, 제 2, 제 3 및 제 4 감소된 스윙 클록 신호들(504, 524, 526, 및 528)은 도 1의 라인(108)에서, 도 2의 노드(220)에서, 도 3의 라인(314)에서, 또는 도 4의 노드(420)에서 나타나는 대응하는 신호들을 나타낸다. 예를 들어, 상기 제 1, 제 2, 제 3, 및 제 4 감소된 클록 신호들(504, 524, 526, 및 528)은, 각각, 도 3에 도시된 프로그램가능 전압 레벨 제어 회로(318) 또는 도 4의 프로그램가능 전압 레벨 제어 회로(430)를 이용하여, 각각, 도 3과 4에 도시된 전압 레벨 조정 회로들(320 및 412)을 제어함으로써 생성될 수 있다. 특정한 설명적 실시예로, 제 3 감소된 클록 신호(526)는, 두 개 의 제어 이네이블 입력들이 도 4에 도시된 제어 이네이블 입력들(434 및 436)을 통해 프로그램가능 전압 레벨 제어 회로(430)에서 수신될 때, 도 4의 노드(420)에서의 제 2 클록(CLK 2)을 나타낸다.
도 6은 전압 스윙을 제어하는 시스템(600)의 제 5 특정한 설명적 실시예의 블록도이다. 시스템(600)은 클록 신호와 같은, 입력 신호를 수신하는 제 1 입력(604)을 포함하는, 논리 NAND 게이트(602)와 같은, 논리 회로 엘리먼트를 포함한다. 또한 논리 회로 엘리먼트(602)는 전기적 접지(606)에 커플링되는 제 2 입력을 포함한다. 상기 제 2 입력이 논리 낮음 전압 레벨(즉, 접지 전압 레벨)로 유지되기 때문에, 노드(607)에서의 논리 NAND 게이트(602)의 출력은 제 1 입력(604)에서의 입력 신호의 반전된 버전을 나타낸다.
시스템(600)은 인버터 회로를 형성하도록 배열되는 p-채널 트랜지스터(608) 및 n-채널 트랜지스터(610)를 포함한다. p-채널 트랜지스터(608)는 노드(611)에 커플링되는 제 1 단자, 노드(607)에 커플링되는 제어 단자, 및 용량성 노드(620)에 커플링되는 제 2 단자를 포함한다. n-채널 트랜지스터(6120)는 용량성 노드(620)에 커플링되는 제 1 단자, 노드(607)에 커플링되는 제어 단자, 및 전기적 접지(606)에 커플링되는 제 2 단자를 포함한다. 또한 시스템(600)은 전압 소스(VDD)와 노드(611) 간에 병렬로 배열되는 트랜지스터(616) 및 트랜지스터(618)를 갖는 전압 레벨 조정 회로(612)를 포함한다. 트랜지스터(616)는 전압 소스(VDD)에 커플링되는 제 1 단자, 전력 모드 바이패스 이네이블 입력(614)에 커플링되는 제어 단 자, 및 노드(611)에 커플링되는 제 2 단자를 포함한다. 전력 모드 바이패스 이네이블 신호가 전력 모드 바이패스 이네이블 입력(614)에서 수신될 때, 트랜지스터(616)는 노드(611)를 전압 소스(VDD)에 커플링시킨다. 트랜지스터(618)는 전압 소스(VDD)에 커플링되는 제 1 단자, 노드(636)에 커플링되는 제어 단자, 및 노드(611)에 커플링되는 제 2 단자를 포함한다.
또한 시스템(600)은 노드(636)에 커플링되는 제 1 단자, 노드(607)에 커플링되는 제어 단자, 및 용량성 노드(620)에 커플링되는 제 2 단자를 포함한다. 시스템(600)은 노드(636)에 커플링되는 제 1 단자, 노드(607)에 커플링되는 제어 단자, 및 전기적 접지(606)에 커플링되는 제 2 단자를 포함하는 트랜지스터(632)를 더 포함한다. 추가적으로, 시스템(600)은 용량성 노드(620)와 전기적 접지(606) 간에 커플링되는 커패시터(622)를 포함한다. 또한 시스템(600)은 회로 엘리먼트(626)에 커플링되는 제 1 단자, 용량성 노드에 커플링되는 제어 단자, 및 전기적 접지(606)에 커플링되는 제 2 단자를 포함하는 트랜지스터(624)를 포함한다. 회로 엘리먼트(626)는 데이터 입력(628)과 출력(630)을 포함할 수 있다. 특정한 설명적 실시예로, 회로 엘리먼트(626)는 수신기, 송신기, 처리기, 다른 회로 엘리먼트, 또는 임의의 이들의 조합일 수 있다.
특정한 설명적 실시예로, 입력(604)의 클록 신호가 논리 낮음에서 논리 높음 전압 레벨로 전이할 때, 노드(607)의 전압 레벨은 논리 높음에서 논리 낮음 전압 레벨로 전이하여, 트랜지스터들(608 및 634)을 활성화시키겨 트랜지스터(632)를 턴 오프시킨다. 용량성 노드(620)는 라인(638)로써 표시되는 충전 경로를 통해 전압 서플라이(VDD)에 전기적으로 커플링될 수 있다. 용량성 노드(620)의 전압 레벨은 전압 소스(VDD)의 레벨보다 낮은 제 1 전압 레벨로 충전하는데, 이는 트랜지스터(632)가 용량성 노드(620)에서의 상승 전압(rising voltage)에 반응하여 전류를 덜 통과시키기 때문이다. 따라서, 노드(636)의 전압이 증가하여, 트랜지스터(618)를 통한 용량성 노드(620)로의 전류 흐름을 금지 또는 조정한다. 입력(604)의 클록 신호가 높음에서 낮음으로 스위칭할 때, 노드(607)의 전압 레벨은 낮음에서 높음으로 전이하여, 트랜지스터들(608 및 634)을 턴 오프 시키고 트랜지스터(632)를 활성화시켜 노드(636)의 전압 레벨을 풀 다운시킨다. 트랜지스터(608)가 턴 오프되기 때문에, 전류는 용량성 노드(620)로 흐르지 않는다.
특정한 설명적 실시예로, 전압 레벨 조정 회로(612)가 용량성 노드(620)에서의 신호의 논리 높음 부분을 전압 소스(VDD)의 전압 레벨보다 낮은 제 1 전압 레벨로 감소시키는데 활용될 수 있다. 따라서, 입력(604)의 클록 신호에 대해, 용량성 노드(620)의 제 2 클록 신호(CLK 2)는 논리 낮음 전압 레벨(즉, 접지 전압 레벨)과 상기 제 1 전압 레벨 간에서 스윙할 수 있다. 감소된 전압 스윙 클록 신호(즉, CLK 2)는 클록 신호로서 회로 엘리먼트(626)와 같은, 다른 회로 장치들에 제공될 수 있다. 클록 신호의 스윙을 감소시킴으로써, 회로의 전에 전력 소모가 감소될 수 있다.
도 7은 전압 스윙을 제어하는 시스템(700)의 제 6 특정한 설명적 실시예의 블록도이다. 시스템(700)은 클록 신호와 같은, 신호를 수신하는 제 1 입력(704)을 포함하는 논리 NAND 게이트(702)와 같은, 회로 엘리먼트를 포함한다. 또한 상기 논리 NAND 게이트(702)는 전기적 접지(706)에 커플링되는 제 2 입력을 포함한다. 논리 NAND 게이트(702)에 대한 제 2 입력이 전압 낮음 레벨로 유지되기 때문에, 용량성 노드(707)에서의 논리 NAND 게이트(702)의 출력은 제 1 입력(704)에서의 입력 신호의 반전된 버전을 나타낸다.
시스템(700)은 인버터 회로를 형성하도록 배열되는 p-채널 트랜지스터(708) 및 n-채널 트랜지스터(710)를 포함한다. p-채널 트랜지스터(708)는 노드(713)에 커플링되는 제 1 단자, 용량성 노드(707)에 커플링되는 제어 단자, 및 용량성 노드(712)에 커플링되는 제 2 단자를 포함한다. n-채널 트랜지스터(710)는 용량성 노드(712)에 커플링되는 제 1 단자, 용량성 노드(707)에 커플링되는 제어 단자, 및 노드(711)에 커플링되는 제 2 단자를 포함한다. 시스템(700)은 노드(713)와 전압 소스(VDD) 간에 커플링되는 논리 높음 전압 레벨 조정 회로(722)를 포함하고 노드(711)와 전기적 접지(706) 간에 커플링되는 논리 낮음 전압 레벨 조정 회로(734)를 포함한다. 시스템(700)은 용량성 노드(712)와 전기적 접지(706) 간에 커플링되는 커패시터(714)를 포함한다. 또한 시스템(700)은 회로 엘리먼트(718)에 커플링되는 제 1 단자, 용량성 노드(712)에 커플링되는 제어 단자, 및 전기적 접지(706)에 커플링되는 제 2 단자를 구비하는 트랜지스터(716)를 포함한다. 특정한 설명적 실시예로, 회로 엘리먼트(718)는 수신기 회로, 송신기 회로, 용량성 노드(712)를 통해 감소된 전압 스윙 신호를 수신하는 다른 회로 엘리먼트, 또는 이들의 임의의 조합일 수 있다. 회로 엘리먼트(718)는 데이터 입력(719) 및 출력(720)을 포함할 수 있다.
논리 높음 전압 레벨 조정 회로(722)는 전압 소스(VDD)와 노드(713)간에 병렬로 커플링되는 제 1 트랜지스터(726) 및 제 2 트랜지스터(728)를 포함한다. 제 1 트랜지스터(726)는 전압 소스(VDD)에 커플링되는 제 1 단자, 논리 높음 전력 모드 제어 바이패스 신호(이는 시스템(700)이 논리 높음 전압 레벨 조정 회로(722)를 바이패스하게 하여 줌)를 수신하는 논리 높음 전력 모드 제어 바이패스 단자(724)에 커플링되는 제어 단자를 포함한다. 트랜지스터(728)는 전압 서플라이(VDD)에 커플링되는 제 1 단자, 논리 높음 레벨 제어 회로(730)에 커플링되는 제어 단자, 및 노드(713)에 커플링되는 제 3 단자를 포함한다. 논리 높음 레벨 제어 회로(730)는 용량성 노드(712)에 커플링될 수 있으며 시스템(700)에 대한 논피 높음 전압 레벨을 조정하기 위해 하나 이상의 제어 입력 신호들을 수신하는 하나 이상의 제어 입력들(732)을 포함할 수 있다. 특정한 설명적 실시예로, 상기 논리 높음 레벨 제어 회로(730)는 논리 높음 제어 입력 신호들에 기초하여 논리 높음 전압 레벨을 제 1 논리 높음 전압 레벨로 감소시키도록 적응된다.
논리 낮음 전압 레벨 조정 회로(734)는 노드(711)와 전기적 접지(706) 간에 병렬로 배열되는 제 1 트랜지스터(734)와 제 2 트랜지스터(740)를 포함한다. 제 1 트랜지스터(738)는 노드(711)에 커플링되는 제 1 단자, 논리 낮음 전력 모드 제어 바이패스 신호를 수신하는 바이패스 입력(736)에 커프링되는 제어 단자, 및 전기적 접지에 커플링되는 제 2 단자를 포함한다. 제 2 트랜지스터(740)는 노드(711)에 커플링되는 제 1 단자, 논리 낮음 레벨 제어 회로(742)에 커플링되는 제어 단자, 및 전기적 접지(706)에 커플링되는 제 2 단자를 포함한다. 논리 낮음 전력 모드 제어 바이패스 신호가 바이패스 입력(736)에 인가될 때, 논리 낮음 전압 레벨 조정 회로(734)가 바이패스되어 노드(711)를 전기적 접지(706)에 전기적으로 커플링시킨다. 논리 낮음 레벨 제어 회로(742)는 용량성 노드(712)에 커플링되고 하나 이상의 논리 낮음 제어 신호들을 수신하는 하나 이상의 제어 입력들(744)을 포함하며, 이는 논리 낮음 전압 레벨 조정 회로(734)의 논리 낮음 전압 레벨을 조정하기 위해 논리 낮음 레벨 제어 회로(742)를 제어한다.
특정한 설명적 실시예로, 논리 높음 전압 레벨 조정 회로(722)와 논리 낮음 전압 레벨 조정 회로(734)가 협력하여 서플라이 전압(VDD)보다 낮은 높은 전압 레벨과 접지 전압(즉, 전기적 접지(706))보다 높은 저 전압 레벨 간의 노드(712)에서의 신호의 전압 스윙을 클램핑(clamp)한다. 추가적으로, 논리 높음 레벨 제어 회로(730)와 논리 낮음 레벨 제어 회로(742)는 트랜지스터들을 이용하여 구현될 수 있다. 논리 높음 레벨 제어 회로(730)와 논리 낮음 레벨 제어 회로(742)가 논리 높음 제어 입력들(732) 및 논리 낮음 제어 입력들(744)을 통해 하나 이상의 제어 입력 신호들에 의해 제어되어 고 전압 레벨을 감소시키고 저 전압 레벨을 증가시켜 노드(712)에서의 전압 스윙을 튜닝할 수 있다.
도 8A 및 8B는 클록 신호들 및 도 6과 7의 시스템들을 이용하여 구현되는 감소된 전압 스윙을 갖는 조정된 클록 신호들의 그래픽 표현이다. 도 8A는 저 전압 레벨(VSS) 내지 고 전압 레벨(VDD)의 전압 스윙을 갖는 클록 신호(802)를 나타내는 그래픽 표현(800)이다. 본 예에서, 도 6에 도시된 전압 레벨 조정 회로(612)와 같은, 논리 높음 전압 레벨 조정 회로는, 클록 신호(802)의 논리 높음 부분을 감소된 클록 신호(804)(즉, 제 2 클록 신호, CLK 2)로 감소시킬 수 있다. 클록 신호(802)의 논리 높음 부분과 감소된 클록 신호(804) 간의 차이가 차분(differential) 전압(△VDD)이다. 감소된 클록 신호(804)를 이용하여 클록 신호를 다양한 회로 컴포넌트들에 제공함으로써, 회로 장치의 전체 전력 소모.
도 8B는 저 전압 레벨(VSS) 내지 고 전압 레벨(VDD)의 전압 스윙을 갖는 클록 신호(802)를 나타내는 그래픽 표현(820)이다. 본 예에서, 도 7에 도시된 전압 레벨 조정 회로들(722 및 734)과 같은, 논리 높음 전압 레벨 조정 회로 및 논리 낮음 전압 레벨 조정 회로가 협력하여, 감소된 클록 신호(824)와 같은, 감소된 전압 스윙을 갖는 제 2 클록 신호를 제공할 수 있다. 본 예시에서, 상기 감소된 클록 신호(824)는 상기 신호의 논리 낮음과 논리 높음 부분들 모두에서 입력 클록 신호(802)로부터 변한다. 차분 논리 높음 전압(VDD)과 차분 논리 낮음 전압(VSS)은 클록 전압 스윙에서의 감소들을 나타내며, 이는 회로에 대해 감소된 전력 소모를 가져올 수 있다.
도 9는 전압 스윙을 제어하는 방법의 특정한 설명적 실시예의 흐름도이다. 902에서, 용량성 노드를 포함하는 디지털 회로에 대한 입력에서 클록 신호가 수신된다. 904로 진행하면, 전압 레벨 조정 회로가 선택적으로 활성화되어 용량성 노드에 인가되는 클록 신호의 논리 낮음 부분을 접지 전압 레벨보다 큰 전압 레벨로 증가시킨다. 906으로 진행하면, 제 1 제어 신호가 전압 레벨 조정 회로에 커플링되는 전압 레벨 제어 회로에서 수신된다. 908로 진행하면, 클록 신호의 논리 낮음 부분의 전압 레벨이 상기 전압 레벨보다 높은 제 2 전압 레벨로 증가된다. 본 방법은 901에서 종결된다.
일반적으로, 전압 레벨 조정 회로는 조정가능할 수 있다. 특정한 설명적 실시예로, 상기 전압 레벨 조정 회로는 프로그램가능 전압 레벨 제어 회로에 커플링될 수 있으며, 이는 전압 레벨 조정 회로를 통해 전류 흐름을 조정하는 하나 이상의 제어 신호들을 수신할 수 있다. 전류 흐름을 조정함으로써, 전압 레벨 조정 회로는 용량성 노드가 접지 전압으로 방전되는 것을 방지하거나, 용량성 노드가 전압 소스(VDD)의 전압 레벨로 충전하는 것을 방지하거나, 두 가지 모두를 수행한다. 따라서, 용량성 노드에서의 신호의 전압 스윙이 클램핑되어 전압 스윙을 감소시키고 그리하여 전력 소모를 감소시킨다. 추가적으로, 커패시터가 전압 소스(VDD)의 레벨로 재충되거나 접지 전압 레벨소스(VSS)로 방전될 필요가 없기 때문에, 커패시터는 더 빨리 스위칭할 수 있다.
일반적으로, 도 1-4, 6 및 7에 도시된 용량성 노드가 이산 커패시터 회로 컴포넌트와 함께 도시된 반면, 상기 커패시터가 다른 회로 컴포넌트들에 관련된 라인 및 게이트 커패시턴스들을 나타낼 수 있음에 유념하여야 한다.
도 10은 전압 스윙을 제어하는 회로 장치(1011)(이는 도 1-4, 6 및 7에 도시된 회로 장치들 중 하나일 수 있거나 또는 도 9에 관련하여 도시 및 기재되는 방법을 구현할 수 있음)를 포함하는 무선 통신 장치(1000)의 블록도이다. 휴대용 통신 장치(1000)는 디지털 신호 처리기(1010)와 같은, 처리기를 포함하는 온-칩(on-chip) 시스템(1022)을 포함한다. 디지털 신호 처리기(1010)는 도 1-4, 6, 7 및 9와 관련하여 기재된 바와 같이, 전압 스윙 조정 회로(1011)를 구비하는 적어도 하나의 장치를 포함한다. 특정한 설명적 실시예로, 전압 스윙 조정 회로(1011)는 디지털 신호 처리기(1010)와 같은 고속 처리기들, 및 온-칩 시스템(1022)과 같은, 온 칩 장치들에서 이용되는 감소된 전압 스윙 신호를 발생시킬 수 있다. 감소된 전압 스윙 신호는 신호 버스들 및 클록 버스들 상에서의 감소된 전압 스윙을 통해 활성 전력 소모를 감소시킬 수 있다. 특정한 설명적 실시예로, 전압 스윙 조정 회로(1011)는 프로세싱 속도에 영향을 주지 않고, 별도의 파워 서플라이를 도입하지 않고, 그리고 회로 면적에 영향을 거의 주지 않고 감소된 전압 스윙 신호를 제공할 수 있다. 특정한 설명적 실시예로, 전압 스윙 조정 회로(1011)는 전압 스윙의 범위를 선택적으로 조정하도록 프로그램가능할 수 있다.
또한 도 10은 디지털 신호 처리기(1010) 및 디스플레이(1028)에 커플링되는 디스플레이 제어기(1026)를 도시한다. 또한, 입력 장치(1030)는 디지털 신호 처리기(1010)에 커플링된다. 추가적으로, 메모리(1032)는 디지털 신호 처리기(1010)에 커플링된다. 또한 코더/디코더(코덱)(1034)가 디지털 신호 처리기(1010)에 커플링 될 수도 있다. 스피커(1036) 및 마이크로폰(1038)은 상기 코덱(1034)에 커플링될 수 있다.
또한 도 10은 무선 제어기(1040)가 디지털 신호 처리기(1010)에 그리고 무선 안테나(1042)에 커플링될 수 있음을 나타낸다. 특정한 실시예로, 파워 서플라이(1044)가 온-칩 시스템(1022)에 커플링된다. 또한, 특정한 설명적 실시예로, 도 10에 도시된 바와 같이, 디스플레이(1028), 입력 장치(1030), 스피커(1036), 마이크로폰(1038), 무선 안테나(1042), 및 파워 서플라이(1044)는 온-칩 시스템(1022)의 외부에 있다. 그러나, 각각은 온-칩 시스템(1022)의 컴포넌트에 커플링된다.
특정한 설명적 실시예로, 전압 스윙 조정 회로(1011)는 휴대용 통신 장치(1000)의 전체 성능을 향상시키는데 이용될 수 있다. 특히, 전압 스윙 조정 회로(1011)는 장치(1000)의 전에 클록 전력 소모를 감소시켜, 배터리 수명을 연장시키고, 전체적으로 전력 효율을 개선시키고 그리고 장치(1000)의 성능을 향상시킬 수 있다.
전압 스윙 조정 회로(1011)가 디지털 신호 처리기(1010)의 내부에서만 도시되지만, 전압 스윙 조정 회로(1011)가 디스플레이 제어기(1026), 무선 제어기(1040), 코덱(1034), 또는 논리 래치(latch) 회로, 논리 플립-플롭 회로, 기타 클록킹된 회로, 또는 임의의 이들의 조합과 같은, 클록 신호를 수신하거나 이용하는 임의의 다른 컴포넌트를 포함하는, 다른 컴포넌트들에서 제공될 수 있음에 유념하여야 한다.
일반적으로, 전압 스윙 조정 회로(1011)의 실시예들은 종래 기술 전압 스윙 감소 기법들에 비해 상당한 이점을 제공한다. 특정한 설명적 실시예로, 전압 스윙 조정 회로(1011)는 타이밍에 악영향을 미치지 않고 회로 장치의 망(net) 상에 33 퍼센트 만큼의 전력 절감을 제공할 수 있다. 대신, 전압 스윙이 감소되기 때문에, 회로의 타이밍이 향상, 즉 빨라질 수 있다. 추가적으로, 전압 스윙이 추가적인 바이어스들 또는 추가의 파워 서플라이들을 도입하지 않고 감소될 수 있다. 여기 개시되는 실시예들은 장치로 하여금 특정 인스턴스들에서 전력 절감들을 바이패스시키도록 하여주는 바이패스 로직을 포함한다. 또한, 여기 제시되고 기재되는 구현들이 더 높은 전압들을 위해 스케일링될 수 있으며 견고성, 타이밍 및 전력 트레이드오프들에 기초하여 혼합 및 매칭되어, 논리 높음 전압 레벨을 감소시키거나, 논리 낮음 전압 레벨을 증가시키거나, 또는 양자를 수행할 수 있다. 전압 스윙 조정 회로(1011)의 실시예들에 의해 제공되는 다른 이점은 회로가 신호 무결성을 절충하지 않고 전압 스윙을 감소시킨다는 점이다.
당업자는 상술한 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 소자들, 블록, 모듈, 회로, 및 단계들이 그들의 기능적 관점에서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니 다.
여기 개시되는 실시예들에 관련하여 기재된 방법 또는 알고리즘의 단계들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 플래쉬 메모리; 판독 전용 메모리(ROM); PROM 메모리; 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; 콤팩트 디스크 ROM(CD-ROM); 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치한다. ASIC는 컴퓨팅 장치 또는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 장치 또는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (30)

  1. 전압 스윙(voltage swing)을 제어하는 방법으로서:
    용량성 노드(capacitive node)를 포함하는 디지털 회로 장치의 입력에서 클록 신호를 수신하는 단계; 및
    상기 용량성 노드의 완전한 방전을 방지하기 위해 상기 용량성 노드로부터 전기적 접지(ground)로의 전기적 방전 경로를 스로틀링(throttle)하도록 전압 레벨 조정(voltage level adjustment) 엘리먼트를 선택적으로 활성화시키는 단계를 포함하는 전압 스윙 제어 방법.
  2. 제 1 항에 있어서,
    상기 전압 레벨 조정 엘리먼트는 상기 용량성 노드가 접지 전압 레벨 대신 상기 접지 전압 레벨보다 높은 제 1 전압 레벨로 방전하도록 상기 용량성 노드에서의 논리 낮음(logic low) 전압 레벨을 상기 제 1 전압 레벨로 증가시키는, 전압 스윙 제어 방법.
  3. 제 2 항에 있어서,
    수신된 신호에 기초하여 상기 논리 낮음 전압 레벨을 조정(adjust)하는 단계를 더 포함하는 전압 스윙 제어 방법.
  4. 제 2 항에 있어서,
    상기 전압 레벨을 증분적으로(incrementally) 조정하기 위해 상기 전압 레벨 조정 엘리먼트에 커플링되는 전압 레벨 제어 회로에 제어 신호를 인가하는 단계를 더 포함하는 전압 스윙 제어 방법.
  5. 제 2 항에 있어서,
    상기 전압 레벨 조정 엘리먼트에 커플링되는 전압 레벨 제어 회로에서 제 1 제어 신호를 수신하는 단계; 및
    상기 제 1 제어 신호에 응답하여 상기 전압 레벨보다 높은 제 2 전압 레벨로 상기 전압 레벨을 증가시키는 단계를 더 포함하는 전압 스윙 제어 방법.
  6. 제 5 항에 있어서,
    상기 전압 레벨 제어 회로에서 적어도 하나의 제 2 제어 신호를 수신하는 단계; 및
    상기 제 2 전압 레벨보다 높은 제 3 전압 레벨로 상기 전압 레벨을 증가시키는 단계를 더 포함하는 전압 스윙 제어 방법.
  7. 제 2 항에 있어서,
    상기 디지털 회로 장치는 제 1 전압 서플라이(voltage supply) 및 전기적 접지를 포함하며 상기 전압 레벨 조정 엘리먼트는 제 2 전압 서플라이를 제공하지 않 고 상기 전압 레벨을 증가시키는, 전압 스윙 제어 방법.
  8. 제 1 항에 있어서,
    상기 용량성 노드는 상기 입력에 커플링되는 논리 회로에 응답적인 커패시터의 단자(terminal)를 포함하는, 전압 스윙 제어 방법.
  9. 제 1 항에 있어서,
    제 1 동작 모드에서 상기 전압 레벨 조정 회로를 활성화시키기 위해 상기 전압 레벨 조정 회로의 제어 입력에 전력 모드 제어 이네이블(power mode control enable) 신호를 선택적으로 어써트(assert)하는 단계; 및
    제 2 동작 모드에서 상기 전압 레벨 조정 회로를 바이패스(bypass)시키기 위해 상기 전력 모드 제어 이네이블 신호를 선택적으로 디어써트(deassert)시키는 단계를 더 포함하는 전압 스윙 제어 방법.
  10. 제 1 항에 있어서,
    상기 용량성 노드에서의 상기 신호의 논리 높음 부분을 상기 클록 신호의 높음 부분(high portion)의 전압 레벨보다 낮은 높음(high) 전압 레벨로 감소시키는 단계를 더 포함하는 전압 스윙 제어 방법.
  11. 디지털 논리 값(logic value)을 수신하는 입력;
    상기 입력에 응답하는 논리 장치;
    상기 논리 장치에 커플링되는 용량성 노드; 및
    상기 용량성 노드에 관련된 전압 스윙을 감소시키기 위해 상기 입력의 논리 낮음 레벨 초과(above)의 전압 레벨로 논리 낮음 전압 레벨을 증가시키는, 상기 용량성 노드에 커플링되는 전압 레벨 조정 엘리먼트를 포함하는 회로 장치.
  12. 제 11 항에 있어서,
    상기 디지털 논리 값은 클록 신호를 포함하며 상기 용량성 노드는 상기 클록 신호의 논리 낮음 부분 동안 완전히 방전되지 않는, 회로 장치.
  13. 제 11 항에 있어서,
    하나 이상의 제어 입력들을 수신하는 하나 이상의 입력들을 포함하는 프로그램가능 전압 레벨 제어 회로를 더 포함하며, 상기 프로그램가능 전압 레벨 제어 회로는 상기 하나 이상의 제어 입력들을 수신하는 것에 응답하여 상기 전압 레벨을 증분적으로 증가시키기 위해 상기 전압 레벨 조정 엘리먼트를 제어하는, 회로 장치.
  14. 제 11 항에 있어서,
    상기 전압 레벨 조정 엘리먼트는 상기 용량성 노드와 전기적 접지 간에 병렬로 커플링되는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며, 상기 제 1 트랜지 스터는 상기 전압 레벨 조정 엘리먼트를 선택적으로 활성화시키기 위해 전력 모드 제어 이네이블 입력에 응답하는 제 1 제어 단자를 포함하는, 회로 장치.
  15. 제 14 항에 있어서,
    상기 제 2 트랜지스터는 상기 용량성 노드의 전압 레벨에 기초하여 상기 제 2 트랜지스터를 통한 방전 경로를 조절(regulate)하기 위해 상기 용량성 노드에 커플링되는 제 2 제어 단자를 포함하는, 회로 장치.
  16. 제 14 항에 있어서,
    상기 제 2 트랜지스터는 프로그램가능 전압 레벨 제어 회로에 커플링되는 제 2 제어 단자를 포함하는, 회로 장치.
  17. 제 16 항에 있어서,
    상기 프로그램가능 전압 레벨 제어 회로는:
    전압 소스에 커플링되는 제 1 단자, 상기 입력에 커플링되는 제 2 단자, 및 상기 제 2 제어 단자에 커플링되는 제 3 단자를 포함하는 p-채널 트랜지스터;
    상기 제 3 단자에 커플링되는 제 4 단자, 상기 입력에 커플링되는 제 5 단자, 및 상기 용량성 노드에 커플링되는 제 6 단자를 포함하는 n-채널 트랜지스터를 포함하는, 회로 장치.
  18. 제 17 항에 있어서,
    상기 프로그램가능 전압 레벨 제어 회로는
    n-채널 트랜지스터들의 하나 이상의 쌍들을 더 포함하며, n-채널 트랜지스터들의 각 쌍은:
    상기 제 2 제어 단자에 커플링되는 제 7 단자, 상기 입력에 커플링되는 제 8 단자, 및 제 9 단자를 포함하는 제 1 n-채널 트랜지스터; 및
    상기 제 9 단자에 커플링되는 제 10 단자, 제어 입력에 커플링되는 제 11 단자, 및 상기 용량성 노드에 커플링되는 제 12 단자를 포함하는 제 2 n-채널 트랜지스터를 포함하는,
    회로 장치.
  19. 회로 엘리먼트에 대한 입력;
    상기 회로 엘리먼트에 커플링되며 상기 입력에 응답적인 용량성 노드; 및
    상기 용량성 노드에 커플링되며, 상기 용량성 노드에 대한 전기적 접지로의 전기적 방전 경로를 제공하도록 적응되는 전압 레벨 조정 엘리먼트를 포함하는 회로 장치로서, 상기 전압 레벨 조정 엘리먼트는 상기 입력에서의 신호가 논리 낮음 전압 레벨일 때 상기 용량성 노드의 완전한 방전을 방지하기 위해 상기 전기적 방전 경로를 스로틀링하는, 회로 장치.
  20. 제 19 항에 있어서,
    상기 회로 엘리먼트는 논리 게이트를 포함하는, 회로 장치.
  21. 제 19 항에 있어서,
    상기 입력은 클록 신호에 응답적인 디지털 신호인, 회로 장치.
  22. 제 19 항에 있어서,
    적어도 하나의 제어 이네이블 입력 신호를 수신하는 적어도 하나의 제어 입력을 포함하는 전압 레벨 제어 회로를 더 포함하며, 상기 전압 레벨 제어 회로는 상기 적어도 하나의 제어 입력에 기초하여 접지 전압 레벨에 관련한 상기 용량성 노드에 대한 방전 전압 레벨을 증분적으로 증가시키는 상기 전압 레벨 조정 엘리먼트에 커플링되는, 회로 장치.
  23. 제 22 항에 있어서,
    상기 전압 레벨 제어 회로는 상기 전압 레벨을 추가로 조정하는 하나 이상의 제 2 제어 입력들을 포함하는, 회로 장치.
  24. 제 19 항에 있어서,
    상기 전압 레벨 조정 엘리먼트를 선택적으로 활성화시키는 상기 전압 레벨 조정 엘리먼트에 커플링되는 전력 모드 이네이블 입력을 더 포함하는 회로 장치.
  25. 용량성 노드를 포함하는 디지털 회로 장치의 입력에서 클록 신호를 수신하기 위한 수단; 및
    상기 용량성 노드의 완전한 방전을 방지하기 위해 상기 용량성 노드로부터 전기적 접지로의 전기적 방전 경로를 스로틀링하도록 전압 레벨 조정 엘리먼트를 선택적으로 활성화시키기 위한 수단을 포함하는 회로 장치.
  26. 제 25 항에 있어서,
    상기 전압 레벨은, 상기 용량성 노드가 접지 전압 레벨 대신 비-접지(non-ground) 전압 레벨로 방전하도록, 상기 용량성 노드에서의 신호의 전압 스윙을 감소시키는, 회로 장치.
  27. 제 26 항에 있어서,
    상기 전압 레벨 조정 엘리먼트에 커플링되는 전압 레벨 제어 회로에서 제 1 제어 신호를 수신하기 위한 수단; 및
    상기 비-접지 전압 레벨을 상기 비-접지 전압 레벨보다 높은 제 2 전압 레벨로 증가시키기 위한 수단을 더 포함하는 회로 장치.
  28. 제 25 항에 있어서,
    제 1 동작 모드에서 상기 전압 레벨 조정 회로를 활성화시키기 위해 상기 전압 레벨 조정 엘리먼트의 제어 입력에 대한 전력 모드 제어 이네이블 신호를 어써 트(assert)하기 위한 수단; 및
    제 2 동작 모드에서 상기 전압 레벨 조정 회로를 바이패스시키기 위해 상기 전력 모드 제어 이네이블 신호를 디어써트(deassert)하기 위한 수단을 더 포함하는 회로 장치.
  29. 제 25 항에 있어서,
    수신된 명령들에 기초하여 상기 신호의 논리 낮음 부분의 전압 레벨을 조정하기 위한 수단을 더 포함하는 회로 장치.
  30. 제 25 항에 있어서,
    상기 비-접지 전압 레벨을 증분적으로 조정하기 위해 상기 전압 레벨 조정 엘리먼트에 커플링되는 전압 레벨 제어 회로에 제어 신호를 인가하기 위한 수단을 더 포함하는 회로 장치.
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