JP5345611B2 - 電圧スイングを制御する回路デバイスおよび方法 - Google Patents

電圧スイングを制御する回路デバイスおよび方法 Download PDF

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Description

米国特許法第１１９条に基づく優先権主張
この特許出願は、本願譲受人に譲渡され、２００７年３月２１日に提出された「縮小された電圧スイングを持つ信号を生成する回路（Circuit Producing a Signal Having a Reduced Voltage Swing）」と称する仮出願第60/896,090号に基づく優先権を主張するもので、それはここに引用することで明確に本願に併合される。
この開示は、概ね、電圧スイングを制御する回路デバイスおよび方法に関する。
技術の進歩は、より小型でよりパワフルなパーソナルコンピューティングデバイスをもたらしている。例えば、現在、様々な携帯パーソナルコンピューティングデバイスが存在し、その中には、携帯無線電話などのワイヤレスコンピューティングデバイス、パーソナルデジタルアシスタント（ＰＤＡｓ）、およびページングデバイスが含まれ、それらは小型、軽量で、ユーザが容易に持ち運ぶものである。とりわけ、セルラテレホンやＩＰテレホンなどの携帯無線電話は、ワイヤレスネットワーク上で音声およびデータのパケットを通信できる。また、多くのこのような無線電話には他の形式のデバイスが含まれ、それらは本願に併合される。例えば、無線電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含むことができる。さらに、このような無線電話は、ウェブブラウザアプリケーションなどの、インターネットにアクセスする際に使用できるソフトウエアアプリケーションを含め、実行可能な命令を処理することができる。このように、これらの携帯電話は重要な処理能力を含むことができる。
一般に、集積回路の処理能力が増すにつれ、電力消費もまた増加し得る。無線電話、ＰＤＡｓ、およびその他の携帯電子デバイスなどのモービルエレクトロニクスでは、電力消費問題は、構成要素および設計のコストを増加させ、速度と性能にも影響することがある。
通常は、回路設計者は、部分的にでも、電圧スイングを減らすことで電力消費を減らそうと試みる。というのも、特定回路デバイス内における静電容量のスイッチングにより、多くの電力が消費され得るからである。しかしながら、電力消費を減らすためのこのような試みは、回路速度、回路面積、および配線引き回しの複雑さのうち少なくとも１つに影響し得る。幾つかの例では、電圧スイングを減らすためにマルチ電源が導入されているが、そうすると集積回路のコストと複雑さが増加する。それゆえ、電圧スイングを制御する改善された回路デバイスおよび方法が要求されることになる。
特定の例示的実施形態では、容量性ノードを含むデジタル回路デバイスの入力においてクロック信号を受信することを含む、電圧スイング制御方法が開示される。この方法では、さらに、前記容量性ノードの完全な放電を防止するために前記容量性ノードから電気的グランドまでの電気的放電経路が規制されるよう、電圧レベル調整素子を選択的に付勢する。
他の特定例示された実施形態では、デジタル論理値を受ける入力と、この入力に応答する論理デバイスと、この論理デバイスに接続された容量性ノードを含む回路デバイスが開示される。この回路デバイスはさらに、前記容量性ノードに接続され、論理ロー電圧レベルを前記入力の論理ローレベルより上の電圧レベルへ増加させることに適応した、電圧レベル調整素子を含む。
さらに他の特定例示された実施形態では、回路素子への入力と、この入力に応答するものであって前記回路素子に接続された容量性ノードを含む回路デバイスが開示される。この回路デバイスはさらに、前記容量性ノードに接続され、この容量性ノードに対する電気的グランドへの電気的放電経路を提供することに適応した、電圧レベル調整素子を含む。この電圧レベル調整素子は、前記入力における信号が論理ロー電圧レベルにあるときに前記容量性ノードの完全放電が防止されるように、前記電気的放電経路を規制する。
さらにまた他の特定例示された実施形態では、回路デバイスが、容量性ノードを含むデジタル回路デバイスの入力においてクロック信号を受信する手段を含む。この回路デバイスは、さらに、前記容量性ノードの完全な放電を防止するために前記容量性ノードから電気的グランドまでの電気的放電経路が規制されるように、電圧レベル調整素子を選択的に付勢する手段を含んでいる。
電圧スイング調整回路の実施形態によりもたらされる特定利点の１つは、クロック信号あるいは他の信号の電圧スイングを減らすことによる速度への影響なしで全電力消費を減らすことができ、それによって、スイッチされた静電容量に起因する電力消費を減らすことができる点にある。
電圧スイング調整の実施形態によりもたらされる他の特定利点は、電圧スイング調整回路を、あるレベルで電圧放電が止まるように回路の放電経路を絞ることに使用できる点にある。特定の実施形態では、この放電レベルはプログラマブルとすることができる。
さらに他の特定利点としては、電圧スイング調整回路を用いることにより、付加的な電源を導入することなく、デバイスのアクティブな電力消費を減らせることが挙げられる。特定の例示的実施形態では、電圧スイング調整回路により、デバイスの消費電力を３３パーセント（３３％）も減らすことができる。
本願開示の他の視点、利点、および特徴は、以下の記載（図面の簡単な説明、詳細な説明、特許請求の範囲）を含む本願全体を精読吟味することにより、明らかになるであろう。
図１は、電圧スイングを制御するシステムについての特定例示的実施形態のブロック図である。
図２は、電圧スイングを制御するシステムについての第２の特定例示的実施形態の回路図である。
図３は、電圧スイングを制御するシステムについての第３の特定例示的実施形態のブロック図である。
図４は、電圧スイングを制御するシステムについての第４の特定例示的実施形態の回路図である。
図５Ａは、図１〜図４のシステムを用いてインプリメントされ縮小された電圧スイングを持つ調整されたクロック信号およびクロック信号を示すグラフ表示である。
図５Ｂは、図１〜図４のシステムを用いてインプリメントされ縮小された電圧スイングを持つ調整されたクロック信号およびクロック信号を示すグラフ表示である。
図６は、電圧スイングを制御するシステムについての第５の特定例示的実施形態のブロック図である。
図７は、電圧スイングを制御するシステムについての第６の特定例示的実施形態のブロック図である。
図８Ａは、図６および図７のシステムを用いてインプリメントされ縮小された電圧スイングを持つ調整されたクロック信号およびクロック信号を示すグラフ表示である。
図８Ｂは、図６および図７のシステムを用いてインプリメントされ縮小された電圧スイングを持つ調整されたクロック信号およびクロック信号を示すグラフ表示である。
図９は、電圧スイングを制御する方法についての特定例示的実施形態のフロー図である。
図１０は、図１〜図４、図６、図７および図９に示された回路デバイスおよび方法のような、電圧スイングを制御する回路デバイスおよび方法を含んだ無線通信デバイスの、ブロック図である。
詳細な説明
図１は、電圧スイングを制御するシステム１００についての特定例示的実施形態のブロック図である。このシステム１００は、クロック信号などの信号に応答できる入力１０４を含んだデジタル回路デバイス１０２を含んでいる。このデジタル回路デバイス１０２は、入力１０４およびライン１０８に接続された論理回路デバイス１０６を含んでいる。デジタル回路デバイス１０２は、ライン１０８および電圧レベル調整回路１１２に接続された容量性ノード１１０を含む。この電圧レベル調整回路１１２は、ライン１０８、容量性ノード１１０、および電気的グランド１１４に接続されている。
特定の例示的実施形態では、クロック入力は入力１０４で受信することができ、また、論理回路デバイス１０６を介してライン１０８へ供給することができる。電圧レベル調整回路１１２は、容量性ノード１１０がゼロ電圧レベルへ放電することを防止するために、ライン１０８を介した容量性ノード１１０から電気的グランド１１４までの放電経路を規制することに用いられる。特定の例示的実施形態において、そこで用いられる「規制（regulate）」という用語は、放電経路を介した電流の流れに、絞りを加える際、若しくはその他の規制を加える際に引用される。特定の例示的実施形態において、規制の方法により、キャパシタあるいは容量性ノードの放電のレートを減らすことができる。他の特定例示された実施形態では、「規制」という用語は、容量性ノード１１０がグランド電圧レベルへ放電するのを防ぐためにロー電圧レベルを変更する際に引用することができる。他の特定例示された実施形態において、「規制」という用語は、信号の電圧レベルを、電圧源の電圧レベルより小さくグランド電圧レベルより大きな（すなわち非グランド電圧レベル）電圧範囲にクランプする際に引用することができる。容量性ノード１１０の放電を非グランド電圧レベル（すなわちゼロボルトより大きな電圧レベル）に制限することにより、容量性ノード１１０は、論理ハイ電圧へ再充電される際により少ないパワーを使用することになる。それに加えて、ライン１０８の電圧レベルは、縮小された電圧レンジ内で変化することができる。このライン１０８は、縮小された電圧スイングを持つクロック信号あるいは回路デバイスへの他の信号を提供する、他の回路に接続されていてもよい。より大規模な回路内では、縮小された電圧スイングにより、バッテリ寿命を延ばすであろう全電力消費の縮小がもたらされ、他の処理へパワーリソースを再配置することが可能となり、あるいは、これらのことを任意に組合せることが可能となる。
特定の例示的実施形態では、与えられたネットあるいはチップにより消費される損失エネルギは、次の式を用いて評価できる：
Figure 0005345611
ここで、損失エネルギ（E(dissp)）は与えられたネットあるいはチップにより消費されるダイナミックエネルギを示し、全静電容量（C(Total)）は論理ゼロ（０）と論理ワン（１）との間でスイッチングがなされる際に充電あるいは放電される静電容量を示し、ＶＤＤは回路に対し電力を供給するピン電圧（pin voltage）を示し、Ｖ（swing）は論理ワン（ハイ）値と論理ゼロ（ロー）値との間の差を示す。一般的に、与えられたネットあるいはチップによるエネルギ損失（E(dissp)）は、電圧スイング（V(swing)）に比例する。つまり、電圧レベル調整回路１１２を用いてクロック信号が論理ローレベルにあるときの容量性ノード１１０の放電を絞ると、デジタル回路デバイス１０２の電圧スイングが減る。すると、デジタル回路デバイス１０２によるエネルギ損失も減る。
図２は、電圧スイングを制御するシステム２００についての第２の特定例示的実施形態の回路図である。このシステム２００は、論理ＮＡＮＤゲート２０２などの論理回路素子を含み、それはクロックなどの信号源に応答し入力信号を受ける第１入力２０４を持っている。この論理ＮＡＮＤゲート２０２は、電気的グランド２０６に接続された第２入力も含んでいる。ＮＡＮＤゲート２０２は出力２０７も持っている。このシステムは、インバータ回路を形成するように配置されたｐチャネルトランジスタ２０８およびｎチャネルトランジスタ２１０も含んでいる。ｐチャネルトランジスタ２０８は、電源端子（ＶＤＤ）に接続された第１端子、出力２０７に接続された制御端子、および容量性ノード２２０に接続された第２端子を含んでいる。ｎチャネルトランジスタ２１０は、容量性ノード２２０に接続された第１端子、出力２０７に接続された制御端子、およびノード２１１に接続された第２端子を含んでいる。電圧レベル調整回路２１２は、ノード２１１と電気的グランド２０６の間に接続されている。
電圧レベル調整回路２１２は、並列にアレンジされた１対のｎチャネルトランジスタ２１６および２１８を含んでいる。ｎチャネルトランジスタ２１６は、ノード２１１に接続された第１端子、パワーモード制御バイパス入力２１４に接続された制御端子、および電気的グランド２０６に接続された第２ノードを含んでいる。ｎチャネルトランジスタ２１８は、ノード２１１に接続された第１端子、容量性ノード２２０に接続された制御端子、および電気的グランド２０６に接続された第３端子を含んでいる。システム２００は、容量性ノード２２０と電気的グランド２０６の間に接続されるキャパシタ２２２を含むことができる。別の実施形態では、キャパシタ２２２は、配線のライン静電容量および、トランジスタ２２４などの種々な回路デバイスに付随するスイッチング静電容量であってもよい。このトランジスタ２２４は、回路素子２２６に接続された第１端子、容量性ノード２２０に接続された制御端子、および電気的グランド２０６に接続された第３端子を含むことができる。特定の例示的実施形態では、回路素子２２６は、データ入力を受けて出力を提供することに用いられる受信機でもよい。
特定の例示的実施形態では、入力２０４においてクロック入力信号が受信される。このクロック入力信号は、ＮＡＮＤゲート２０２により反転され、反転クロック信号として出力２０７に供給される。入力２０４におけるクロック入力信号が論理ローレベルのときは、出力２０７の値は論理ハイレベルとなる。するとｐチャネルトランジスタ２０８はオフされ、ｎチャネルトランジスタ２１０はノード２２０における電圧レベルをプルダウンするように付勢される。入力２０４におけるクロック入力信号が論理ハイレベルのときは、出力２０７の値は論理ローレベルとなる。するとｎチャネルトランジスタ２１０はオフされ、ｐチャネルトランジスタ２０８が付勢される。そのとき、ｐチャネルトランジスタ２０８は、ノード２２０における電圧レベルを論理ハイレベルへプルアップする。
特定の例示的実施形態では、入力２０４におけるクロック入力信号が論理ハイレベルのときは、ノード２２０における電圧レベルも論理ハイレベルとなり、キャパシタ２２２は充電される。入力２０４におけるクロック入力信号が論理ローレベルへ遷移すると、ノード２２０における電圧レベルも遷移する。すると、キャパシタ２２２は、ｎチャネルトランジスタ２１０、電圧レベル調整回路２１２および電気的グランド２０６を含む放電経路２２８を介して、放電する。特定の例示的実施形態では、ノード２１１から電気的グランド２０６への電流の流れのバイパス経路を提供するトランジスタ２１６を付勢するために、パワーモード制御信号をパワーモード制御イネーブル入力２１４に与えてもよい。トランジスタ２１６を付勢するパワーモード制御信号が与えられないときは、トランジスタ２１８は、ノード２２０における電圧レベルに基づいて制御されて付勢されることができる。ノード２２０における電圧レベルが論理ハイ電圧レベルから論理ロー電圧レベルへ切り替わると、ｎチャネルトランジスタ２１０がオンし（なぜならノード２０７における電圧レベルが論理ハイ電圧レベルであるから）、キャパシタ２２２は放電経路２２８を介して放電する。
特定の例示的実施形態では、キャパシタ２２２からの放電電圧は、初期にはトランジスタ２１８を付勢してノード２１１を電気的グランド２０６に接続する。キャパシタ２２２が放電するにつれ、ノード２２０の電圧レベルは減少し、トランジスタ２１８を通過する電流の流れは縮小する。なぜなら、トランジスタ２１８の制御端子における電圧レベルがトランジスタ２１８のスレショルド電圧にほぼ等しくなるまで、トランジスタ２１８の制御端子における電圧レベルが縮小されるからである。その点でトランジスタ２１８はオフし、ノード２２０における電圧レベルは、電気的グランド２０６の電圧レベルより大きな電圧レベルで保持されるようになる。このようにして、キャパシタ２２２がグランド電圧レベルまで完全に放電してしまうことが、防止される。つまり、論理ローすなわち放電電圧レベルを増加させることにより、容量性ノード２２０の電圧スイングを減らすことができる。
特定の例示的実施形態では、クロック信号が、入力２０４で受信されて容量性ノード２２０へ供給される。電圧レベル調整回路２１２は、容量性ノード２２０の放電経路を絞ることでキャパシタ２２２からの縮小された容量性放電をもたらし、ノード２２０において第２のクロック信号（ＣＬＫ２）を提供する。ノード２２０における第２のクロック信号（ＣＬＫ２）は、入力２０４におけるクロック信号の、縮小版である。特定の例示的実施形態では、「縮小されたクロック信号（reduced clock signal）」という用語は、入力２０４におけるクロック信号よりも小さな電圧スイングを持つ、第２のクロック信号を引用するものである。ノード２２０における、第２の、つまり縮小されたクロック信号（ＣＬＫ２）は、回路素子２２６へ供給することができる。縮小版すなわち第２のクロック信号（ＣＬＫ２）を回路素子２２６に供給することで、回路素子２２６による電力消費を縮小することができる。
特定の例示的実施形態では、クロック入力信号のスイングは、例えば、第１電圧レベル（ＶＤＤ）からグランド電圧レベルまでの範囲とすることができる。これに対し、縮小されたクロック信号（ＣＬＫ２）では、第１電圧レベル（ＶＤＤ）からグランド電圧レベルよりも大きな第２電圧レベルまでの範囲とすることができる。特定の例示的実施形態では、スレショルド電圧レベルがトランジスタ２１８のデバイス特性で決まる場合において、第２電圧レベルを、グランド電圧レベルよりほぼスレショルド電圧レベル（ＶＴ）分上にとることができる。
図３は、電圧スイングを制御するシステム３００についての第３の特定例示的実施形態のブロック図である。このシステム３００は、クロック信号などの信号に応答できる入力３０４を含むデジタル回路デバイス３０２を、含んでいる。デジタル回路デバイス３０２は、入力３０４およびライン３１４に接続された論理回路デバイス３１２を含む。デジタル回路デバイス３０２は、ライン３１４および電圧レベル調整回路３２０に接続された容量性ノード３１６を含む。電圧レベル調整回路３２０は、ライン３１４、容量性ノード３１６、および電気的グランド３２２に接続されている。デジタル回路デバイス３０２はまた、プログラマブル電圧レベル制御回路３１８および、１以上の制御入力信号を受ける１以上の制御入力３０６を含んでいる。プログラマブル電圧レベル制御回路３１８は、電圧レベル調整回路３２０に接続されている。
特定の例示的実施形態では、クロック入力を入力３０４で受け、論理回路デバイス３１２を介してライン３１４へ供給することができる。電圧レベル調整回路３２０は、クロック信号が論理ロー電圧レベルのときに容量性ノード３１６がゼロ電圧レベルへ放電するのを防止するように、容量性ノード３１６からライン３１４を介して電気的グランド３２２へ至る放電経路を規制するのに用いられる。特定の例示的実施形態では、電圧レベル調整回路３２０の電圧レベルを調整するようプログラマブル電圧レベル制御回路３１８を制御するために、１以上の制御入力３０６に１以上の制御入力信号を与えてもよい。プログラマブル電圧レベル調整回路３１８は、容量性ノード３１６から電気的グランド３２２への放電経路を介して流れる電流を規制する（すなわち、絞る、制限する、あるいはその他の制御を行う）ことに用いることができる。特定の例示的実施形態では、電圧レベル調整回路３２０を制御することにより容量性放電経路のベースライン電圧レベルが第１の電圧レベルへ増加するようプログラマブル電圧レベル制御回路３１８を制御するために、１以上の制御入力３０６を介して第１の制御信号を受信するようにしてもよい。これにより、容量性ノード３１６はグランド電圧レベルの代わりに第１の電圧レベルへ放電するようになる。特定の例示的実施形態では、容量性放電経路のベースライン電圧レベルが第２の電圧レベルへ増加するように電圧レベル調整回路３２０を調整するようプログラマブル電圧レベル制御回路３１８を制御するために、１以上の制御入力３０６を介して第２の制御信号を受信するようにしてもよい。これにより、容量性ノード３１６はグランド電圧レベルの代わりに第２の電圧レベルへ放電するようになる。他の特定の例示的実施形態では、プログラマブル電圧レベル制御回路３１８は、１以上の制御入力３０６を介して受信された１以上の制御信号を集めてもよい。プログラマブル電圧レベル制御回路３１８は、容量性ノード３１６が所望の電圧レベルへ放電できるようにするために、放電経路を絞るよう電圧レベル調整回路３２０を制御することができる。
特定の例示的実施形態では、容量性ノード３１６の放電を非グランド電圧レベル（すなわちゼロボルトより大きな電圧レベル）へ制限することにより、容量性ノード３１６はその電荷の一部を保持し、それゆえ、論理ハイ電圧レベルへ再充電するのに少ないパワーしか用いない。より大規模な回路内では、縮小された電圧スイングは全電力消費の削減をもたらすことができる。このことは、バッテリ寿命を延ばし、他の処理へのパワーリソースの再配置を可能とし、あるいはこれらの任意の組合せを可能とする。
図４は、電圧スイングを制御するシステム４００についての第４の特定例示的実施形態の回路図である。このシステム４００は、クロック信号などの入力信号を受ける第１入力４０４を含む論理ＮＡＮＤゲート４０２のような、論理回路素子を含んでいる。論理回路素子４０２は、電気的グランド４０６に接続された第２入力も含んでいる。この第２入力は論理ロー電圧レベル（すなわちグランド電圧レベル）に保持されているため、ノード４０７における論理ＮＡＮＤゲート４０２の出力は、第１入力４０２における入力信号の反転版となる。
システム４００は、インバータ回路を形成するように配置されたｐチャネルトランジスタ４０８およびｎチャネルトランジスタ４１０も含んでいる。ｐチャネルトランジスタ４０８は、電圧供給源（ＶＤＤ）に接続された第１端子、ノード４０７に接続された制御端子、および容量性ノード４２０に接続された第２端子を含む。ｎチャネルトランジスタ４１０は、容量性ノード４２０に接続された第１端子、ノード４０７に接続された制御端子、およびノード４１１に接続された第２端子を含む。システム４００はさらに、ノード４１１と電気的グランド４０６の間に接続された電圧レベル調整回路４１２を含んでいる。特定の例示的実施形態では、電圧レベル調整回路４１２は、図３に示された電圧レベル調整回路３２０の実施形態でもよい。電圧レベル調整回路４１２は、ノード４１１と電気的グランド４０６の間で並列配置されたトランジスタ４１６およびトランジスタ４１８を含む。トランジスタ４１６は、ノード４１１に接続された第１端子、パワーモードバイパス入力４１４に接続された制御端子、および電気的グランド４０６に接続された第２端子を含む。パワーモードバイパス入力４１４にパワーモードバイパス信号が与えられると、電圧レベル調整回路４１２は、ノード４１１から電気的グランド４０６への放電経路を提供する。トランジスタ４１８は、ノード４１１に接続された第１端子、プログラマブル電圧レベル制御回路４３０に応答するノード４５０に接続された制御端子、および電気的グランド４０６に接続された第２端子を含む。特定の例示的実施形態では、プログラマブル電圧レベル制御回路４３０は、図３に示されたプログラマブル電圧レベル制御回路３１８の実施形態でもよい。
プログラマブル電圧レベル制御回路４３０は、多数のトランジスタ対を含んでいる。プログラマブル電圧レベル制御回路４３０は、ｐチャネルトランジスタ４３８と、ｎチャネルトランジスタ４４０、４４２、４４４、４４６、および４４８を含む。ｐチャネルトランジスタ４３８およびｎチャネルトランジスタ４４０は、トランジスタ対を示す。さらに、ｎトランジスタ４４０と４４２、および、ｎチャネルトランジスタ４４６と４４８は、トランジスタ対を示す。ｐチャネルトランジスタ４３８は、電源（ＶＤＤ）に接続された第１端子、ライン４３２によりノード４０７へ接続された制御端子、およびノード４５０に接続された第２端子を含む。ｎチャネルトランジスタ４４０は、ノード４５０に接続された第１端子、ライン４３２を介してノード４０７に接続された制御端子、および容量性ノード４２０に接続された第２端子を含む。ｎチャネルトランジスタ４４２は、ノード４５０に接続された第３端子、ライン４３２を介してノード４０７に接続された制御端子、および第５端子を含む。ｎチャネルトランジスタ４４４は、第５端子に接続された第６端子、制御イネーブル（０）信号を受ける第１制御イネーブル入力４３４に接続された制御端子、および容量性ノード４２０に接続された第７端子を含む。ｎチャネルトランジスタ４４６は、ノード４５０に接続された第８端子、ライン４３２を介してノード４０７に接続された制御端子、および第９端子を含む。ｎチャネルトランジスタ４４８は、第９端子に接続された第１０端子、第２制御イネーブル（１）信号を受ける第２制御イネーブル入力４３６に接続された制御端子、および容量性ノード４２０に接続された第１１端子を含む。ここで、プログラマブル電圧レベル制御回路４３０は、付加的な制御および付加的な電圧レベルを提供するために、トランジスタ４４２、４４４、４４６および４４４などの付加的トランジスタを含むことができ、また、制御入力４３４および４３６のような付加的制御端子を含むことができることを理解しておくべきである。
システム４００はさらに、容量性ノード４２０と電気的グランド４０６の間に接続されたキャパシタ４２２を含む。特定の例示的実施形態では、個別の回路部品とする代わりに、回路デバイスのライン静電容量およびゲート静電容量でキャパシタ４２２を構成してもよい。システム４００はまた、回路素子４２６に接続された第１端子、容量性ノード４２０に接続された制御端子、および電気的グランド４０６に接続された第２端子を含むトランジスタ４２４を、含んでいる。回路素子４２６は、受信機、送信機、その他の回路、若しくはこれらの任意の組合せのような、クロック信号を受信するように構成された回路でもよい。
特定の例示的実施形態では、プログラマブル電圧レベル制御回路４３０は、トランジスタ４４２がノード４５０と容量性ノード４２０の間に接続されるようにトランジスタ４４４を付勢するところの制御イネーブル信号を、制御イネーブル入力４３４を介して、受信することができる。もしノード４０７における電圧レベルがローからハイへ切り替わると、容量性ノード４２０の電圧レベルはハイからローへ切り替わる。キャパシタ４２２は放電経路４２８を介して放電する。ノード４０７における電圧レベルは、論理ハイ電圧レベルに到達すると、トランジスタ４４０、４４２および４４６をオンさせる。トランジスタ４４８はイネーブルとされず、トランジスタ４４６は電流を通さない。制御イネーブル入力４３４における制御イネーブル信号によりトランジスタ４４４がオンされると、トランジスタ４４２は、トランジスタ４４４を介して容量性ノード４２０へ電流を通す。トランジスタ４４０、４４２および４４４は、ノード４５０の電圧レベルをプルダウンするために協同する。これにより、トランジスタ４１８はオフし、放電経路４２８を介してキャパシタ４２２が完全に放電されることが防止される。特定の例示的実施形態では、トランジスタ４４０、４４２、４４４、４４６、および４４８は、キャパシタ４２０の完全放電を防止するためにトランジスタ４１８を流れる電流を規制するように動作するところの電流フィードバックループを提供するように、容量性ノード４２０へ接続される。
特定の例示的実施形態では、ノード４５０は入力４０４から分離されている。入力４０４に与えられる入力信号がクロック信号であるときは、電圧源（ＶＤＤ）の電圧レベルよりも少なくとも１つの電圧スレショルド分低い電圧レベルにノード４２０におけるクロック信号（ＣＬＫ２）のレベルが落ちるまで、ノード４５０は、電圧源（ＶＤＤ）の電圧レベルなどの電圧レベルに、保持される。この電圧レベルに達すると、プログラマブル電圧レベル制御回路４３０は、容量性ノード４２０において、急峻なプルダウンをもたらす。
図５Ａおよび図５Ｂは、図１〜図４のシステムを用いてインプリメントされ縮小された電圧スイングを持つ調整されたクロック信号およびクロック信号を示すグラフ表示である。図５Ａは、論理ロー電圧レベル（ＶＳＳ）と論理ハイ電圧レベル（ＶＤＤ）の間の電圧スイングを持つクロック信号５０２（破線で示されている）を説明するグラフ表示５００である。グラフ表示５００は、縮小されたスイングのクロック信号（すなわち第２クロック、ＣＬＫ２）５０４も含んでいる。クロック信号５０２は、例えば図１〜図４それぞれで示された入力１０４、２０４、３０４、あるいは４０４のうちの１つにおいて受信される信号とすることができる。縮小されたスイングのクロック信号５０４は、図１のライン１０８における、図２のノード２２０における、図３のライン３１４における、あるいは図４のノード４２０における、対応信号を示す。縮小されたスイングのクロック信号５０４は、クロック信号５０２のロー部分５０８に対応するところのロー部分５０６を持つ。しかし、ロー部分５０６の電圧レベルおよびロー部分５０８は、例えば論理ロー電圧レベルと第１電圧レベルの間の違いを示すところの、電圧差分（ΔＶＳＳ）を持っている。
図５Ｂは、論理ロー電圧レベル（ＶＳＳ）と論理ハイ電圧レベル（ＶＤＤ）の間の電圧スイングを持つクロック信号５０２（破線で示されている）を説明するグラフ表示５２０である。このクロック信号５０２は、例えば図１〜図４それぞれで示された入力１０４、２０４、３０４、あるいは４０４のうちの１つにおいて受信される信号とすることができる。グラフ表示５２０は、第１縮小スイングクロック信号５０４、第２縮小クロック信号５２４、第３縮小クロック信号５２６、および第４縮小クロック信号５２８も含んでいる。第１、第２、第３および第４縮小スイングクロック信号５０４、５２４、５２６および５２８は、例えば図４に示すプログラマブル電圧レベル制御回路４３０の制御入力４３４および４３６へ制御信号を与えることにより選択できるところの、種々な電圧レベルあるいは層（全般的には符号５２２で示されている）で表すことができる。第１、第２、第３および第４縮小スイングクロック信号５０４、５２４、５２６、および５２８は、図１のライン１０８において、図２のノード２２０において、図３のライン３１４において、あるいは図４のノード４２０において表れるところの、対応信号を示す。例えば、第１、第２、第３、および第４縮小クロック信号５０４、５２４、５２６、および５２８は、図３に示すプログラマブル電圧レベル制御回路３１８あるいは図４に示すプログラマブル電圧レベル制御回路４３０それぞれを用い、図３および図４それぞれに示された電圧レベル調整回路３２０および４１２を制御することで、発生することができる。特定の例示的実施形態では、図４の制御イネーブル入力４３４および４３６を介してプログラマブル電圧レベル制御回路４３０において２つの制御イネーブル入力が受信されたときに、第３縮小スイングクロック信号５２６は、図４のノード４２０における第２クロック（ＣＬＫ２）を示すようになる。
図６は、電圧スイングを制御するシステム６００についての第５の特定例示的実施形態のブロック図である。このシステム６００は、クロック信号などの入力信号を受ける第１入力６０４を含む論理ＮＡＮＤゲート６０２のような、論理回路素子を含んでいる。論理回路素子６０２は、電気的グランド６０６に接続された第２入力も含む。この第２入力は論理ロー電圧レベル（すなわちグランド電圧レベル）に保持されているので、ノード６０７における論理ＮＡＮＤゲート６０２の出力は、第１入力６０４における入力信号の反転版となる。
システム６００は、インバータ回路を形成するように配置されたｐチャネルトランジスタ６０８およびｎチャネルトランジスタ６１０を含んでいる。ｐチャネルトランジスタ６０８は、ノード６１１に接続された第１端子、ノード６０７に接続された制御端子、および容量性ノード６２０に接続された第２端子を含む。ｎチャネルトランジスタ６１０は、容量性ノード６２０に接続された第１端子、ノード６０７に接続された制御端子、および電気的グランド６０６に接続された第２端子を含む。このシステム６００はまた、電圧源（ＶＤＤ）とノード６１１の間で並列に配置されたトランジスタ６１６およびトランジスタ６１８を持つ電圧レベル調整回路６１２を含んでいる。トランジスタ６１６は、電圧源（ＶＤＤ）に接続された第１端子、パワーモードバイパスイネーブル入力６１４に接続された制御端子、およびノード６１１に接続された第２端子を含む。パワーモードバイパスイネーブル信号がパワーモードバイパスイネーブル入力６１４で受信されると、トランジスタ６１６は、ノード６１１を電圧源（ＶＤＤ）へ接続する。トランジスタ６１８は、電圧源（ＶＤＤ）に接続された第１端子、ノード６３６に接続された制御端子、およびノード６１１に接続された第２端子を含む。
システム６００はまた、ノード６３６に接続された第１端子、ノード６０７に接続された制御端子、および容量性ノード６２０に接続された第２端子を持つトランジスタ６３４を含んでいる。このシステム６００は、ノード６３６に接続された第１端子、ノード６０７に接続された制御端子、および電気的グランド６０６に接続された第２端子を含むトランジスタ６３２を、さらに含んでいる。それに加えて、システム６００は、容量性ノード６２０および電気的グランド６０６の間に接続されたキャパシタ６２２を含んでいる。システム６００はさらに、回路素子６２６に接続された第１端子、容量性ノードに接続された制御端子、および電気的グランド６０６に接続された第２端子を含むトランジスタ６２４を、含んでいる。回路素子６２６は、データ入力６２８および出力６３０を含むことができる。特定の例示的実施形態では、回路素子６２６は、受信機、送信機、プロセサ、その他の回路素子、若しくはこれらの任意の組合せでもよい。
特定の例示的実施形態では、入力６０４におけるクロック信号が論理ローから論理ハイの電圧レベルへ遷移すると、ノード６０７における電圧レベルが論理ハイから論理ローの電圧レベルへ遷移し、トランジスタ６０８および６３４が付勢されて、トランジスタ６３２がオフする。容量性ノード６２０は、ライン６３８で図示される充電経路を介して、電圧供給源（ＶＤＤ）へ電気的に接続することができる。容量性ノード６２０における電圧上昇に応じてトランジスタ６３２を通過する電流が少なくなるため、容量性ノード６２０の電圧レベルは電圧源（ＶＤＤ）のレベルよりも小さな第１電圧レベルへ充電することになる。すなわち、ノード６３６における電圧が上昇すると、トランジスタ６１８を通って容量性ノード６２０へ流れる電流は制限され若しくは規制される。入力６０４におけるクロック信号がハイからローへ切り替わると、ノード６０７における電圧レベルはローからハイへ遷移し、トランジスタ６０８および６３４をオフさせ、ノード６３６における電圧レベルがプルダウンするようにトランジスタ６３２が付勢される。トランジスタ６０８がオフされると、容量性ノード６２０への電流は流れなくなる。
特定の例示的実施形態では、容量性ノード６２０における信号の論理ハイ部分を電圧源（ＶＤＤ）の電圧レベルより小さな第１電圧レベルまで減らすことに、電圧レベル調整回路６１２を用いることができる。つまり、入力６０４におけるクロック信号に対して、容量性ノード６２０における第２クロック信号（ＣＬＫ２）は、論理ロー電圧レベル（すなわちグランド電圧レベル）と第１電圧レベルの間でスイングすることができる。この減衰された電圧スイングクロック信号（すなわちＣＬＫ２）は、回路素子６２６などの他の回路デバイスへのクロック信号として、供給することができる。クロック信号のスイングを減らすことにより、回路の全電力消費を減らすことができる。
図７は、電圧スイングを制御するシステム７００についての第６の特定例示的実施形態のブロック図である。このシステム７００は、クロック信号などの信号を受信する第１入力７０４を含む論理ＮＡＮＤゲート７０２のような回路素子を含んでいる。論理ＮＡＮＤゲート７０２は、電気的グランド７０６に接続された第２入力も含む。論理ＮＡＮＤゲート７０２への第２入力は電圧ローレベルに保持されているので、容量性ノード７０７における論理ＮＡＮＤゲート７０２の出力は、第１入力７０４における入力信号の反転版となる。
システム７００は、インバータ回路を形成するように配置された、ｐチャネルトランジスタ７０８およびｎチャネルトランジスタ７１０を含んでいる。ｐチャネルトランジスタ７０８は、ノード７１３に接続された第１端子、容量性ノード７０７に接続された制御端子、および容量性ノード７１２に接続された第２端子を含む。ｎチャネルトランジスタ７１０は、容量性ノード７１２に接続された第１端子、容量性ノード７０７に接続された制御端子、およびノード７１１に接続された第２端子を含む。システム７００は、ノード７１３と電圧源（ＶＤＤ）の間に接続された論理ハイ電圧レベル調整回路７２２、および、ノード７１１と電気的グランド７０６の間に接続された論理ロー電圧レベル調整回路７３４を含んでいる。システム７００は、容量性ノード７１２と電気的グランド７０６の間に接続されたキャパシタ７１４を含んでいる。システム７００は、回路素子７１８に接続された第１端子、容量性ノード７１２に接続された制御端子、および電気的グランド７０６に接続された第２端子を持つトランジスタ７１６も含んでいる。特定の例示的実施形態では、回路素子７１８は、受信回路、送信回路、容量性ノード７１２を介して縮小された電圧スイング信号を受けるその他の回路素子、若しくはこれらの任意の組合せでもよい。回路素子７１８は、データ入力７１９および出力７２０を含むことができる。
論理ハイ電圧レベル調整回路７２２は、電圧源（ＶＤＤ）とノード７１３の間で並列接続された第１トランジスタ７２６および第２トランジスタ７２８を含む。第１トランジスタ７２６は、電圧源（ＶＤＤ）に接続された第１端子と、システム７００が論理ハイ電圧レベル調整回路７２２をバイパスできるようにする論理ハイパワーモード制御信号を受ける論理ハイパワーモード制御バイパス端子７２４に接続された制御端子を含む。トランジスタ７２８は、電圧供給源（ＶＤＤ）に接続された第１端子、論理ハイレベル制御回路７３０に接続された制御端子、およびノード７１３に接続された第３端子を含む。論理ハイレベル制御回路７３０は、容量性ノード７１２へ接続することができ、そして、システム７００用の論理ハイ電圧レベルを調整する１以上の制御入力信号を受ける１以上の制御入力７３２を含むことができる。特定の例示的実施形態では、論理ハイレベル制御回路７３０は、論理ハイ制御入力信号に基づいて論理ハイ電圧レベルを第１論理ハイ電圧レベルへ縮小させることに用いられる。
論理ロー電圧レベル調整回路７３４は、ノード７１１と電気的グランド７０６の間で並列接続された第１トランジスタ７３８および第２トランジスタ７４０を含む。第１トランジスタ７３８は、ノード７１１に接続された第１端子、論理ローパワーモード制御バイパス信号を受けるバイパス入力７３６に接続された制御端子、および電気的グランドに接続された第２端子を含む。第２トランジスタ７４０は、ノード７１１に接続された第１端子、論理ローレベル制御回路７４２に接続された制御端子、および電気的グランド７０６に接続された第２端子を含む。論理ローパワーモード制御バイパス信号がバイパス入力７３６に与えられると、論理ロー電圧レベル調整回路７３４は、ノード７１１を電気的グランド７０６へ電気的に接続するようにバイパスされる。論理ローレベル制御回路７４２は、容量性ノード７１２に接続され、かつ、論理ロー電圧レベル調整回路７３４の論理ロー電圧レベルが調整されるように論理ローレベル制御回路７４２を制御するところの１以上の論理ロー制御信号を受ける１以上の制御入力７４４を、含む。
特定の例示的実施形態では、論理ハイ電圧レベル調整回路７２２および論理ロー電圧レベル調整回路７３４は、ノード７１２における信号の電圧スイングを、供給電圧（ＶＤＤ）より小さなハイ電圧レベルとグランド電圧（つまり電気的グランド７０６）より大きなロー電圧レベルの間にクランプするために、協同する。それに加えて、論理ハイレベル制御回路７３０および論理ローレベル制御回路７４２は、トランジスタを用いてインプリメントすることができる。論理ハイレベル制御回路７３０および論理ローレベル制御回路７４２は、ハイ電圧レベルを縮小させロー電圧レベルを増加させてノード７１２における電圧スイングを整調するために、論理ハイ制御入力７３２および論理ロー制御入力７４４を介した１以上の制御入力信号により、制御されることができる。
図８Ａおよび図８Ｂは、図６および図７のシステムを用いてインプリメントされ縮小された電圧スイングを持つ調整されたクロック信号およびクロック信号を示すグラフ表示である。図８Ａは、論理ロー電圧レベル（ＶＳＳ）から論理ハイ電圧レベル（ＶＤＤ）までの電圧スイングを持つクロック信号８０２を説明するグラフ表示８００である。この例では、図６に示される電圧レベル調整回路６１２などの論理ハイ電圧レベル調整回路は、クロック信号８０２の論理ハイ部分を、縮小されたクロック信号８０４（すなわち第２クロック信号、ＣＬＫ２）へ縮小させることができる。クロック信号８０２の論理ハイ部分と縮小されたクロック信号８０４との間の差が、差分電圧（ΔＶＤＤ）となる。クロック信号を種々な回路部品へ提供する際に縮小されたクロック信号８０４を用いることで、回路デバイスの全電力消費。
図８Ｂは、論理ロー電圧レベル（ＶＳＳ）から論理ハイ電圧レベル（ＶＤＤ）までの電圧スイングを持つクロック信号８０２を説明するグラフ表示８２０である。この例では、図７に示された電圧レベル調整回路７２２および７３４などの論理ハイ電圧レベル調整回路および論理ロー電圧レベル調整回路は、縮小されたクロック信号８２４などの縮小された電圧スイングを持つ第２クロック信号を生成するために、協同することができる。この例では、縮小されたクロック信号８２４は、信号の論理ロー部分および論理ハイ部分の双方において、入力クロック８０２から変化する。差分論理ハイ電圧（ＶＤＤ）および差分論理ロー電圧（ＶＳＳ）は、回路に縮小された電力消費をもたらすであろうクロック電圧スイングの縮小分を示す。
図９は、電圧スイングを制御する方法についての特定例示的実施形態のフロー図である。９０２において、容量性ノードを含むデジタル回路デバイスの入力にてクロック信号が受信される。９０４に進むと、容量性ノードに与えられるクロック信号の論理ロー部分がグランド電圧レベルより大きな電圧レベルまで増加するように、電圧レベル調整回路が選択的に付勢される。９０６に移ると、電圧レベル調整回路に接続された電圧レベル制御回路にて第1制御信号が受信される。９０８へ移行すると、クロック信号の論理ロー部分の電圧レベルが、その電圧レベルより大きな第２電圧レベルへ増加される。この方法は９１０で終了する。
通常、電圧レベル調整回路は、調整可能なものとすることができる。特定の例示的実施形態では、電圧レベル調整回路は、電圧レベル調整回路を流れる電流を規制するために１以上の制御信号を受信することができるプログラマブル電圧レベル制御回路に、接続されてもよい。この電流の流れを規制することにより、電圧レベル調整回路は、容量性ノードがグランド電圧へ放電することを防止し、容量性ノードが電圧源（ＶＤＤ）へ充電することを防止し、あるいは、その両方を行うことができる。すなわち、容量性ノードにおける信号の電圧スイングは、その電圧スイングが縮小するようにクランプされ、それにより、電力消費が縮小する。それに加え、キャパシタは、電圧源（ＶＤＤ）のレベルまで再充電される必要も、グランド電圧レベル（ＶＳＳ）まで放電される必要も、ない。そのため、キャパシタは高速スイッチできる。
図１〜図４、図６および図７で例示された容量性ノードは個別のキャパシタ回路部品と関連して示されていたが、一般論として、このキャパシタは、他の回路部品に付随するラインおよびゲート静電容量を示す場合があることを理解すべきである。
図１０は、電圧スイング１０１１を制御する回路デバイスを含んだ無線通信デバイス１０００のブロック図である。この回路デバイスは、図１〜図４、図６、図７および図９に示された回路デバイスのうちの１つでよく、あるいは、図９に関連して例示され説明された方法をインプリメントしたものでもよい。携帯通信デバイス１０００は、デジタル信号プロセサ１０１０などのプロセサを含んだオンチップシステム１０２２を、含んでいる。デジタル信号プロセサ１０１０は、図１〜図４、図６、図７および図９を参照して説明したような電圧スイング調整回路１０１１を持つデバイスを、少なくとも１つ含んでいる。特定の例示的実施形態では、電圧スイング調整回路１０１１は、デジタル信号プロセサ１０１０などの高速プロセサ内、および、オンチップシステム１０２２などのシステムオンチップデバイス内で使用されるべき、縮小された電圧スイング信号を発生することができる。縮小された電圧スイング信号は、信号バスおよびクロックバス上における電圧スイングの縮小を通して、実際の電力消費を縮小することができる。特定の例示的実施形態では、電圧スイング調整回路１０１１は、処理速度に影響することなく、別電源を導入することなく、かつわずかな回路面積の詰め込みで、縮小された電圧スイング信号を提供することができる。特定の例示的実施形態では、電圧スイング調整回路１０１１は、電圧スイングの範囲を選択的に調整するためにプログラマブルとすることができる。
図１０は、デジタル信号プロセサ１０１０およびディスプレイ１０２８に接続されたディスプレイコントローラ１０２６も示している。さらに、デジタル信号プロセサ１０１０には入力デバイス１０３０が接続されている。それに加え、メモリ１０３２がデジタル信号プロセサ１０１０に接続されている。コーダ／デコーダ（ＣＯＤＥＣ）１０３４もまた、デジタル信号プロセサ１０１０に接続することができる。このＣＯＤＥＣ１０３４には、スピーカ１０３６およびマイクロホン１０３８を接続することができる。
図１０は、デジタル信号プロセサ１０１０およびワイヤレスアンテナ１０４２に接続できるワイヤレスコントローラ１０４０も、示している。特定の実施形態では、電源１０４４はオンチップシステム１０２２に接続されている。さらに、図１０に示されるような特定の実施形態では、ディスプレイ１０２８、入力デバイス１０３０、スピーカ１０３６、マイクロホン１０３８、ワイヤレスアンテナ１０４２、および電源１０４４は、オンチップシステム１０２２に対して外部のものとなっている。しかしながら、これらの各々はオンチップシステム１０２２のコンポーネントへ接続されている。
特定の例示的実施形態では、電圧スイング調整回路１０１１は、携帯通信デバイス１０００のオーバーオールパフォーマンスを増強するのに用いることができる。とくに、電圧スイング調整回路１０１１はデバイス１０００の全体でみたクロック電力消費を縮小できることから、バッテリライフが延び、オーバーオールの電力効率が改善され、デバイス１０００のパフォーマンスが増強される。
電圧スイング調整回路１０１１はデジタル信号プロセサ１０１０内だけで示されているが、ディスプレイコントローラ１０２６、ワイヤレスコントローラ１０４０、ＣＯＤＥＣ１０３４、あるいは任意の他のコンポーネントを含む他のコンポーネント内に、電圧スイング調整回路１０１１を提供することもできることを、理解しておくべきである。ここで、任意の他のコンポーネントは、論理ラッチ回路、論理フリップフロップ回路、その他のクロックされる回路、もしくはそれらの任意の組合せといったような、クロック信号を受信しあるいは使用するものである。
通常、電圧スイング調整回路１０１１の実施形態は、電圧スイング縮小技術という従来技術を超えた重要な長所をもたらす。特定の例示的実施形態では、電圧スイング調整回路１０１１は、タイミングに悪影響することなく、回路デバイスのネット上で３３パーセントの電力節減をもたらすことができる。あるいは、電圧スイングが縮小されることから、回路のタイミングを強化する、すなわち高速化することができる。それに加えて、付加的なバイアスあるいは特別な電源を導入することなく、電圧スイングを縮小できる。ここに開示された実施形態は、特定の場合においてデバイスが電力節減へ迂回することを許すバイパスロジックを含んでいる。さらに、ここに例示され記述された手段（インプリメンテーション）は、より高電圧用に規模を変えてもよく、また、論理ハイ電圧レベルの縮小、論理ロー電圧レベルの増加、あるいはそれらの両方のために、強度、タイミングおよびパワーのトレードオフに基づいて、混合しあるいは整合することができる。電圧スイング調整回路１０１１の実施形態によりもたらされる他の長所は、この回路が、信号の完全性に妥協をすることなく、電圧スイングを縮小することである。
ここに開示された実施形態に関連して記載された種々な例示的論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子的なハードウエア、コンピュータソフトウエア、あるいはその両方の組合せとしてインプリメントすることができることを、当業者ならば、さらに認識するであろう。このハードウエアとソフトウエアの互換性をより明かに示すために、種々な例示的コンポーネント、ブロック、構成、モジュール、回路、およびステップは、機能的な用語でもって一般的に前述されている。このような機能性がハードウエアとしてインプリメントされるのかソフトウエアとしてインプリメントされるのかは、システム全体に掛かる、特定のアプリケーションおよびデザインの束縛に依存する。当業者は、各特定アプリケーションに対して、記述された機能性を色々な方法でインプリメントすることができるが、その手段（インプリメンテーション）の決定は、本願開示の範囲から離脱するように解釈されてはならない。
ここに開示された実施形態に関連して記載された方法ステップあるいはアルゴリズムは、直接ハードウエアで実施するか、プロセサにより実行されるソフトウエアモジュールで実施するか、あるいはその２つの組合せで実施することができる。ソフトウエアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、その他当業界において知られているストレージ媒体の形態に、存在することができる。一例としてのストレージ媒体はプロセサに接続され、そのプロセサはそのストレージ媒体から情報を読んだり情報を書き込んだりできる。あるいは、ストレージ媒体はプロセサに集積化することもできる。そのプロセサおよびストレージ媒体は、ＡＳＩＣに存在することができる。このＡＳＩＣは、コンピュータデバイスあるいはユーザ端末に存在することができる。あるいは、プロセサおよびストレージ媒体は、コンピュータデバイスあるいはユーザ端末内の個別コンポーネントとして存在してもよい。
ここに開示された実施形態の上記記述は、開示された実施形態を当業者が作成しあるいは使用できるように、提供されている。これら実施形態に対する種々な変更は当業者にとっては容易で明かなことであり、本願開示の意図あるいは範囲から離れることなく、本願で定義された一般原則は他の実施形態に適用することができる。すなわち、本願開示は、ここに示される実施形態に限定することを意図するものではなく、本願請求項に記載された新規な特徴と原理に矛盾しない限り最大限の範囲に和合すべきものである。
以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。
［１］ 電圧スイングを制御する方法であって、以下を具備する：
容量性ノードを含むデジタル回路デバイスの入力においてクロック信号を受信し；そして、
前記容量性ノードの完全な放電を防止するために前記容量性ノードから電気的グランドまでの電気的放電経路が絞られるように、電圧レベル調整素子を選択的に付勢する。
［２］ ［１］の方法において、前記電圧レベル調整素子は、前記容量性ノードにおける論理ロー電圧レベルをグランド電圧レベルより大きな第１電圧レベルへ増加させ、これにより前記容量性ノードが前記グランド電圧レベルの代わりに前記第１電圧レベルへ放電するようにする。
［３］ ［２］の方法では、さらに、受信された信号に基づいて前記論理ロー電圧レベルを調整する。
［４］ ［２］の方法では、さらに、電圧レベルが増加的に調整されるように、前記電圧レベル調整素子に接続された電圧レベル制御回路へ制御信号を与える。
［５］ ［２］の方法では、さらに、
前記電圧レベル調整素子に接続された電圧レベル制御回路において第１の制御信号を受信し；そして
前記第１の制御信号に応答して、電圧レベルを、この電圧レベルより大きな第２の電圧レベルへ増加させる。
［６］ ［５］の方法では、さらに、
前記電圧レベル制御回路において少なくとも１つの第２の制御信号を受信し；そして、
前記電圧レベルを、前記第２の電圧レベルより大きな第３の電圧レベルへ増加させる。
［７］ ［２］の方法において、前記デジタル回路デバイスは第１の電圧供給源および電気的グランドを含み、前記電圧レベル調整素子は第２の電圧供給源を用意することなく前記電圧レベルを増加させる。
［８］ ［１］の方法において、前記容量性ノードは、前記入力に接続された論理回路に応答するキャパシタの端子を具備する。
［９］ ［１］の方法では、さらに、
第１の動作モードにおいて電圧レベル調整回路が付勢されるように、パワーモード制御イネーブル信号を前記電圧レベル調整回路の制御入力へ選択的に維持し；そして、
第２の動作モードにおいて前記電圧レベル調整回路がバイパスされるように、前記パワーモード制御イネーブル信号を選択的に非維持とする。
［１０］ ［１］の方法では、さらに、
前記容量性ノードにおける前記信号の論理ハイ部分を、前記クロック信号のハイ部分電圧レベルよりも小さい高電圧レベルまで減少させる。
［１１］ 回路デバイスであって、以下を具備する：
デジタル論理値を受ける入力と；
前記入力に応答する論理デバイスと；
前記論理デバイスに接続された容量性ノード；そして、
前記容量性ノードに接続され、前記容量性ノードでの電圧スイングが縮小するように、論理ロー電圧レベルを前記入力の論理ローレベルより上の電圧レベルへ増加させる電圧レベル調整素子。
［１２］ ［１１］の回路デバイスにおいて、前記デジタル論理値はクロック信号を備え、前記容量性ノードは、前記クロック信号の論理ロー部分の間に完全放電されない。
［１３］ ［１１］の回路デバイスはさらに、１以上の制御入力を受ける１以上の入力を含んだプログラマブル電圧レベル制御回路を備え、このプログラマブル電圧レベル制御回路が、前記１以上の制御入力に応答して前記電圧レベルが増加的に増えるよう前記電圧レベル調整素子を制御する。
［１４］ ［１１］の回路デバイスにおいて、前記電圧レベル調整素子は、前記容量性ノードと電気的グランドとの間に、並列接続された第１トランジスタおよび第２トランジスタを備え、前記第１トランジスタが、前記電圧レベル調整素子を選択的に付勢するパワーモード制御イネーブル入力に応答する第１制御端子を含む。
［１５］ ［１４］の回路デバイスにおいて、前記第２トランジスタは、前記容量性ノードにおける電圧レベルに基づいて前記第２トランジスタを介する放電経路を規制するために、前記容量性ノードに接続された第２制御端子を備える。
［１６］ ［１４］の回路デバイスにおいて、前記第２トランジスタは、プログラマブル電圧レベル制御回路に接続された第２制御端子を備える。
［１７］ ［１６］の回路デバイスにおいて、前記プログラマブル電圧レベル制御回路は、以下を具備する：
電圧源に接続された第１端子、前記入力に接続された第２端子、および、前記第２制御端子に接続された第３端子を含むｐチャネルトランジスタと；
前記第３端子に接続された第４端子；前記入力に接続された第５端子；および前記容量性ノードに接続された第６端子を含むｎチャネルトランジスタ。
［１８］ ［１７］の回路デバイスにおいて、前記プログラマブル電圧レベル制御回路は、１対以上のｎチャネルトランジスタをさらに具備し、ｎチャネルトランジスタの各対は以下を具備する：
前記第２制御端子に接続された第７端子、前記入力に接続された第８端子、および第９端子を含んだ、第１のｎチャネルトランジスタ；そして、
前記第９端子に接続された第１０端子、前記制御入力に接続された第１１端子、および前記容量性ノードに接続された第１２端子を含んだ、第２のｎチャネルトランジスタ。
［１９］ 回路デバイスであって、以下を具備する：
回路素子への入力と；
前記入力に応答し前記回路素子に接続される容量性ノード；そして、
前記容量性ノードに接続され、この容量性ノードに対して電気的グランドへの電気的放電経路を提供するように設けられた電圧レベル調整素子、ここで、前記入力における信号が論理ロー電圧レベルにあるときに前記容量性ノードの完全放電が防止されるように、前記電圧レベル調整素子は前記電気的放電経路を絞る。
［２０］ ［１９］の回路デバイスにおいて、前記回路素子は論理ゲートを備える。
［２１］ ［１９］の回路デバイスにおいて、前記入力はクロック信号に応答するデジタル信号である。
［２２］ ［１９］の回路デバイスはさらに、少なくとも１つの制御イネーブル入力信号を受ける少なくとも１つの制御入力を含む電圧レベル制御回路を備え、前記少なくとも１つの制御入力に基づいてグランド電圧レベルに対する前記容量性ノードの放電電圧レベルが増加的に増えるように、前記電圧レベル制御回路は前記電圧レベル調整素子に接続される。
［２３］ ［２２］の回路デバイスにおいて、前記電圧レベル制御回路は、前記電圧レベルをさらに調整するために１以上の第２制御入力を含む。
［２４］ ［１９］の回路デバイスはさらに、前記電圧レベル調整素子を選択的に付勢するために前記電圧レベル調整素子に接続されたパワーモードイネーブル入力を備える。
［２５］ 回路デバイスであって、以下を具備する：
容量性ノードを含むデジタル回路デバイスの入力においてクロック信号を受信する手段；そして、
前記容量性ノードの完全な放電を防止するために前記容量性ノードから電気的グランドまでの電気的放電経路が絞られるように、電圧レベル調整素子を選択的に付勢する手段。
［２６］ ［２５］の回路デバイスにおいて、グランド電圧レベルの代わりに非グランド電圧レベルへ前記容量性ノードが放電するように、前記電圧レベルは、前記容量性ノードにおける信号の電圧スイングを縮小させる。
［２７］ ［２６］の回路デバイスはさらに、以下を具備する：
前記電圧レベル調整素子に接続された電圧レベル制御回路において第１の制御信号を受信する手段；そして、
前記非グランド電圧レベルを、この非グランド電圧レベルより大きな第２電圧レベルへ増加させる手段。
［２８］ ［２５］の回路デバイスはさらに、以下を具備する：
第１の動作モードにおいて電圧レベル調整回路が付勢されるように、パワーモード制御イネーブル信号を前記電圧レベル調整回路の制御入力へ維持する手段；そして
第２の動作モードにおいて前記電圧レベル調整回路がバイパスされるように、前記パワーモード制御イネーブル信号を非維持とする手段。
［２９］ ［２５］の回路デバイスはさらに、受信された命令に基づいて前記信号の論理ロー部分の電圧レベルを調整する手段を具備する。
［３０］ ［２５］の回路デバイスはさらに、前記非グランド電圧レベルを増加的に調整するために前記電圧レベル調整素子に接続された電圧レベル制御回路へ制御信号を与える手段を具備する。

Claims (17)

  1. 電圧スイングを制御する方法であって、以下を具備する：
    容量性ノードを含むデジタル回路デバイスの入力においてクロック信号を受信し；
    前記容量性ノードの完全な放電を防止するために前記容量性ノードから電気的グランドまでの電気的放電経路が絞られるように、電圧レベル調整素子を選択的に付勢し；
    ここで、前記電圧レベル調整素子は、前記容量性ノードにおける論理ロー電圧レベルを前記電気的グランドの電圧レベルより大きな第１電圧レベルへ増加させ、これにより前記容量性ノードが前記電気的グランドの電圧レベルの代わりに前記第１電圧レベルへ放電するようにし；
    前記電圧レベル調整素子に接続された電圧レベル制御回路において第１の制御信号を受信し；
    前記第１の制御信号に応答して、前記論理ロー電圧レベルを、前記第１の電圧レベルより大きな第２の電圧レベルへ増加させ、
    前記電圧レベル制御回路において少なくとも１つの第２の制御信号を受信し；そして、
    前記論理ロー電圧レベルを、前記第２の電圧レベルより大きな第３の電圧レベルへ増加させる。
  2. 請求項１の方法において、前記デジタル回路デバイスは第１の電圧供給源および前記電気的グランドを含み、前記電圧レベル調整素子は第２の電圧供給源を用意することなく前記電圧レベルを増加させる。
  3. 請求項１の方法において、前記容量性ノードは、前記入力に接続された論理回路に応答するキャパシタの端子に接続される。
  4. 請求項１の方法では、さらに、
    前記容量性ノードで受信された信号の論理ハイ電圧レベルを、前記クロック信号の論理ハイ電圧レベルよりも小さい電圧レベルまで減少させる。
  5. 回路デバイスであって、以下を具備する：
    デジタル論理値を受ける入力と；
    前記入力に応答する論理デバイスと；
    前記論理デバイスに接続された容量性ノードと；
    前記容量性ノードに接続され、前記容量性ノードでの電圧スイングが縮小するように、論理ロー電圧レベルを前記入力の論理ローレベルより上の電圧レベルへ増加させる電圧レベル調整素子、
    ここで、前記電圧レベル調整素子は、前記容量性ノードと電気的グランドとの間に、並列接続された第１トランジスタおよび第２トランジスタを備え、前記第１トランジスタが、前記電圧レベル調整素子を選択的に付勢するパワーモード制御イネーブル入力に応答する第１制御端子を含み、
    前記第２トランジスタは、プログラマブル電圧レベル制御回路に接続された第２制御端子を備え、
    前記プログラマブル電圧レベル制御回路は、以下を具備する：
    電圧源に接続された第１端子、前記入力に接続された第２端子、および、前記第２制御端子に接続された第３端子を含むｐチャネルトランジスタと；
    前記第３端子に接続された第４端子、前記入力に接続された第５端子、および、前記容量性ノードに接続された第６端子を含むｎチャネルトランジスタ。
  6. 請求項５の回路デバイスにおいて、前記デジタル論理値はクロック信号により提供され、前記容量性ノードは、前記クロック信号の論理ロー部分の間に完全放電されない。
  7. 請求項５の回路デバイスにおいて、前記プログラマブル電圧レベル制御回路は１以上の制御入力を受ける１以上の入力を含み、このプログラマブル電圧レベル制御回路が、前記１以上の制御入力を受信することに応答して前記電圧レベルが増加的に増えるよう前記電圧レベル調整素子を制御する。
  8. 請求項５の回路デバイスにおいて、前記容量性ノードにおける電圧レベルに基づいて前記第２トランジスタを介する放電経路が規制される。
  9. 請求項５の回路デバイスにおいて、前記プログラマブル電圧レベル制御回路は、１対以上のｎチャネルトランジスタをさらに具備し、ｎチャネルトランジスタの各対は以下を具備する：
    前記第２制御端子に接続された第７端子、前記入力に接続された第８端子、および第９端子を含んだ、第１のｎチャネルトランジスタ；そして、
    前記第９端子に接続された第１０端子、前記制御入力に接続された第１１端子、および前記容量性ノードに接続された第１２端子を含んだ、第２のｎチャネルトランジスタ。
  10. 回路デバイスであって、以下を具備する：
    デジタル論理値を受ける入力と；
    前記入力に応答する論理デバイスと；
    前記論理デバイスに接続された容量性ノードと；
    前記容量性ノードに接続され、前記容量性ノードでの電圧スイングが縮小するように、前記容量性ノードの論理ロー電圧レベルを前記入力の論理ローレベルより上の電圧レベルへ増加させる電圧レベル調整素子、
    ここで、前記電圧レベル調整素子は、前記容量性ノードと電気的グランドとの間に、並列接続された第１トランジスタおよび第２トランジスタを備え、前記第１トランジスタが、前記電圧レベル調整素子を選択的に付勢するパワーモード制御イネーブル入力に応答する第１制御端子を含み、
    前記第２トランジスタは、前記容量性ノードにおける電圧レベルに基づいて前記第２トランジスタを介する放電経路を規制するために、前記容量性ノードに接続された第２制御端子を備える。
  11. 請求項１ないし請求項４のいずれか1項に記載された方法をプロセサに実行させる命令を備えた、コンピュータ読み取り可能な媒体。
  12. 回路デバイスであって、以下を具備する：
    デジタル論理値を受ける入力と；
    前記入力に応答する論理デバイスと；
    前記論理デバイスに接続された容量性ノードと；
    前記容量性ノードに接続され、この容量性ノードに対して電気的グランドへの電気的放電経路を提供するように設けられた電圧レベル調整素子、ここで、前記入力における信号が論理ロー電圧レベルにあるときに前記容量性ノードの完全放電が防止されるように、前記電圧レベル調整素子は前記電気的放電経路を絞る、
    ここで、前記電圧レベル調整素子は、前記容量性ノードと電気的グランドとの間に、並列接続された第１トランジスタおよび第２トランジスタを備え、前記第１トランジスタが、前記電圧レベル調整素子を選択的に付勢するようにパワーモード制御イネーブル入力に応答する第１制御端子を含み、
    前記第２トランジスタは、前記容量性ノードにおける電圧レベルに基づいて前記第２トランジスタを介する放電経路を規制するように、前記容量性ノードに接続された第２制御端子を備える。
  13. 請求項１２の回路デバイスにおいて、前記論理デバイスは論理ゲートを備える。
  14. 請求項１２の回路デバイスにおいて、前記入力はクロック信号に応答するデジタル信号である。
  15. 請求項１２の回路デバイスはさらに、少なくとも１つの制御イネーブル入力信号を受ける少なくとも１つの制御入力を含む電圧レベル制御回路を備え、前記少なくとも１つの制御入力に基づいてグランド電圧レベルに対する前記容量性ノードの放電電圧レベルが増加的に増えるように、前記電圧レベル制御回路は前記電圧レベル調整素子に接続される。
  16. 請求項１５の回路デバイスにおいて、前記電圧レベル制御回路は、前記放電電圧レベルをさらに調整するために１以上の第２制御入力を含む。
  17. 請求項１２の回路デバイスはさらに、前記電圧レベル調整素子を選択的に付勢するために前記電圧レベル調整素子に接続されたパワーモードイネーブル入力を備える。
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