CN101636905A

CN101636905A - 控制电压摆动的电路装置和方法

Info

Publication number: CN101636905A
Application number: CN200880008703A
Authority: CN
Inventors: 贝克·穆罕默德; 马丁·圣劳伦特; 保罗·巴西特
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2007-03-21
Filing date: 2008-03-21
Publication date: 2010-01-27
Anticipated expiration: 2028-03-21
Also published as: EP2137818A1; CN101636905B; KR101154109B1; CA2679364C; EP2137818B1; JP5678132B2; JP5345611B2; BRPI0809197A2; US7567096B2; WO2008116206A1; RU2406220C1; JP2013232209A; US20080231322A1; KR20090123004A; JP2010522522A; CA2679364A1; MX2009010097A

Abstract

在特定说明性实施例中，揭示控制电压摆动的电路装置和方法。所述方法包含在包含电容性节点的数字电路装置的输入处接收信号。所述方法还包含选择性地激活电压电平调整元件以调节从所述电容性节点到电接地的放电路径，以防止所述电容性节点的完全放电。在特定说明性实施例中，所述所接收到的信号可为时钟信号。

Description

控制电压摆动的电路装置和方法

根据35U.S.C.§119主张优先权

本专利申请案主张2007年3月21日申请的标题为“产生具有减小的电压摆动的信号的电路(Circuit Producing a Signal Having a Reduced Voltage Swing)”的第60/896,090号临时申请案的优先权，且所述临时申请案转让给本案受让人，并在此特意以引用的方式并入本文中。

技术领域

本发明大体上涉及控制电压摆动的电路装置和方法。

背景技术

技术的进步已产生了较小和较强大的个人计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如便携式无线电话、个人数字助理(PDA)和寻呼装置，其较小、重量轻，且容易被用户携带。更具体地说，例如蜂窝式电话和IP电话等便携式无线电话可经由无线网络传送语音和数据包。此外，许多此些无线电话包含并入其中的其它类型的装置。举例来说，无线电话还可包含数码相机、数码摄像机、数字记录器和音频文件播放器。而且，此些无线电话可处理可执行指令，包含例如网络浏览器应用程序等软件应用程序，其可用于接入因特网。由此，这些无线电话可包含相当大的计算能力。

一般来说，随着集成电路的处理能力增加，功率消耗也可能增加。对于移动电子器件，例如无线电话、PDA和其它便携式电子装置，功率消耗考虑因素增加了组件和设计成本，且可能影响速度和性能。

按照惯例，电路设计者已尝试通过减小电压摆动来部分地减少功率消耗，因为在特定电路装置内，切换电容可能消耗相当大的功率。然而，此些减少功率消耗的尝试可能影响电路速度、电路面积和布线路由复杂性中的至少一者。在一些例子中，已引入多个电源来减小电压摆动，从而增加了集成电路的成本和复杂性。因此，需要控制电压摆动的经改进的电路装置和方法。

发明内容

在特定说明性实施例中，揭示一种控制电压摆动的方法，其包含在包含电容性节点的数字电路装置的输入处接收时钟信号。所述方法进一步包含选择性地激活电压电平调整元件，以调节从所述电容性节点到电接地的放电路径，以防止所述电容性节点的完全放电。

在另一特定说明性实施例中，揭示一种电路装置，其包含用以接收数字逻辑值的输入、响应于所述输入的逻辑装置，以及耦合到所述逻辑装置的电容性节点。所述电路装置进一步包含电压电平调整元件，其耦合到所述电容性节点，且适合于使逻辑低电压电平增加到高于所述输入的逻辑低电平的电压电平。

在又一特定说明性实施例中，揭示一种电路装置，其包含到达电路元件的输入以及电容性节点，所述电容性节点耦合到所述电路元件，且响应于所述输入。所述电路装置进一步包含电压电平调整元件，其耦合到所述电容性节点，且适合于为所述电容性节点提供到达电接地的放电路径。所述电压电平调整元件调节所述放电路径，以在所述输入处的信号处于逻辑低电压电平时，防止所述电容性节点的完全放电。

在又一特定说明性实施例中，一种电路装置包含用于在包含电容性节点的数字电路装置的输入处接收时钟信号的装置。所述电路装置还包含用于选择性地激活电压电平调整元件以调节从所述电容性节点到电接地的放电路径以防止所述电容性节点的完全放电的装置。

提供电压摆动调整电路的实施例所提供的一个特定优点，因为可通过减小时钟信号或其它信号的电压摆动来在不影响速度的情况下减少总体功率消耗，从而减少由于切换的电容而引起的功率消耗。

电压摆动调整的实施例提供另一特定优点，因为电压摆动调整电路可用于抑制电路的放电路径以使某一电平下的电压放电停止。在特定实施例中，放电电平可以是可编程的。

提供又一特定优点，因为在不引入额外电源的情况下使用电压摆动调整电路可减少装置的有效功率消耗。在特定说明性实施例中，电压摆动调整电路可使装置所消耗的功率减少多达百分之三十三(33％)。

在审阅整个申请案后，将明白本发明的其它方面、优点和特征，整个申请案包含以下部分：附图说明、具体实施方式和权利要求书。

附图说明

图1是用以控制电压摆动的系统的特定说明性实施例的框图；

图2是用以控制电压摆动的系统的第二特定说明性实施例的电路图；

图3是用以控制电压摆动的系统的第三特定说明性实施例的框图；

图4是用以控制电压摆动的系统的第四特定说明性实施例的电路图；

图5A和图5B是使用图1到图4的系统来实施的时钟信号和具有减小的电压摆动的经调整时钟信号的图解表示；

图6是用以控制电压摆动的系统的第五特定说明性实施例的框图；

图7是用以控制电压摆动的系统的第六特定说明性实施例的框图；

图8A和图8B是使用图6和图7的系统来实施的时钟信号和具有减小的电压摆动的经调整时钟信号的图解表示；

图9是控制电压摆动的方法的特定说明性实施例的流程图；以及

图10是包含电路装置和控制电压摆动的方法(例如，图1到图4、图6、图7和图9中所示的电路装置和方法)的无线通信装置的框图。

具体实施方式

图1是用以控制电压摆动的系统100的特定说明性实施例的框图。系统100包含数字电路装置102，所述数字电路装置102包含输入104，所述输入104可响应于信号，例如时钟信号。数字电路装置102包含耦合到输入104且耦合到线108的逻辑电路装置106。数字电路装置102包含耦合到线108且耦合到电压电平调整电路112的电容性节点110。电压电平调整电路112耦合到线108、耦合到电容性节点110，且耦合到电接地114。

在特定说明性实施例中，可在输入104处接收时钟输入，且可经由逻辑电路装置106将所述时钟输入提供到线108。电压电平调整电路112适合于调节从电容性节点110经由线108且到电接地114的放电路径，以防止电容性节点110放电到零电压电平。在特定说明性实施例中，如本文中所使用的术语“调节”指代经由放电路径来控制、抑制或以其它方式调节电流流动。在特定说明性实施例中，调节方法可减小电容器或电容性节点的放电速率。在另一特定说明性实施例中，术语“调节”可指代更改低电压电平以防止电容性节点110放电到接地电压电平。在另一特定说明性实施例中，术语“调节”可指代将信号的电压电平箝位到小于电压源的电压电平且大于接地电压电平(即，非接地电压电平)的电压范围，通过使电容性节点110的放电限于非接地电压电平(即，大于零伏的电压电平)，电容性节点110使用较少的功率来再充电到逻辑高电压电平。另外，线108的电压电平可在减小的电压范围内变化。线108可耦合到另一电路，以向电路装置提供具有减小的电压摆动的时钟信号或另一信号。在较大电路内，减小的电压摆动可导致减少的总体功率消耗，这可延长电池的寿命，可允许将功率资源重新分配给其它过程，或其任一组合。

在特定说明性实施例中，可使用以下等式来估计给定网或芯片所消耗的耗散能量：

E_(dissp)＝C_(Total)·Vdd·V_(swing)(等式1)

耗散能量(E_(dissp))表示由给定网或芯片消耗的动态能量，总电容(C_(Total))表示当在逻辑零(0)与逻辑一(1)之间切换时充电或放电的电容，V_DD表示为电路供应电力的引脚电压，且V(swing)表示逻辑一(高)值与逻辑零(低)值之间的差。一般来说，给定网或芯片所耗散的能量(E_(dissp))与电压摆动(V_(swing))成比例。因此，通过在时钟信号处于逻辑低电平时，利用电压电平调整电路112抑制电容性节点110的放电，来减小数字电路装置102的电压摆动。因此，还减少了数字电路装置102所耗散的能量。

图2是用以控制电压摆动的系统200的第二特定说明性实施例的电路图。系统200包含逻辑电路元件，例如逻辑“与非”门202，其具有响应于信号源(例如时钟)以接收输入信号的第一输入204。逻辑“与非”门202还包含耦合到电接地206的第二输入。“与非”门202还具有输出207。所述系统还包含经布置以形成反相器电路的p沟道晶体管208和n沟道晶体管210。p沟道晶体管208包含：耦合到电源端子(V_DD)的第一端子、耦合到输出207的控制端子，以及耦合到电容性节点220的第二端子。n沟道晶体管210包含：耦合到电容性节点220的第一端子、耦合到输出207的控制端子，以及耦合到节点211的第二端子。电压电平调整电路212耦合在节点211与电接地206之间。

电压电平调整电路212包含并联布置的一对n沟道晶体管216和218。n沟道晶体管216包含：耦合到节点211的第一端子、耦合到功率模式控制旁路输入214的控制端子，以及耦合到电接地206的第二节点。n沟道晶体管218包含：耦合到节点211的第一端子、耦合到电容性节点220的控制端子，以及耦合到电接地206的第三端子。系统200可包含耦合在电容性节点220与电接地206之间的电容器222。在替代实施例中，电容器222可表示导线线迹的线电容以及与各种电路装置(例如，晶体管224)相关联的切换电容。晶体管224可包含：耦合到电路元件226的第一端子、耦合到电容性节点220的控制端子，以及耦合到电接地206的第三端子。在特定说明性实施例中，电路元件226可为适合于接收数据输入并提供输出的接收器。

在特定说明性实施例中，在输入204处接收时钟输入信号。时钟输入信号由“与非”门202反相，且在输出207处作为经反相的时钟信号而被提供。当输入204处的时钟输入信号处于逻辑低电平时，输出207处的值处于逻辑高电平。p沟道晶体管208被关断，且n沟道晶体管210被激活以下拉节点220处的电压电平。当输入204处的时钟输入信号处于逻辑高电平时，输出207处的值处于逻辑低电平。n沟道晶体管210被关断，且p沟道晶体管208为活动。在此例子中，p沟道晶体管208将节点220处的电压电平上拉到逻辑高电平。

在特定说明性实施例中，当输入204处的时钟输入信号处于逻辑高电平时，节点220处的电压电平也处于逻辑高电平，且电容器222被充电。当输入204处的时钟输入信号转变到逻辑低电平时，节点220处的电压电平也转变。电容器222经由放电路径228放电，放电路径228包含n沟道晶体管210、电压电平调整电路212和电接地206。在特定说明性实施例中，可将功率模式控制信号施加到功率模式控制启用输入214以激活晶体管216，从而为电流流动提供从节点211到电接地206的旁路路径。当不施加功率模式控制信号以激活晶体管216时，可基于节点220处的电压电平来激活和控制晶体管218。当节点220处的电压电平从逻辑高电压电平切换到逻辑低电压电平时，n沟道晶体管210接通(因为节点207处的电压电平处于逻辑高电压电平)，且电容器222经由放电路径228放电。

在特定说明性实施例中，来自电容器222的放电电压起初激活晶体管218以将节点211耦合到电接地206。随着电容器222放电，节点220的电压电平降低，且因为晶体管218的控制端子处的电压电平减小，所以经过晶体管218的电流流动减少，直到晶体管218的控制端子处的电压电平大致等于晶体管218的阈值电压为止。此时，晶体管218关断，且节点220处的电压电平被保持在大于电接地206的电压电平的电压电平。以此方式，防止电容器222完全放电到接地电压电平。因此，可通过使逻辑低或放电电压电平增加，来减小电容性节点220的电压摆动。

在特定说明性实施例中，在输入204处接收时钟信号，并将其提供到电容性节点220。电压电平调整电路212抑制电容性节点220的放电路径，以提供来自电容器222的减少的电容性放电，从而在节点220处提供第二时钟信号(CLK 2)。节点220处的第二时钟信号(CLK 2)是输入204处的时钟信号的经减小版本。在特定说明性实施例中，术语“减小的时钟信号”指代电压摆动小于输入204处的时钟信号的电压摆动的第二时钟信号。可将节点220处的第二或减小的时钟信号(CLK 2)提供到电路元件226。通过向电路元件226提供经减小版本或第二时钟信号(CLK 2)，可减少电路元件226的功率消耗。

在特定说明性实施例中，举例来说，时钟输入信号的摆动的范围可从第一电压电平(V_DD)到接地电压电平。相比之下，减小的时钟信号(CLK 2)的范围可从第一电压电平(V_DD)到大于接地电压电平的第二电压电平。在特定的实施例中，第二电压电平可大致为高于接地电压电平的阈值电压电平(V_T)，其中阈值电压电平由晶体管218的装置特性决定。

图3是用以控制电压摆动的系统300的第三特定说明性实施例的框图。系统300包含数字电路装置302，数字电路装置302包含输入304，输入304可响应于信号，例如时钟信号。数字电路装置302包含耦合到输入304且耦合到线314的逻辑电路装置312。数字电路装置302包含耦合到线314且耦合到电压电平调整电路320的电容性节点316。电压电平调整电路320耦合到线314、耦合到电容性节点316，且耦合到电接地322。数字电路装置302还包含可编程电压电平控制电路318，以及一个或一个以上控制输入306以接收一个或一个以上控制输入信号。可编程电压电平控制电路318耦合到电压电平调整电路320。

在特定说明性实施例中，可在输入304处接收时钟输入，且可经由逻辑电路装置312将所述时钟输入提供到线314。电压电平调整电路320适合于调节从电容性节点316经由线314且到电接地322的放电路径，以防止当时钟信号处于逻辑低电压电平时，电容性节点316放电到零电压电平。在特定说明性实施例中，可将一个或一个以上控制输入信号施加到一个或一个以上控制输入306以控制可编程电压电平控制电路318，以调整电压电平调整电路320的电压电平。可编程电压电平调整控制电路318可适合于调节(即，抑制、限制或以其它方式控制)经由从电容性节点316到电接地322的放电路径的电流流动。在特定说明性实施例中，可经由一个或一个以上控制输入306接收第一控制信号，以控制可编程电压电平控制电路318，以通过控制电压电平调整电路320来使电容性放电路径的基线电压电平增加到第一电压电平，使得电容性节点316放电到第一电压电平，而不是放电到接地电压电平。在另一特定说明性实施例中，可经由一个或一个以上控制输入306接收第二控制信号，以控制可编程电压电平控制电路318，以调整电压电平调整电路320以便使电容性放电路径的基线电压电平增加到第二电压电平，使得电容性节点316放电到第二电压电平，而不是放电到接地电压电平。在另一特定说明性实施例中，可编程电压电平控制电路318可聚集经由一个或一个以上控制输入306接收到的一个或一个以上控制信号。可编程电压电平控制电路318可控制电压电平调整电路320以抑制放电路径，以允许电容性节点316放电到所要的电压电平。

在特定说明性实施例中，通过使电容性节点316的放电限于非接地电压电平(即，大于零伏的电压电平)，电容性节点316保留其电荷的一部分，且因此使用较少的功率来再充电到逻辑高电压电平。在较大的电路内，减小的电压摆动可产生减少的总体功率消耗，其可延长电池的寿命，可允许将功率资源重新分配给其它过程，或其任一组合。

图4是用以控制电压摆动的系统400的第四特定说明性实施例的电路图。系统400包含逻辑电路元件，例如逻辑“与非”门402，其包含用以接收输入信号(例如时钟信号)的第一输入404。逻辑电路元件402还包含耦合到电接地406的第二输入。由于第二输入被保持在逻辑低电压电平(即，接地电压电平)，所以逻辑“与非”门402在节点407处的输出表示第一输入402处的输入信号的经反相版本。

系统400还包含经布置以形成反相器电路的p沟道晶体管408和n沟道晶体管410。p沟道晶体管408包含：耦合到电压供应(V_DD)的第一端子、耦合到节点407的控制端子，以及耦合到电容性节点420的第二端子。n沟道晶体管410包含：耦合到电容性节点420的第一端子、耦合到节点407的控制端子，以及耦合到节点411的第二端子。系统400进一步包含电压电平调整电路412，其耦合在节点411与电接地406之间。在特定说明性实施例中，电压电平调整电路412可为图3中所说明的电压电平调整电路320的实施例。电压电平调整电路412包含并联布置在节点411与电接地406之间的晶体管416和晶体管418。晶体管416包含：耦合到节点411的第一端子、耦合到功率模式旁路输入414的控制端子，以及耦合到电接地406的第二端子。当将功率模式旁路信号施加到功率模式旁路输入414时，电压电平调整电路412提供从节点411到电接地406的放电路径。晶体管418包含：耦合到节点411的第一端子、耦合到节点450的响应于可编程电压电平控制电路430的控制端子，以及耦合到电接地406的第二端子。在特定说明性实施例中，可编程电压电平控制电路430可为图3中所说明的可编程电压电平控制电路318的实施例。

可编程电压电平控制电路430包含多个晶体管对。可编程电压电平控制电路430包含p沟道晶体管438和n沟道晶体管440、442、444、446和448。p沟道晶体管438和n沟道晶体管440代表晶体管对。另外，n沟道晶体管440和442以及n沟道晶体管446和448代表晶体管对。p沟道晶体管438包含：耦合到电源(V_DD)的第一端子、通过线432耦合到节点407的控制端子，以及耦合到节点450的第二端子。n沟道晶体管440包含：耦合到节点450的第一端子、经由线432耦合到节点407的控制端子，以及耦合到电容性节点420的第二端子。n沟道晶体管442包含：耦合到节点450的第三端子、经由线432耦合到节点407的控制端子，以及第五端子。n沟道晶体管444包含：耦合到第五端子的第六端子、耦合到第一控制启用输入434以接收控制启用(0)信号的控制端子，以及耦合到电容性节点420的第七端子。n沟道晶体管446包含：耦合到节点450的第八端子、经由线432耦合到节点407的控制端子，以及第九端子。n沟道晶体管448包含：耦合到第九端子的第十端子、耦合到第二控制启用输入436以接收第二控制启用(1)信号的控制端子，以及耦合到电容性节点420的第十一端子。应理解，可编程电压电平控制电路430可包含额外的晶体管(例如晶体管442、444、446和444)以及额外的控制输入(例如控制输入434和436)，以提供额外的控制和额外的电压电平。

系统400进一步包含电容器422，其耦合在电容性节点420与电接地406之间。在特定说明性实施例中，代替作为离散电路组件，电容器422可表示电路装置的线电容和门电容。系统400还包含晶体管424，晶体管424包含：耦合到电路元件426的第一端子、耦合到电容性节点420的控制端子，以及耦合到电接地406的第二端子。电路元件426可为适合于接收时钟信号的电路，例如接收器、发射器、另一电路，或其任一组合。

在特定说明性实施例中，可编程电压电平控制电路430可经由控制启用输入434接收控制启用信号，其激活晶体管444以将晶体管442耦合在节点450与电容性节点420之间。如果节点407处的电压电平从低切换到高，那么电容性节点420的电压电平从高切换到低。电容器422经由放电路径428放电。节点407处的电压电平在其达到逻辑高电压电平时，接通晶体管440、442和446。晶体管448未被启用，因此，晶体管446不传递电流。晶体管444由控制启用输入434处的控制启用信号接通，且晶体管442传递电流经由晶体管444到达电容性节点420。晶体管440、442和444协作以下拉节点450的电压电平，从而关断晶体管418以防止电容器422经由放电路径428完全放电。在特定说明性实施例中，晶体管440、442、444、446和448耦合到电容性节点420以提供电流反馈回路，其操作以调节经过晶体管418的电流流动，以防止电容器420的完全放电。

在特定说明性实施例中，节点450与输入404隔离。当施加到输入404的输入信号是时钟信号时，节点450保持在一电压电平，例如电压源(V_DD)的电压电平，直到节点420处的时钟信号(CLK 2)的电平降到比电压源(V_DD)的电压电平低至少一个电压阈值的电压电平。当达到此电压电平时，可编程电压电平控制电路430启用电容性节点420处的急剧下拉转变。

图5A和图5B是使用图1到图4的系统来实施的时钟信号和具有减小的电压摆动的经调整时钟信号的图解表示。图5A是说明时钟信号502(展示为虚线)的图解表示500，所述时钟信号502具有在逻辑低电压电平(V_SS)与逻辑高电压电平(V_DD)之间的电压摆动。图解表示500还包含摆动减小的时钟信号(即，第二时钟，CLK 2)504。时钟信号502可为(例如)分别在图1到图4中所说明的输入104、204、304或404中的一者处接收到的信号。摆动减小的时钟信号504表示图1中的线108处、图2中的节点220处、图3中的线314处，或图4中的节点420处的对应信号。摆动减小的时钟信号504具有对应于时钟信号502的低部分508的低部分506，但低部分506和低部分508的电压电平具有电压微分(ΔV_SS)，其(例如)表示逻辑低电压电平与第一电压电平之间的差。

图5B是说明时钟信号502(展示为虚线)的图解表示520，时钟信号502具有在逻辑低电压电平(V_SS)与逻辑高电压电平(V_DD)之间的电压摆动。时钟信号502可为(例如)分别在图1到图4中所说明的输入104、204、304或404中的一者处接收到的信号。图解表示520还包含第一摆动减小的时钟信号504、第二减小时钟信号524、第三减小时钟信号526，以及第四减小时钟信号528。第一、第二、第三和第四摆动减小的时钟信号504、524、526和528可表示各种电压电平或等级(在522处泛指)，其(例如)可通过将控制信号施加到图4中所说明的可编程电压控制电路430的控制输入434和436来选择。第一、第二、第三和第四摆动减小的时钟信号504、524、526和528表示在图1中的线108处、图2中的节点220处、图3中的线314处，或图4中的节点420处出现的对应信号。举例来说，可通过分别使用图3中所说明的可编程电压电平控制电路318或图4中的可编程电压电平控制电路430来控制图3和图4中分别说明的电压电平调整电路320和412而产生第一、第二、第三和第四减小时钟信号504、524、526和528。在特定说明性实施例中，当经由图4中所说明的控制启用输入434和436在可编程电压电平控制电路430处接收到两个控制启用输入时，第三减小时钟信号526说明图4中的节点420处的第二时钟(CLK 2)。

图6是用以控制电压摆动的系统600的第五特定说明性实施例的框图。系统600包含逻辑电路元件，例如逻辑“与非”门602，其包含用以接收输入信号(例如时钟信号)的第一输入604。逻辑电路元件602还包含耦合到电接地606的第二输入。由于第二输入被保持在逻辑低电压电平(即，接地电压电平)，所以逻辑“与非”门602在节点607处的输出表示第一输入604处的输入信号的经反相版本。

系统600包含经布置以形成反相器电路的p沟道晶体管608和n沟道晶体管610。p沟道晶体管608包含：耦合到节点611的第一端子、耦合到节点607的控制端子，以及耦合到电容性节点620的第二端子。n沟道晶体管610包含：耦合到电容性节点620的第一端子、耦合到节点607的控制端子，以及耦合到电接地606的第二端子。系统600还包含电压电平调整电路612，电压电平调整电路612具有并联布置在电压源(V_DD)与节点611之间的晶体管616和晶体管618。晶体管616包含：耦合到电压源(V_DD)的第一端子、耦合到功率模式旁路启用输入614的控制端子，以及耦合到节点611的第二端子。当在功率模式旁路启用输入614处接收到功率模式旁路启用信号时，晶体管616将节点611耦合到电压源(V_DD)。晶体管618包含：耦合到电压源(V_DD)的第一端子、耦合到节点636的控制端子，以及耦合到节点611的第二端子。

系统600还包含晶体管634，其具有耦合到节点636的第一端子、耦合到节点607的控制端子，以及耦合到电容性节点620的第二端子。系统600进一步包含晶体管632，其包含：耦合到节点636的第一端子、耦合到节点607的控制端子，以及耦合到电接地606的第二端子。另外，系统600包含耦合在电容性节点620与电接地606之间的电容器622。系统600还包含晶体管624，其包含：耦合到电路元件626的第一端子、耦合到电容性节点的控制端子，以及耦合到电接地606的第二端子。电路元件626可包含数据输入628和输出630。在特定说明性实施例中，电路元件626可为接收器、发射器、处理器、另一电路元件，或其任一组合。

在特定说明性实施例中，当输入604处的时钟信号从逻辑低电压电平转变到逻辑高电压电平时，节点607处的电压电平从逻辑高电压电平转变为逻辑低电压电平，从而激活晶体管608和634，并关断晶体管632。电容性节点620可经由线638所说明的充电路径电耦合到电压供应(V_DD)。电容性节点620的电压电平充电到比电压源(V_DD)的电平小的第一电压电平，因为晶体管632响应于电容性节点620处的上升电压而传递较少的电流。因此，节点636处的电压增加，从而限制或调节经过晶体管618到达电容性节点620的电流流动。当输入604处的时钟信号从高切换到低时，节点607处的电压电平从低转变到高，从而关断晶体管608和634，并激活晶体管632以下拉节点636处的电压电平。由于晶体管608被关断，所以电流不流动到电容性节点620。

在特定说明性实施例中，可利用电压电平调整电路612来使电容性节点620处的信号的逻辑高部分减小到比电压源(V_DD)的电压电平小的第一电压电平。因此，对于输入604处的时钟信号，电容性节点620处的第二时钟信号(CLK 2)可在逻辑低电压电平(即，接地电压电平)与第一电压电平之间摆动。可将电压摆动减小的时钟信号(即，CLK 2)作为时钟信号提供到其它电路装置，例如电路元件626。通过减小时钟信号的摆动，可减少电路的总体功率消耗。

图7是用以控制电压摆动的系统700的第六特定说明性实施例的框图。系统700包含电路元件，例如逻辑“与非”门702，其包含用以接收信号(例如时钟信号)的第一输入704。逻辑“与非”门702还包含耦合到电接地706的第二输入。由于到达逻辑“与非”门702的第二输入被保持在电压低电平，所以逻辑“与非”门702在电容性节点707处的输出表示第一输入704处的输入信号的经反相版本。

系统700包含经布置以形成反相器电路的p沟道晶体管708和n沟道晶体管710。p沟道晶体管708包含：耦合到节点713的第一端子、耦合到电容性节点707的控制端子，以及耦合到电容性节点712的第二端子。n沟道晶体管710包含：耦合到电容性节点712的第一端子、耦合到电容性节点707的控制端子，以及耦合到节点711的第二端子。系统700包含耦合在节点713与电压源(V_DD)之间的逻辑高电压电平调整电路722，且包含耦合在节点711与电接地706之间的逻辑低电压电平调整电路734。系统700包含耦合在电容性节点712与电接地706之间的电容器714。系统700还包含晶体管716，其具有耦合到电路元件718的第一端子、耦合到电容性节点712的控制端子，以及耦合到电接地706的第二端子。在特定说明性实施例中，电路元件718可为接收器电路、发射器电路、经由电容性节点712接收电压摆动减小的信号的另一电路元件，或其任一组合。电路元件718可包含数据输入719和输出720。

逻辑高电压电平调整电路722包含并联耦合在电压源(V_DD)与节点713之间的第一晶体管726和第二晶体管728。第一晶体管726包含：耦合到电压源(V_DD)的第一端子、耦合到逻辑高功率模式控制旁路端子724以接收逻辑高功率模式控制旁路信号的控制端子，所述逻辑高功率模式控制旁路信号使系统700能够绕过逻辑高电压电平调整电路722。晶体管728包含：耦合到电压供应(V_DD)的第一端子、耦合到逻辑高电平控制电路730的控制端子，以及耦合到节点713的第三端子。逻辑高电平控制电路730可耦合到电容性节点712，且可包含一个或一个以上控制输入732以接收一个或一个以上控制输入信号，以调整系统700的逻辑高电压电平。在特定说明性实施例中，逻辑高电平控制电路730适合于基于逻辑高控制输入信号使逻辑高电压电平减小到第一逻辑高电压电平。

逻辑低电压电平调整电路734包含并联布置在节点711与电接地706之间的第一晶体管738和第二晶体管740。第一晶体管738包含：耦合到节点711的第一端子、耦合到旁路输入736以接收逻辑低功率模式控制旁路信号的控制端子，以及耦合到电接地的第二端子。第二晶体管740包含：耦合到节点711的第一端子、耦合到逻辑低电平控制电路742的控制端子，以及耦合到电接地706的第二端子。当将逻辑低功率模式控制旁路信号施加到旁路输入736时，逻辑低电压电平调整电路734被绕过以将节点711电耦合到电接地706。逻辑低电平控制电路742耦合到电容性节点712，且包含一个或一个以上控制输入744以接收一个或一个以上逻辑低控制信号，其控制逻辑低电平控制电路742以调整逻辑低电压电平调整电路734的逻辑低电压电平。

在特定说明性实施例中，逻辑高电压电平调整电路722和逻辑低电压电平调整电路734协作以将节点712处的信号的电压摆动箝位在小于电源电压(V_DD)的高电压电平与大于接地电压(即，电接地706)的低电压电平之间。另外，可使用晶体管来实施逻辑高电平控制电路730和逻辑低电平控制电路742。逻辑高电平控制电路730和逻辑低电平控制电路742可由经由逻辑高控制输入732和逻辑低控制输入744的一个或一个以上控制输入信号控制，以减小高电压电平并增加低电压电平，以调谐节点712处的电压摆动。

图8A和图8B是使用图6和图7的系统所实施的时钟信号和具有减小的电压摆动的经调整时钟信号的图解表示。图8A是说明时钟信号802的图解表示800，时钟信号802具有从低电压电平(V_SS)到高电压电平(V_DD)的电压摆动。在此例子中，逻辑高电压电平调整电路(例如，图6中所说明的电压电平调整电路612)可使时钟信号802的逻辑高部分减小到经减小的时钟信号804(即，第二时钟信号，CLK 2)。时钟信号802的逻辑高部分与减小的时钟信号804的逻辑高部分之间的差为微分电压(ΔV_DD)。通过使用减小的时钟信号804向各种电路组件提供时钟信号，来减小电路装置的总体功率消耗。

图8B是说明时钟信号802的图解表示820，时钟信号802具有从低电压电平(V_SS)到高电压电平(V_DD)的电压摆动。在此例子中，逻辑高电压电平调整电路和逻辑低电压电平调整电路(例如，图7中所说明的电压电平调整电路722和734)可协作以产生具有减小的电压摆动的第二时钟信号，例如减小的时钟信号824。在此例子中，减小的时钟信号824在输入时钟信号802的逻辑低部分和逻辑高部分两者处与输入时钟信号802不同。微分逻辑高电压(V_DD)和微分逻辑低电压(V_SS)表示时钟电压摆动的减小，其可导致电路的功率消耗减少。

图9是控制电压摆动的方法的特定说明性实施例的流程图。在902处，在到达包含电容性节点的数字电路装置的输入处接收时钟信号。前进到904，选择性地激活电压电平调整电路，以使施加到电容性节点的时钟信号的逻辑低部分增加到大于接地电压电平的电压电平。移动到906，在耦合到电压电平调整电路的电压电平控制电路处接收第一控制信号。继续进行到908，使时钟信号的逻辑低部分的电压电平增加到大于所述电压电平的第二电压电平。所述方法在910处终止。

一般来说，电压电平调整电路可以是可调整的。在特定说明性实施例中，电压电平调整电路可耦合到可编程电压电平控制电路，其可接收一个或一个以上控制信号以调节经过电压电平调整电路的电流流动。通过调节电流流动，电压电平调整电路防止电容性节点放电到接地电压，防止电容性节点充电到电压源(V_DD)的电压电平，或防止以上两种情况。因此，箝位电容性节点处的信号的电压摆动以减少所述电压摆动，且进而减少功率消耗。另外，由于电容器无需再充电到电压源(V_DD)的电平，也无需放电到接地电压电平(V_SS)，所以电容器可更快地切换。

一般来说，虽然结合离散电容器电路组件展示了图1到图4、图6和图7中所说明的电容性节点，但应理解，电容器可表示与其它电路组件相关联的线电容和门电容。

图10是包含用以控制电压摆动的电路装置1011的无线通信装置1000的框图，所述电路装置可为图1到图4、图6和图7中所说明的电路装置中的一者，或其可实施相对于图9而说明和描述的方法。便携式通信装置1000包含芯片上系统1022，所述芯片上系统1022包含处理器，例如数字信号处理器1010。数字信号处理器1010包含具有电压摆动调整电路1011的至少一个装置，如相对于图1到图4、图6、图7和图9所描述。在特定说明性实施例中，电压摆动调整电路1011可产生将用于高速处理器(例如，数字信号处理器1010)和芯片上系统装置(例如，芯片上系统1022)中的电压摆动减小的信号。电压摆动减小的信号可通过信号总线和时钟总线上的减小的电压摆动来减少有效功率消耗。在特定说明性实施例中，电压摆动调整电路1011可在不影响处理速度的情况下，在不引入单独电源的情况下，且在具有较小的电路面积影响的情况下提供电压摆动减小的信号。在特定说明性实施例中，电压摆动调整电路1011可以是可编程的，以选择性地调整电压摆动的范围。

图10还展示耦合到数字信号处理器1010并耦合到显示器1028的显示控制器1026。另外，输入装置1030耦合到数字信号处理器1010。另外，存储器1032耦合到数字信号处理器1010。编码器/解码器(CODEC)1034也可耦合到数字信号处理器1010。扬声器1036和麦克风1038可耦合到CODEC 1034。

图10还指示无线控制器1040可耦合到数字信号处理器1010并耦合到无线天线1042。在特定实施例中，电源1044耦合到芯片上系统1022。另外，在特定实施例中，如图10中所说明，显示器1028、输入装置1030、扬声器1036、麦克风1038、无线天线1042以及电源1044在芯片上系统1022的外部。然而，每一者均耦合到芯片上系统1022的组件。

在特定说明性实施例中，电压摆动调整电路1011可用于增强便携式通信装置1000的总体性能。明确地说，电压摆动调整电路1011可减少装置1000的总体时钟功率消耗，从而延长电池寿命，总体上改进功率效率且增强装置1000的性能。

应理解，虽然仅在数字信号处理器1010内展示了电压摆动调整电路1011，但可在其它组件中提供电压摆动调整电路1011，所述其它组件包含显示控制器1026、无线控制器1040、CODEC 1034，或者接收或使用时钟信号的任何其它组件，例如逻辑锁存器电路、逻辑触发器电路、其它定时电路，或其任一组合。

一般来说，电压摆动调整电路1011的实施例所提供的优于现有技术的显著优点是电压摆动减小技术。在特定说明性实施例中，电压摆动调整电路1011可在不会不利地影响时序的情况下提供电路装置的多达33％的净功率节省。替代的是，因为电压摆动减小，所以电路的时序可增强(即，加快)。另外，可在不引入额外偏压或额外电源的情况下减小电压摆动。本文中所揭示的实施例包含旁路逻辑，以允许所述装置在特定例子中忽视功率节省。另外，本文中所说明和描述的实施方案可针对较高电压而缩放且可基于稳健性、时序和功率折衷而混合和匹配，以减小逻辑高电压电平、增加逻辑低电压电平或上述两种情况均有。电压摆动调整电路1011的实施例所提供的另一优点在于，电路在不损害信号完整性的情况下减小电压摆动。

所属领域的技术人员将进一步了解，可将结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路和算法步骤实施为电子硬件、计算机软件或两者的组合。为清楚地说明硬件与软件的这种可互换性，上文已根据各种说明性组件、块、配置、模块、电路和步骤的功能性大体上描述了各种说明性组件、块、配置、模块、电路和步骤。将此功能性实施为硬件还是软件取决于特定应用和强加于整个系统的设计约束。对于每一特定应用，所属领域的技术人员可以变化的方式来实施所描述的功能性，但不应将此些实施决策解释为导致脱离本发明的范围。

结合本文所揭示的实施例而描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件中，或在两者的组合中体现。软件模块可驻存在RAM存储器、快闪存储器、ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD-ROM，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息或将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻存在ASIC中。ASIC可驻存在计算装置或用户终端中。在替代方案中，处理器和存储媒体可作为离散组件驻存在计算装置或用户终端中。

提供所揭示实施例的先前描述以使所属领域的技术人员能够制作或使用所揭示的实施例。所属领域的技术人员将容易明白对这些实施例的各种修改，且在不脱离本发明的精神或范围的情况下，本文中所界定的一般原理可应用于其它实施例。因此，本发明无意限于本文中所展示的实施例，而是被赋予与如由所附权利要求书界定的原理和新颖特征一致的可能的最广范围。

Claims

1.一种控制电压摆动的方法，所述方法包括：

在包含电容性节点的数字电路装置的输入处接收时钟信号；以及

选择性地激活电压电平调整元件以抑制从所述电容性节点到电接地的放电路径，以防止所述电容性节点的完全放电。

2.根据权利要求1所述的方法，其中所述电压电平调整元件使所述电容性节点处的逻辑低电压电平增加到大于接地电压电平的第一电压电平，使得所述电容性节点放电到所述第一电压电平而不是放电到所述接地电压电平。

3.根据权利要求2所述的方法，其进一步包括基于接收到的信号来调整所述逻辑低电压电平。

4.根据权利要求2所述的方法，其进一步包括将控制信号施加到耦合到所述电压电平调整元件的电压电平控制电路，以便以递增方式调整所述电压电平。

5.根据权利要求2所述的方法，其进一步包括：

在耦合到所述电压电平调整元件的电压电平控制电路处接收第一控制信号；以及响应于所述第一控制信号，使所述电压电平增加到大于所述电压电平的第二电压电平。

6.根据权利要求5所述的方法，其进一步包括：

在所述电压电平控制电路处接收至少一个第二控制信号；以及

使所述电压电平增加到大于所述第二电压电平的第三电压电平。

7.根据权利要求2所述的方法，其中所述数字电路装置包含第一电压供应和电接地，且其中所述电压电平调整元件在不提供第二电压供应的情况下使所述电压电平增加。

8.根据权利要求1所述的方法，其中所述电容性节点包括电容器的响应于耦合到所述输入的逻辑电路的端子。

9.根据权利要求1所述的方法，其进一步包括：

在第一操作模式下，将功率模式控制启用信号选择性地维持到所述电压电平调整电路的控制输入，以激活所述电压电平调整电路；以及

在第二操作模式下，选择性地解除对所述功率模式控制启用信号的维持，以绕过所述电压电平调整电路。

10.根据权利要求1所述的方法，其进一步包括使所述电容性节点处的所述信号的逻辑高部分降低到小于所述时钟信号的高部分的电压电平的高电压电平。

11.一种电路装置，其包括：

输入，其用以接收数字逻辑值；

逻辑装置，其响应于所述输入；

电容性节点，其耦合到所述逻辑装置；以及

电压电平调整元件，其耦合到所述电容性节点以使逻辑低电压电平增加到高于所述输入的逻辑低电平的电压电平，以减小与所述电容性节点相关联的电压摆动。

12.根据权利要求11所述的电路装置，其中所述数字逻辑值包括时钟信号，且其中所述电容性节点在所述时钟信号的逻辑低部分期间不完全放电。

13.根据权利要求11所述的电路装置，其进一步包括可编程电压电平控制电路，所述可编程电压电平控制电路包含用以接收一个或一个以上控制输入的一个或一个以上输入，所述可编程电压电平控制电路用以响应于接收到所述一个或一个以上控制输入而控制所述电压电平调整元件使所述电压电平以递增方式增加。

14.根据权利要求11所述的电路装置，其中所述电压电平调整元件包括并联耦合在所述电容性节点与电接地之间的第一晶体管和第二晶体管，所述第一晶体管包含第一控制端子，其响应于功率模式控制启用输入而选择性地激活所述电压电平调整元件。

15.根据权利要求14所述的电路装置，其中所述第二晶体管包括第二控制端子，其耦合到所述电容性节点以基于所述电容性节点处的电压电平来调节经过所述第二晶体管的放电路径。

16.根据权利要求14所述的电路装置，其中所述第二晶体管包括第二控制端子，其耦合到可编程电压电平控制电路。

17.根据权利要求16所述的电路装置，其中所述可编程电压电平控制电路包括：

p沟道晶体管，其包含：耦合到电压源的第一端子、耦合到所述输入的第二端子，以及耦合到所述第二控制端子的第三端子；

n沟道晶体管，其包含：耦合到所述第三端子的第四端子；耦合到所述输入的第五端子；以及耦合到所述电容性节点的第六端子。

18.根据权利要求17所述的电路装置，其中所述可编程电压电平控制电路进一步包括一对或一对以上n沟道晶体管，每一对n沟道晶体管包括：

第一n沟道晶体管，其包含：耦合到所述第二控制端子的第七端子、耦合到所述输入的第八端子，以及第九端子；以及

第二n沟道晶体管，其包含：耦合到所述第九端子的第十端子、耦合到控制输入的第十一端子，以及耦合到所述电容性节点的第十二端子。

19.一种电路装置，其包括：

到达电路元件的输入；

电容性节点，其耦合到所述电路元件且响应于所述输入；以及

电压电平调整元件，其耦合到所述电容性节点，且适合于为所述电容性节点提供到达电接地的放电路径，所述电压电平调整元件用以抑制所述放电路径，以在所述输入处的信号处于逻辑低电压电平时防止所述电容性节点的完全放电。

20.根据权利要求19所述的电路装置，其中所述电路元件包括逻辑门。

21.根据权利要求19所述的电路装置，其中所述输入是响应于时钟信号的数字信号。

22.根据权利要求19所述的电路装置，其进一步包括电压电平控制电路，所述电压电平控制电路包含用以接收至少一个控制启用输入信号的至少一个控制输入，所述电压电平控制电路耦合到所述电压电平调整元件，以基于所述至少一个控制输入，使所述电容性节点的放电电压电平相对于接地电压电平以递增方式增加。

23.根据权利要求22所述的电路装置，其中所述电压电平控制电路包含用以进一步调整所述电压电平的一个或一个以上第二控制输入。

24.根据权利要求19所述的电路装置，其进一步包括功率模式启用输入，所述功率模式启用输入耦合到所述电压电平调整元件以选择性地激活所述电压电平调整元件。

25.一种电路装置，其包括：

用于在包含电容性节点的数字电路装置的输入处接收时钟信号的装置；以及

用于选择性地激活电压电平调整元件以抑制从所述电容性节点到电接地的放电路径以防止所述电容性节点的完全放电的装置。

26.根据权利要求25所述的电路装置，其中电压电平使所述电容性节点处的信号的电压摆动减小，使得所述电容性节点放电到非接地电压电平而不是放电到接地电压电平。

27.根据权利要求26所述的电路装置，其进一步包括：

用于在耦合到所述电压电平调整元件的电压电平控制电路处接收第一控制信号的装置；以及

用于使所述非接地电压电平增加到大于所述非接地电压电平的第二电压电平的装置。

28.根据权利要求25所述的电路装置，其进一步包括：

用于在第一操作模式下将功率模式控制启用信号断言到所述电压电平调整元件的控制输入以激活电压电平调整电路的装置；以及

用于在第二操作模式下解除对所述功率模式控制启用信号的断言以绕过所述电压电平调整电路的装置。

29.根据权利要求25所述的电路装置，其进一步包括用于基于接收到的指令来调整所述信号的逻辑低部分的电压电平的装置。

30.根据权利要求25所述的电路装置，其进一步包括用于将控制信号施加到耦合到所述电压电平调整元件的电压电平控制电路，以便以递增方式调整所述非接地电压电平的装置。