KR20130064006A - 고전압 영역에서 전력이 공급되고 저전압 영역에서 동작하도록 설계된 소자들로 이루어진 회로에서의 디지털 데이터 처리 - Google Patents

고전압 영역에서 전력이 공급되고 저전압 영역에서 동작하도록 설계된 소자들로 이루어진 회로에서의 디지털 데이터 처리 Download PDF

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Abstract

고전압 레벨을 받는 고전압 입력과 저전압 레벨을 받는 저전압 입력을 구비한 고전압 영역에서 동작하며 상기 고전압 영역보다 낮은 전압의 네이티브 전압 영역에서 최적으로 전력이 공급되게 동작하도록 설계된 복수의 소자를 구비한 디지털 신호 처리 회로와 방법이 제공된다. 이 회로는 상기 네이티브 고전압 레벨을 받는 추가적인 입력을 구비한다. 저전압 레벨 신호로서 중간의 기준 저전압 레벨을 받고 고전압 레벨 신호로서 상기 고전압 레벨을 받도록 배치된 제 1 세트와 고전압 레벨 신호로서 상기 네이티브 고전압 레벨을 받고 저전압 레벨 신호로서 저전압 레벨을 받도록 배치된 제 2 세트의 적어도 1개의 소자를 각각 갖는 2개의 세트로 복수의 소자들 중에서 적어도 일부가 배치되고, 중간의 기준 저전압 레벨이 고전압 레벨에서 네이티브 고전압 레벨을 감산하여 발생된 전압 레벨을 포함하여, 제 1 및 제 2 세트의 소자들이 최적의 동작 전압차에서 또는 이 최적의 동작 전압차 근처에서 동작한다.

Description

고전압 영역에서 전력이 공급되고 저전압 영역에서 동작하도록 설계된 소자들로 이루어진 회로에서의 디지털 데이터 처리{DIGITAL DATA HANDLING IN A CIRCUIT POWERED IN A HIGH VOLTAGE DOMAIN AND FORMED FROM DEVICES DESIGNED FOR OPERATION IN A LOWER VOLTAGE DOMAIN}
본 발명은, 디지털 데이터 처리분야에 관한 것으로, 중간 전압을 제공하여, 한개의 전압 영역에서 동작하도록 설계된 소자들이 더 높은 전압 영역에서 전력이 공급되는 회로에서 동작할 수 있게 하는 기술에 관한 것이다.
전자공학 분야에서의 진보에 따라, 트랜지스터 치수 및 산화물 두께가 감소하여 처리 속도가 증가되고 면적이 감소하였다. 이에 따라, 속도를 증가시키고 소비전력을 줄이기 위해 코어와 입출력 장치 모두에 전력을 공급하는 전압의 감소도 일어났다.
따라서, 45nm의 소자에 대해, "표준" 외부 전력이 이전에는 3.3V 또는 2.5V이었지만, 지금은 1.8V이다. 고주파에 접근할 수 잇도록 하기 위해, 산화물 두께가 감소하여 지금은 1.8V 소자에 대해 대략 28 내지 32Å이다(이전에는 약 50Å이었다). 더 작은 크기를 갖는 소자는 더 낮은 전압에서 동작하게 된다.
회로 내부에서 더 작고 더 연약한 이들 소자들로 동작하는 장치는 종전의 더 높은 전압 영역에 적합한 신호를 처리해야 할지도 모른다. 예를 들어, 오래된 칩과 몇가지 표준 프로토콜과의 호환성을 유지하기 위해서는, 일부의 입출력 셀들이 공칭 3,3V에서 동작하여, 공칭 1.8V에서 동작하는 소자들을 사용하여 이 레벨에서 신호를 발생할 수 있어야 한다.
HCI(hot carrier injection)으로 인해 수반하는 산화물 분해와 수명 열화의 문제로 이들 소자가 과도하게 스트레스를 받지 않도록 보장하기 위해서는, 예방책이 취해질 필요가 있다.
이들 소자를 보호하는 한가지 방법은, 더 높은 전압 영역이 2개로 분할되도록 중간 전압 공급원을 설치하는 것이다.
이와 같은 중간 전압 공급은 새로운 소자들의 더 낮은 전력 영역의 고전압 공급, 이 예에서는 1.8V이어도 된다. 그후, 이들 소자가 이와 같은 중간 전압 레벨과 더 높은 전압 영역의 고전압 레벨, 이 경우에는 3.3V의 사이에, 또는 중간 전압 레벨과 접지 사이에 배치될 수 있다. 이에 따르면, 소자들은 그들의 양단에서 1.8V 또는 3.3V-1.8V, 즉 1.5V만을 보게 되므로, 이들 소자가 보호된다.
이와 같은 시스템의 이점은, 1.8V 레벨을 공급하는 전압 공급이 이미 존재하게 되어, 추가적인 전압 레벨 발생기가 필요하지 않다는 것이다. 전압 레벨 발생기는 전력과 면적 모두를 차지한다. 그러나, 고전압 레벨 영역의 전압 레벨이 변동하면, 중간 레벨 전압에 있어서 이에 대응하는 변동이 존재한다는 단점이 있다. 3.3V와 1/8V 사이에서 동작하는 소자들은 그들의 양단에 1.5V를 가지므로, 이들 소자가 1.8V의 최적의 동작점(operating point) 근처에서 동작하는 소자들보다 더 느리게 동작하게 된다.
또 다른 해결책은, 고전압 레벨을 2로 나눈 중간 전압을 제공하는 것이다. 이것은, 회로의 두 개의 절반부가 그들의 양단에 동일한 전압차를 갖게 된다는 것을 의미한다. 그러나, 전력과 면적을 소모하는 추가적인 전압 레벨 생성기가 필요하고, 소자들에 전력을 공급하는데 사용되는 전압차가 최적값으로부터 상당히 떨어져 동작 속도가 느려진다.
더 낮은 전압 레벨에 대해 설계된 소자들을 사용하여 더 높은 전압 레벨을 처리할 수 있으면서도, 입력된 고전압 레벨이 변동하더라도, 소자들의 양단에서 최적의 동작 전압 레벨에 근접한 전압 레벨을 유지할 수 있는 유연한 시스템을 제공하는 것이 바람직할 것이다.
본 발명의 제 1 면은, 디지털 신호를 처리하고, 고전압 레벨을 받는 고전압 입력과 저전압 레벨을 받는 저전압 입력을 구비한 처리회로로서,
네이티브(native) 전압 영역에서 전력이 공급될 때 최적으로 동작하도록 설계되고, 상기 저전압 레벨이 네이티브 저전압 레벨과 같을 때, 네이티브 고전압 레벨이 상기 고전압 레벨보다 낮은 복수의 소자들과,
상기 네이티브 고전압 레벨을 받는 추가적인 입력을 구비하고,
상기 회로의 상기 복수의 소자들 중에서 적어도 일부는 적어도 1개의 소자를 각각 갖는 2개의 세트로 배치되고, 제 1 세트는 저전압 레벨로서 중간의 기준 저전압 레벨을 갖고 고전압 레벨로서 상기 고전압 레벨을 갖는 상부 전압 영역에 배치되고, 제 2 세트는 고전압 레벨로서 상기 네이티브 고전압 레벨을 갖고 저전압 레벨로서 상기 저전압 레벨을 갖는 하부 전압 영역에 배치되고,
상기 중간의 기준 저전압 레벨은 상기 고전압 레벨로부터 상기 네이티브 고전압 레벨을 감산하여 생성된 전압 레벨을 포함하여, 상기 제 1 및 제 2 세트의 상기 소자들이 최적의 동작 전압차에서 또는 이 최적의 동작 전압차 근처에서 동작하는 처리회로를 제공한다.
본 발명은, 소자들이 설계된 전압차보다 큰 전압차에 의해 전력이 공급되는 시스템에서 소자들이 동작하고 있을 때, 이들 소자가 중간의 전압 레벨을 사용하여 보호될 수 있기는 하지만, 이 중간 전압이 이들 소자에 대해 최적의 전압차를 제공하지 않을지도 모른다는 것을 인식하고 있다. 소자들이 설계된 전압차와 다른 전압차에서 동작하는 소자들은 더 느리게 그리고 신뢰성이 떨어지게 동작한다. 또한, 본 발명은, 소자들이 설계된 네이티브 고전압을 시스템 내부의 어딘가에서 얻을 수 있으므로, 한 개의 중간 전압 레벨로서 입력되어 사용될 수 있다는 것도 인식하고 있다. 따라서, 한 세트의 소자들이 이와 같은 전압 레벨과, 일반적으로 시스템을 가로질러 공통되고 접지일 수도 있는 저전압 레벨 사이에서 동작할 수 있다. 따라서, 이들 소자는 그들의 최적의 전압 동작 조건상태에서 또는 이 최적의 전압 동작 상태 근처에서 동작하게 된다. 그러나, 더 높은 부분의 전압 영역에서 동작하는 소자들은, 이들 소자가 그들의 저전압 레벨로서 이와 같은 중간 전압을 사용하는 경우에는, 이들 소자가 고전압 레벨에서 이와 같은 네이티브 고전압 레벨을 뺀 전압 레벨이 이들 소자의 양단에 걸리게 하기 때문에, 최적의 전압차 근처에서 동작하지 않을 수도 있다. 네이티브 고전압 레벨이 정확하게 고전압 레벨의 절반이 아닌 경우에는, 이들 소자가 그들의 최적의 전압 동작 조건에서 동작하지 않게 된다.
본 발명은, 더 높은 부분의 전압 영역에서 동작하는 소자들의 세트에 대해 중간의 기준 저전압으로서 사용되는 추가적인 중간 전압을 생성함으로써 이와 같은 문제를 해소한다. 이와 같은 전압 레벨은 고전압 레벨과 네이티브 고전압 레벨의 차이로부터 발생되고 더 높은 부분의 전압 영역에 있는 소자들에 대한 중간의 기준 저전압으로서 사용된다. 이에 따라, 이들 소자도 네이티브 전압차 또는 적어도 이 네이티브 전압차 근처의 전압차로 동작하게 되므로, 그들의 최적의 동작점에서 또는 이 최적의 동작점 근처에서 동작하게 된다. 더구나, 이와 같은 식으로 생성된 중간의 전압 레벨을 제공함으로써, (중간의 전압 레벨이 고전압 레벨과 저전압 레벨 모두에 영향을 미치게 되므로) 고전압 레벨의 변화가 소자들 양단의 전압 강하에 영향을 미치지 않게 된다. 이와 같은 구성은, 회로가 상당히 불안정한 고전압 레벨에서 동작하게 할 수 있을 뿐 아니라, 동일한 회로가 다수의 고전압 레벨을 처리하는데 사용될 수 있도록 함으로써, 예를 들어 3.3V의 고전압 레벨에서 동작하도록 설계된 시스템과 2.5V의 고전압 레벨에서 동작하도록 설계된 시스템이 모두 이와 같은 회로를 사용할 수 있다.
더구나, 네이티브 전압 레벨이 중간 전압 레벨들 중 한 개로서 사용되므로, 나머지 중간 전압 레벨을 생성하는데 단지 한 개의 전압 발생기가 필요한데, 전압 발생기가 전력 및 면적 면에서 비용이 많이 들므로 이것은 이점을 갖는다.
일부 실시예에서, 상기 회로는, 상기 중간의 기준 저전압 레벨을 발생하도록 구성된 전압 레벨 발생기를 더 구비하고, 상기 전압 레벨 발생기는, 상기 고전압 레벨과 상기 네이티브 고전압 레벨을 받고, 상기 받은 고전압 레벨과 상기 받은 네이티브 고전압 레벨 사이의 전압차와 동일한 전압 레벨을 발생하고 상기 전압차를 상기 중간의 기준 저전압 레벨로서 출력하는 전압차 발생수단을 구비한다.
중간의 기준 저전압 레벨을 외부 공급원으로부터 받을 수도 있지만, 일부 실시예에서는, 중간의 기준 저전압 레벨이 회로 자체 내부의 전압 레벨 발생기에 의해 발생된다. 위에서 언급한 것과 같이, 고전압 레벨과 네이티브 고전압 레벨에 의존하는 중간의 기준 저전압 레벨을 발생한다는 것은, 고전압 레벨의 모든 변동을 추적할 수 있으며, 이와 같은 중간의 기준 저전압 레벨과 고전압 레벨 사이에서 전력이 공급된 소자들이 소자들의 최적의 동작 전압차 또는 이 최적의 동작 전압차 근처의 값을 갖는 소자들 양단에 유지된 비교적 일정한 전압차를 가질 수 있다는 것을 의미한다.
일부 실시예에서는, 상기 처리회로가 입출력회로이고, 상기 고전압 레벨보다 낮은 입력 고전압 레벨과 상기 저전압 레벨에 위치한 입력 저전압 레벨을 갖는 입력 디지털 데이터 신호를 받는 데이터 입력과, 상기 고전압 레벨과 상기 저전압 레벨을 갖는 디지털 데이터 신호를 출력하는 데이터 출력을 구비하고,
상기 제 1 세트의 소자들은, 상기 고전압 레벨과 상기 중간의 기준 저전압 레벨 사이에서 전력이 공급되고 상기 받은 입력 디지털 데이터 신호의 상기 전압 레벨을 상기 입력 고전압 레벨로부터 상기 고전압 레벨로 그리고 상기 입력 저전압 레벨로부터 상기 중간의 기준 저전압 레벨로 시프트하도록 구성된 제 1 전압 레벨 시프터를 구비하고,
상기 입출력 회로는 상기 고전압 레벨과 출력을 접속하거나 분리하도록 구성된 제 1 스위칭 소자를 구비하고, 상기 제 1 스위칭 소자는 상기 제 1 전압 레벨 시프터에 의해 출력된 신호에 의해 제어되고,
상기 제 2 세트의 소자들은, 상기 네이티브 고전압 레벨과 상기 저전압 레벨 사이에서 전력이 공급되고 상기 받은 입력 디지털 데이터 신호의 상기 고전압 레벨을 상기 네이티브 고전압 레벨로 시프트하도록 구성된 제 2 전압 레벨 시프터를 구비하고,
상기 입출력 회로는 상기 저전압 레벨과 출력을 접속하거나 분리하도록 구성된 제 2 스위칭 소자를 구비하고, 상기 제 2 스위칭 소자는 상기 제 2 전압 레벨 시프터에 의해 출력된 신호에 의해 제어된다.
본 발명의 실시예들은, 저전압 영역에서 동작하는 소자들로부터 디지털 데이터 신호들을 수신하고 이들 신호를 더 높은 전압 영역에서 동작하는 회로들에 의해 수신하기 위해 이 더 높은 전압 영역의 신호들로 변환하는 입출력 회로에 특히 적용이 가능하다. 본 실시예에서는, 입력 신호의 전압 영역과 출력 신호의 전압 영역 모두와 다른 네이티브 전압 영역에서 동작하도록 구성된 소자들로 입출력 회로가 구성된다. 본 실시예는, 제 1 세트의 소자들을 내부에 갖고 상기한 더 높은 전압 영역의 고전압 레벨과 고전압 레벨에서 네이티브 고전압 레벨을 뺀 중간 기준 저전압과 동일한 저전압 레벨을 갖는 상부 부분과, 상기한 네이티브 고전압 레벨과 상기한 저전압 레벨에 의해 전력이 공급되고 제 2 세트의 소자들을 구비한 하부 부분의 2 부분으로 상기한 더 높은 전압 도메인을 분할함으로써 문제를 해소한다. 이에 따르면, 두 개의 세트의 소자들이 그들의 양단에서 네이티브 전압차를 보게 된다.
제 1 세트의 소자들은 입력 디지털 데이터 신호를 전압 영역의 상부 부분의 전압 레벨들로 레벨 시프트하고, 이 신호는 출력으로부터 고전압 레벨을 접속하거나 분리하도록 구성된 제 1 스위칭 소자를 제어한다. 이에 따르면, 고전압 레벨 영역의 고전압 레벨이 출력에 접속되어 디지털 데이터 입력 신호에 응답하여 고레벨 신호를 생성하여도 된다.
제 2 세트의 소자들은 동일한 입력 디지털 데이터 신호를 전압 영역의 하부 부분의 전압 레벨로 시프트하고, 이 신호는 출력을 저전압 레벨에 접속하는 제 2 스위칭 소자를 제어한다. 따라서, 디지털 데이터 신호는 출력이 고전압 레벨을 수신할 저전압 레벨을 수신할지를 제어하고, 이에 따라 한 개의 전압 영역에서 디지털 데이터 신호를 수신하고 이것을 더 높은 전압 도메인으로 변환하는 입출력 소자가 형성된다.
일부 실시예들에서는, 상기 제 1 전압 레벨 시프터가 상기 고전압 레벨과 상기 중간 기준 저전압 레벨 사이에서 전력이 공급되는 프리드라이버(pre-driver)를 구비하고, 상기 제 2 전압 레벨 시프트가 상기 네이티브 고전압 레벨과 상기 저전압 레벨 사이에서 전력이 공급되는 프리드라이버를 구비한다.
제 1 전압 레벨 시프트가 일부 실시예들에서는 다수의 방식으로 만들어질 수 있기는 하지만, 이 제 1 전압 레벨 시프터는 고전압 레벨과 중간 저전압 레벨 사이에서 전력이 공급되는 프리드라이버를 구비하고, 제 2 전압 레벨 시프터는 네이티브 고전압 레벨과 저전압 레벨 사이에서 전력이 공급되는 프라드라이버를 구비하게 된다.
일부 실시예에서, 상기 제 1 스위칭 소자는 추가적인 적어도 1개의 PMOS 트랜지스터와 직렬 배치된 PMOS 트랜지스터를 구비하고, 상기 추가적인 적어도 1개의 PMOS 트랜지스터는 그것의 게이트에서 상기 중간의 기준 저전압 레벨을 받도록 구성된다.
제 1 스위칭 소자는 트랜지스터를 구비하여, 트랜지스터가 디지털 입력신호에 응답하여 전환되므로, 이 신호에 응답하여 고전압 레벨과 출력을 접속하거나 분리하는데 사용될 수 있다. 전체의 고전압 레벨이 한 개의 트랜지스터 양단에 걸리는 것을 방지하기 위해, 이와 같은 트랜지스터는 추가적인 적어도 1개의 트랜지스터와 종속 접속되어야(cascaded) 한다.
본 실시예에서, PMOS 트랜지스터들은 이들 트랜지스터 중에서 한 개의 게이트가 중간의 기준 저전압 레벨에 유지되어 이 트랜지스터가 영구적으로 온되어 저전압 영역의 전체 전압차가 트랜지스터들 중의 한 개의 양단에 걸리는 것을 방지하는 중간 전압 레벨을 제공할 수 있도록 선택된다.
이것은, 스위칭 소자가 낮은 값을 갖는 입력신호에 응답하여 고전압 레벨을 출력에 접속하므로, 신호를 반전하는 역할을 한다는 것을 의미한다. 이것은, 인버터가 시스템의 어느 지점에 단순히 추가되어, 입력신호 또는 출력신호를 반전할 필요가 있으므로, 문제가 되지 않는다.
일부 실시예에서, 상기 제 2 스위칭 소자는 추가적인 적어도 1개의 NMOS 트랜지스터와 직렬 배치된 NMOS 트랜지스터를 구비하고, 상기 추가적인 적어도 1개의 NMOS 트랜지스터는 그것의 게이트에서 상기 네이티브 고전압 레벨을 받도록 구성된다.
마찬가지로, 제 2 스위칭 소자는, 하이(high)인 디지털 데이터 신호에 응답하여 온으로 전환되므로 디지털 데이터 신호가 하이일 때 저전압 레벨을 출력에 접속하여 출력 디지털 데이터 신호의 나머지 레벨을 제공하는 종속 접속된 NMOS 트랜지스터일 수 있다. PMOS 트랜지스터에서와 유사하게, 영구적으로 온 상태인 NMOS 트랜지스터가 그것의 게이트 영구적으로 Vnative 레벨을 받아, 고전압 영역의 전체 전압 레벨이 트랜지스터들 양단에 걸리는 것을 방지한다.
본 발명의 제 2 면은, 데이터 신호를 발생하는 적어도 1개의 코어를 포함하는 복수의 부품과, 상기 복수의 부품에 전압 레벨들을 전달하도록 구성되고, 고전압 레벨을 전달하는 고전압 레일(rail)을 포함하는 제 1 전압 레일과, 저전압 레벨을 전달하는 저전압 레일을 포함하는 제 2 전압 레일과, 상기 고전압 레벨보다 낮고 상기 프로세서 코어에 전력을 공급하기 위한 고전압 레벨인 중간 전압 레벨을 전달하는 제 3 전압 레일을 구비한 복수의 전압 레일과, 상기 코어로부터 상기 데이터 신호를 수신하고 상기 데이터 신호의 고전압 레벨을 더 높은 전압의 레벨로 변환하며 본 발명의 일면에 따른 입출력 회로를 포함하는 입출력 셀을 구비한 집적회로를 제공한다.
동작 속도를 증가시키고 소비전력을 줄이기 위해 저전압 영역에서 동작하는 소형 소자로 집적회로가 형성되는 일이 많으므로, 집적회로는 제 1 저전압 영역에서 데이터 신호를 발생하는 코어를 구비해도 된다. 이들 데이터 신호는 USB 포트 등의 더 높은 전압 영역에서 동작하는 장치들로 출력되어도 된다. 따라서, 이와 같은 저전압 영역으로부터 더 높은 전압의 영역으로 디지털 데이터 신호를 변환하기 위해 집적회로가 입출력 셀을 필요로 할 수도 있다. 입출력 셀들은 중간 또는 네이티브 전압 영역에서 동작하는 소자들을 포함해도 된다. 따라서, 저전압 영역 데이터 신호는 고전압 영역 신호를 발생하기 위해 중간의 네이티브 전압 영역을 위해 설계된 소자들로 이루어진 레벨 시프터를 사용하여 시프트할 필요가 있다.
고전압 레벨에서 네이티브 전압 레벨을 뺀 값인 중간의 기준 저전압 레벨의 발생과 중간의 기준 고전압으로서 네이티브 전압 레벨을 사용하는 것에 의해 입출력 셀의 소자들이 그들의 최적의 동작 전압 조건에서 또는 적어도 최적의 동작 전압 조건에 근접하여 동작할 수 있게 되므로, 본 발명의 입출력 회로는 이와 같은 목적에 특히 적합하다.
전압 레벨 발생기가 입출력 셀 그 자체 내부에 있을 수도 있지만, 전압 레벨 발생기가 회로의 다른 부분에 위치할 수도 있으며, 전압 레일을 통해 중간의 기준 저전압 레벨이 수신되어도 된다. 입출력 셀이 전압 레벨 발생기를 갖는 경우에는, 전압 레벨 발생기가 발생된 중간의 기준 저전압 레벨을 전압 레일에 출력하여 집적회로에 있는 다른 입출력 셀들로 이 발생된 중간의 기준 저전압 레벨이 전달되거나 이 다른 입출력 셀들에 의해 이 발생된 중간의 기준 저전압 레벨이 사용될 수도 있다.
본 발명의 제 3 면은, 고전압 레벨과 저전압 레벨 사이의 고전압 영역에서 전력이 공급되고 네이티브 전압차 사이에서 전력이 공급되어 최적으로 동작하도록 설계되는 복수의 소자들을 포함하는 회로를 사용한 디지털 신호 처리방법으로서, 상기 저전압 레벨이 네이티브 저전압 레벨과 같을 때, 네이티브 고전압이 상기 고전압 레벨보다 낮고, 상기 신호 처리방법은, 상기 고전압 영역의 상기 고전압 레벨을 받는 단계와, 상기 네이티브 고전압 레벨을 받는 단계와, 상기 저전압 레벨을 받는 단계와, 상기 고전압 영역의 상기 고전압 레벨로부터 상기 네이티브 고전압 레벨을 감산하여 중간의 기준 저전압 레벨을 발생하는 단계와, 저전압 레벨 신호로서 상기 중간의 기준 저전압 레벨을 받고 고전압 레벨 신호로서 상기 고전압 레벨을 받도록 배치된 제 1 세트와 고전압 레벨 신호로서 상기 네이티브 고전압 레벨을 받고 저전압 레벨 신호로서 상기 저전압 레벨을 받도록 배치된 제 2 세트의 적어도 1개의 소자를 각각 갖는 2개의 세트로 상기 회로의 상기 복수의 소자들 중에서 적어도 일부를 배치하는 단계를 포함하는 처리방법을 제공한다.
본 발명의 제 4 면은, 고전압 레벨을 받는 고전압 입력수단과 저전압 레벨을 받는 저전압 입력수단을 구비한 디지털 신호 처리수단으로서, 네이티브 전압차 사이에서 전력이 공급되어 최적으로 동작하도록 설계된 복수의 소자를 구비하고, 상기 저전압 레벨이 네이티브 저전압 레벨과 같을 때, 네이티브 고전압 레벨이 상기 고전압 레벨보다 낮고, 상기 디지털 신호처리수단은, 상기 네이티브 고전압 레벨을 받는 추가의 입력수단과, 중간의 기준 저전압 레벨을 발생하고, 상기 고전압 레벨과 상기 네이티브 고전압 레벨을 받으며, 상기 받은 고전압 레벨과 상기 받은 네이티브 고전압 레벨 사이의 전압차와 같은 전압 레벨을 발생하고 상기 전압차를 상기 중간의 기준 저전압 레벨로서 출력하는 전압차 발생수단을 포함하는 전압 레벨 발생수단과, 상기 고전압 레벨보다 낮은 입력된 고전압 레벨과 상기 저전압 레벨에 위치한 입력된 저전압 레벨을 갖는 입력 디지털 데이터 신호를 수신하는 데이터 입력수단과 상기 고전압 레벨과 상기 저전압 레벨을 갖는 디지털 데이터 신호를 출력하는 데이터 출력수단을 더 구비하고, 상기 고전압 레벨과 상기 중간의 기준 저전압 레벨 사이에서 전력이 공급되는 제 1 세트와 상기 네이티브 고전압 레벨과 상기 저전압 레벨 사이에서 전력이 공급되는 제 2 세트의 적어도 1개의 소자를 각각 갖는 2개의 세트로 상기 회로의 상기 복수의 소자들 중에서 적어도 일부가 배치되어, 상기 제 1 및 상기 제 2 세트의 상기 소자들이 최적의 동작 전압차에서 또는 이 최적의 동작 전압차 근처에서 동작하는 처리수단을 제공한다.
본 발명의 상기한 목적과 특징 및 이점과 또 다른 상기한 목적과 특징 및 이점은 첨부도면과 연계하여 설명되는 다음의 예시적인 실시예의 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 회로를 개략적으로 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 입출력 셀을 개략적으로 나타낸 것이다.
도 3은 도 2의 입출력 셀을 더욱 상세히 나타낸 개략도이다.
도 4a는 본 발명의 일 실시예에 따른 집적회로를 개략적으로 나타낸 것이다.
도 4b는 도 4a의 집적회로의 단면을 개략적으로 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른 방법에서의 단계를 예시한 흐름도이다.
도 1은 더 낮은 네이티브 전압 영역에서 동작하도록 설계된 소자들을 사용하여 VSS와 VSS 사이의 고전압 영역에서 전력이 공급되는 회로(5)를 개략적으로 나타낸 것이다. 제 1 세트(10a)는 고전압 영역의 상부 부분에서 동작하고, 제 2 세트(12a)는 고전압 영역의 하부 부분에서 동작한다. 소자 10b 및 12b는 상부 및 하부 부분으로부터 중간의 전압 레벨 신호를 수신하여, 이들 소자가 전체 전압차 VSS-VSS를 보지 않도록 구성된다.
이 도면에서는 소자들이 개별적으로 도시되어 있지 않고 블록들로 도시되어 있다. 이들 소자가 네이티브 전압 영역에서 동작하도록 설계되어 있으므로, 적절한 동작 전압 레벨을 제공하기 위해 2개의 중간 전압 레벨이 사용된다. 제 1 중간 전압 레벨은 단순히 네이티브 전압 영역의 고전압 레벨 Vnative이며, 이것은 시스템 내부의 어딘가에 존재하게 되므로, 이 중간 전압 레벨은 회로(5)의 입력 6에서 간단히 받아진다.
이와 같은 전압 레벨은 전압 영역의 하부 부분에 대한 고전압 레벨로서 사용되고, 제 2 세트의 소자들(12a)은 이 전압 레벨과 VSS 사이에서 전력이 공급되는 한편, 소자들의 세트 12b는 그들의 입력에서 이들 2가지 전압 레벨에서 신호를 수신한다. 이것은, 소자들의 세트 12a가 적어도 그들의 최적의 전압차에서 또는 이 최적의 전압차 근처에서 전압차를 보게 되므로, 그들의 최적의 동작점에서 또는 이 최적의 동작점 근처에서 동작한다.
전압 영역의 더 높은 부분에 있는 소자들 10a는 그들의 고전압 신호로서 고전압 레벨 VDD를 보게 된다. 이들이 Vnative의 전압차를 받기 위해서는, 제 2 중간 전압이 이와 같은 더 높은 전압 영역에 대한 기준의 중간 저전압으로서 사용된다. 이와 같은 전압 레벨은 고전압 레벨에서 네이티브 전압 레벨을 뺀 값으로, Vreflow로 불린다. 본 실시예에서는, 이 전압 레벨이 회로에 대한 입력 7에서 받아지지만, 일부 실시예에서는 이것이 회로 내부에서 발생된다. 이것을 전압 영역의 상부 부분의 소자들에 대한 기준의 저전압 레벨로서 사용함으로써, 이들 소자도 그들의 양단에서 Vnative를 보게 된다. 본 실시예에서는, 소자들 10a 및 12a에 대해 데이터 신호가 입력되고 이들 소자에 의해 처리된다. 소자들 10a 및 12a에 의해, VDD 및 VSS와 출력 20 사이의 접속을 제공하는 출력 소자들 10b 및 12b에 각각 출력됨으로써, 출력 패드(20)에서 출력되는 고전압 영역의 신호를 발생한다.
따라서, 회로(5) 내부의 소자들은 회로(5)에 전력을 공급하고 있는 전압 영역보다 낮은 전압 영역에서 동작하도록 설계된 소자들이지만, 이와 같은 더 높은 전압 영역의 데이터 신호가 이들 소자들과 2개의 중간 전압 레벨을 사용하여 출력될 수 있다. 더구나, 2개의 중간 레벨을 사용하여, 소자들이 그들의 최적의 동작점에서 또는 이 동작점 근처에서 동작하여, 회로를 신속하고 신뢰할 수 있게 만든다.
도 2는 회로(5)의 또 다른 실시예를 나타낸 것이다. 본 실시예에서는, 제 1 레벨 시프터(30)와 제 2 레벨 시프터(35)가 존재한다. 제 1 레벨 시프터(30)는, 고전압 영역의 상부 부분에서 전력이 공급되고, 고전압 레벨로서 고전압 레벨 VDD를 갖고 저전압 레벨로서 기준의 중간 저전압 레벨 Vreflow를 갖는다. 이 레벨 시프터(30)는 더 낮은 전압 영역에서 데이터 신호를 수신하고, 이 신호를 그것에 전력이 공급되는 전압 영역의 레벨로 시프트한다. 본 실시예에서는, 수신된 데이터 신호가 2개의 전압 레벨 VSS 또는 VCORE 중에서 한 개를 갖고, 2개의 전압 레벨 Vreflow 또는 VDD 중 한 개를 갖도록 시프트된다. 이것은 이 신호가 출력회로의 일부를 구성하는 PMOS 트랜지스터를 전환하는데 적합하게 만든다.
제 2 전압 레벨 시프터(35)도 VCORE로부터 VSS로 변화하는 신호를 수신하고, 고전압 레벨 Vnative와 저전압 레벨 VSS에 의해 전력이 공급된다. 따라서 제 2 레벨 시프터는 입력 데이터 신호의 전압 레벨을 VSS 및 VCORE로부터 VSS 및 Vnative로 시프트한다. 이와 같이 시프트된 데이터 신호는 출력회로의 일부를 구성하는 NMOS 트랜지스터 42의 게이트에 입력된다.
본 실시예에서는, 더 높은 전압 영역에 대한 중간의 기준 저전압 레벨이, 입력에서 Vnative 신호와 VDD 신호를 수신하고 VDD 신호에서 Vnative 신호를 감산하여 이와 같은 중간의 기준 저전압 레벨을 발생하는 전압 레벨 발생기(50)에 의해 발생된다. 이에 따르면, 중간의 기준 저전압 신호가 VDD의 변동을 추적하게 되고 주어진 VDD의 레벨에 관계없이 중간의 기준 저전압 신호가 Vnative보다 높으므로, Vnative가 레벨 시프터 30의 양단에 걸리게 된다.
회로의 출력 부분은 종속 접속된 스위칭 소자 42, 44, 46 및 48로서, 이것은 출력 패드(20)가 VDD 또는 VSS에 접속되도록 하므로, 더 높은 전압 영역의 출력 디지털 데이터 신호가 발생되도록 한다. 본 실시예에서는, PMOS 트랜지스터 48은 레벨 시프터 30으로부터 출력된 레벨 시프트된 데이터 신호에 의해 제어되는 한편, PMOS 트랜지스터 46은 중간의 기준 저전압 신호를 수신하므로 영구적으로 온이 된다. 따라서, 데이터 신호가 하이이면, PMOS 트랜지스터 48이 오프하여 출력 20이 고전압 레벨로부터 분리된다. 그러나, 데이터 신호가 로우이면 레벨 시프터 30의 출력이 Vreflow로 떨어져 트랜지스터 48이 온되고, 트랜지스터 46이 온이 될 때, 출력 20이 VDD를 수신한다.
NMOS 트랜지스터 42 및 44에 대해서도 마찬가지로, 데이터 신호가 로우일 때, 레벨 시프터가 VSS를 출력하고, 트랜지스터 42가 오프되어 VSS로부터 출력이 분리된다. 이 시점에서, 전술한 것과 같이, PMOS 트랜지스터 48 및 46이 온되므로 VDD가 출력된다. 입력 데이터 신호가 하이이면 트랜지스터 42는 Vnative를 보게 되고, 트랜지스터 44도 마찬가지로 Vnative를 보게 되므로, 이들 모두는 온되어 VSS가 출력 20에 접속된다. 이에 따르면, 더 높은 전압 영역으로 시프트된 이 입력에 대한 반전된 데이터 신호가 발생된다.
트랜지스터 42 및 44와 트랜지스터 46 및 48이 이와 같은 방식으로 종속 접속되고 항상 영구적으로 온되는 트랜지스터가 중간 전압 레벨들 중에서 한 개를 수신하는 것이 중요하다. 이것은 출력이 하이 또는 로우 전압 레벨 중 한 개를 출력하고 있을 때 더 높은 전압 레벨의 전체 전압 레벨이 한 개의 트랜지스터를 가로질러 걸리는 것을 방지하기 때문이다.
도 3은 도 2와 유사한 회로를 더욱 상세히 나타낸 것이다. 따라서, 네이티브 고전압 레벨 Vnative와 고전압 레벨 VDD를 받아 분압기(voltage divider)를 사용하여 VDD-Vnative인 Vreflow를 발생하는 연상 증폭기(52)로서 Vreflow를 발생하는 전압 발생기(50)가 도시되어 있다.
2개의 레벨 시프터는, 프리드라이버를 구비한 버퍼 30 및 35로서 도시되어 있으며 2개의 중간 저압 레벨 중 한 개와 고전압 레벨 또는 저전압 레벨 사이에서 전력이 공급된다. 시스템의 다른 부분과 또 다른 전압 영역에서 수신된 데이터 신호는 전압 레벨 시프트 30 및 35에 의해 레벨 시프트되어, 레벨 시프터 30의 경우에는 VDD와 Vreflow 사이에서 그리고 레벨 시프터 35의 경우에는 Vnative와 VSS 사이에서 변화하는 신호를 발생한다. 이들 신호는 트랜지스터 48 및 42를 각각 전환하는데 충분하며, 수신된 데이터 신호가 더 높은 전압 영역에서 반전 신호로 변환되어 출력 20에서 출력된다.
따라서, 본 실시예에서는, 한 개의 전압 영역에서 데이터 신호를 수신하고 더 높은 전압 영역으로 그것을 시프트하는 입출력 셀이 또 다른 전압 영역에서 동작하는 소자들을 사용하여 형성된다. 이들 소자는 이들 소자들 양단에서 필요한 전압 레벨 차이를 제공하는 중간의 기준 전압의 신중한 선택에 의해 그들의 최적점에서 또는 이 최적점 근처에서 동작하게 된다.
도 4a는 본 발명의 일 실시예에 따른 집적회로를 나타낸 것이다. 집적회로(100) 등의 집적회로에서는, 전력 및 속도 문제로 인해 코어들이 저전압 영역에서 동작하는 소형의 고속 트랜지스터를 사용하는 경우가 많다. 그러나, 이들 코어는 이들 전압 영역에서 동작할 수 없는 외부 소자와 통신할 필요가 있으므로, 신호가 전압 레벨 시프트될 필요가 있다. 집적회로의 가장자리에 위치한 입출력 셀들이 이와 같은 기능을 제공할 수 있다.
본 실시예에서, 집적회로(100)는 VCORE와 VDD 사이의 전압 영역에서 동작하며 그것이 입출력 셀 70에 출력하는 데이터 신호를 발생하는 코어(50)를 갖는다. 이 데이터 신호는, 본 실시예에서는 USB 포트인 주변장치 80에 적합한 더 높은 전압 영역을 사용하여 입출력 셀 내부에서 레벨 시프트된다.
집적회로(100)는 셀의 가장자리를 돌아 형성되고 셀의 다양한 부분에 전력을 공급하는 전압 레일들을 갖는다. 따라서, 모든 전압 영역에 공통되는 저전압 레벨 레일 VSS가 존재한다. 코어(60)에 대해 고전압 레벨을 공급하는 VDD 코어 전압 레일과, 입출력 셀 70 및 72 내부의 소자에 대해 고전압 레벨을 제공하는 VDDNAT와, 주변 장치 80 및 84가 동작할 때의 고전압 레벨인 VDDIO가 존재한다.
본 실시예에서는, VDDCORE가 1V인 한편, VDDNAT가 1.8V이고 VDDIO가 3.3V이다. 본 실시예에서는 이와 같은 VDDNAT의 수치에 대해 VDDIO가 3.3V이기는 하지만, VDDIO가 1.8V보다 크고 3.6V보다 작은 임의의 레벨일 수도 있다.
이들 전압 레일들은 셀 80에서 전압 레벨을 공급하기 위한 외부 핀들에 접속된다. 도 4b는 이들 외부 접속을 더욱 상세히 나타낸 것이다.
본 실시예에서는 입출력 셀 70이 집적회로(100)의 가장 자리에 있는 전압 레일로부터 Vreflow를 받고 이것을 중간 전압 레벨로 사용한다. 이와 같은 전압 레벨은, 내부에 전압 발생기를 갖고 발생된 전압 레벨을 Vreflow 전압 레일에 공급하는 추가적인 입출력 셀 72에 의해 발생된다. 입출력 셀 72는 또 다른 주변장치 84에 신호를 출력한다.
도 4b는, 핀들로부터 집적회로의 가장자리에 접점이 형성되고 이 가장자리로부터 코어(60)가 형성된 실리콘으로 접점이 형성되는 방법의 개략적인 단면도를 나타낸 것이다.
도 5는 저전압 영역으로부터 더 높은 전압 영역으로 입력 디지털 데이터 신호를 레벨 시프트하는 방법의 단계들을 나타낸 흐름도이다. 따라서, 처음에는 디지털 데이터 신호가 저전압 영역으로부터 수신되어 제 1 전압 레벨 시프트와 제 2 전압 레벨 시프터로 전송된다. 제 1 전압 레벨 시프터는 디지털 데이터 신호를 고전압 영역 high V 또는 중간의 기준 저전압 레벨(high V-native V)의 레벨로 시프트한다. 제 2 레벨 시프터로 전송된 신호는, 그것의 고전압 레벨로서 native V를 갖고 그것의 저전압 레벨로서 전압 영역의 저전압 레벨 lowV를 갖는 저전압 영역으로 시프트된다. 이에 따르면, 서로 다른 전압 레벨을 갖지만 nativeV의 전압차를 각각 갖는 전압 신호가 생성된다.
그후, 이 방법은 제 1 레벨 시프트된 신호의 값에 응답하여 출력으로부터 고전압 레벨 high V를 접속하거나 분리한다. 마찬가지로, 제 2 레벨 시프트된 신호에 응답하여 low V가 출력으로부터 분리되거나 출력에 접속된다. 따라서, 입력된 디지털 데이터 신호의 값에 의존하여, 고전압 레벨이 출력되거나 저전압 레벨이 출력에 접속되고, 이와 같은 식으로 입력 디지털 데이터 신호가 더 높은 전압 영역의 대응하는 디지털 데이터 신호로 시프트된다. 이때, 신호도 반전되지만, 어떤 경우에는 신호를 버퍼링하는 것이 자주 요구되는 단순한 인버터를 사용하여 이것을 교정할 수 있다는 점에 주목하기 바란다.
첨부된 도면을 참조하여 본 발명의 예시적인 실시예를 상세히 설명하였지만, 본 발명은 이들 정확한 실시예들에 한정되지 않으며, 첨부된 청구범위에 규정된 본 발명의 보호범위 및 사상을 벗어나지 않으면서 당업자에 의해 다양한 변경 및 변형이 행해질 수 있다는 것은 자명하다. 예를 들면, 본 발명의 보호범위를 벗어나지 않으면서 독립항들의 특징들과 함께 다음의 종속항들의 특징의 다양한 조합이 행해질 수도 있다.

Claims (12)

  1. 디지털 신호를 처리하고, 고전압 레벨을 받는 고전압 입력과 저전압 레벨을 받는 저전압 입력을 구비한 처리회로로서,
    네이티브 전압 영역에서 전력이 공급될 때 최적으로 동작하도록 설계되고, 상기 저전압 레벨이 네이티브 저전압 레벨과 같을 때, 네이티브 고전압 레벨이 상기 고전압 레벨보다 낮은 복수의 소자들과,
    상기 네이티브 고전압 레벨을 받는 추가적인 입력을 구비하고,
    상기 회로의 상기 복수의 소자들 중에서 적어도 일부는 적어도 1개의 소자를 각각 갖는 2개의 세트로 배치되고, 제 1 세트는 저전압 레벨로서 중간의 기준 저전압 레벨을 갖고 고전압 레벨로서 상기 고전압 레벨을 갖는 상부 전압 영역에 배치되고, 제 2 세트는 고전압 레벨로서 상기 네이티브 고전압 레벨을 갖고 저전압 레벨로서 상기 저전압 레벨을 갖는 하부 전압 영역에 배치되고,
    상기 중간의 기준 저전압 레벨은 상기 고전압 레벨로부터 상기 네이티브 고전압 레벨을 감산하여 생성된 전압 레벨을 포함하여, 상기 제 1 및 제 2 세트의 상기 소자들이 최적의 동작 전압차에서 또는 이 최적의 동작 전압차 근처에서 동작하는 처리회로.
  2. 제 1항에 있어서,
    상기 처리회로는,
    상기 중간의 기준 저전압 레벨을 발생하도록 구성된 전압 레벨 발생기를 더 구비하고, 상기 전압 레벨 발생기는, 상기 고전압 레벨과 상기 네이티브 고전압 레벨을 받고, 상기 받은 고전압 레벨과 상기 받은 네이티브 고전압 레벨 사이의 전압차와 동일한 전압 레벨을 발생하고 상기 전압차를 상기 중간의 기준 저전압 레벨로서 출력하는 전압차 발생수단을 구비한 처리회로.
  3. 청구항 1에 기재된 처리회로를 구비한 입출력 회로로서, 상기 고전압 레벨보다 낮은 입력 고전압 레벨과 상기 저전압 레벨에 위치한 입력 저전압 레벨을 갖는 입력 디지털 데이터 신호를 받는 데이터 입력과, 상기 고전압 레벨과 상기 저전압 레벨을 갖는 디지털 데이터 신호를 출력하는 데이터 출력을 구비하고,
    상기 제 1 세트의 소자들은, 상기 고전압 레벨과 상기 중간의 기준 저전압 레벨 사이에서 전력이 공급되고 상기 받은 입력 디지털 데이터 신호의 상기 전압 레벨을 상기 입력 고전압 레벨로부터 상기 고전압 레벨로 그리고 상기 입력 저전압 레벨로부터 상기 중간의 기준 저전압 레벨로 시프트하도록 구성된 제 1 전압 레벨 시프터를 구비하고,
    상기 입출력 회로는 상기 고전압 레벨과 출력을 접속하거나 분리하도록 구성된 제 1 스위칭 소자를 구비하고, 상기 제 1 스위칭 소자는 상기 제 1 전압 레벨 시프터에 의해 출력된 신호에 의해 제어되고,
    상기 제 2 세트의 소자들은, 상기 네이티브 고전압 레벨과 상기 저전압 레벨 사이에서 전력이 공급되고 상기 받은 입력 디지털 데이터 신호의 상기 고전압 레벨을 상기 네이티브 고전압 레벨로 시프트하도록 구성된 제 2 전압 레벨 시프터를 구비하고,
    상기 입출력 회로는 상기 저전압 레벨과 출력을 접속하거나 분리하도록 구성된 제 2 스위칭 소자를 구비하고, 상기 제 2 스위칭 소자는 상기 제 2 전압 레벨 시프터에 의해 출력된 신호에 의해 제어되는 입출력 회로.
  4. 제 3항에 있어서,
    상기 제 1 전압 레벨 시프터가 상기 고전압 레벨과 상기 중간 기준 저전압 레벨 사이에서 전력이 공급되는 프리드라이버를 구비하고, 상기 제 2 전압 레벨 시프트가 상기 네이티브 고전압 레벨과 상기 저전압 레벨 사이에서 전력이 공급되는 프리드라이버를 구비한 입출력 회로.
  5. 제 3항에 있어서,
    상기 제 1 스위칭 소자는 추가적인 적어도 1개의 PMOS 트랜지스터와 직렬 배치된 PMOS 트랜지스터를 구비하고, 상기 추가적인 적어도 1개의 PMOS 트랜지스터는 그것의 게이트에서 상기 중간의 기준 저전압 레벨을 받도록 구성된 입출력 회로.
  6. 제 5항에 있어서,
    상기 제 2 스위칭 소자는 추가적인 적어도 1개의 NMOS 트랜지스터와 직렬 배치된 NMOS 트랜지스터를 구비하고, 상기 추가적인 적어도 1개의 NMOS 트랜지스터는 그것의 게이트에서 상기 네이티브 고전압 레벨을 받도록 구성된 입출력 회로.
  7. 데이터 신호를 발생하는 적어도 1개의 코어를 포함하는 복수의 부품과,
    상기 복수의 부품에 전압 레벨들을 전달하도록 구성되고, 고전압 레벨을 전달하는 고전압 레일을 포함하는 제 1 전압 레일과, 저전압 레벨을 전달하는 저전압 레일을 포함하는 제 2 전압 레일과, 상기 고전압 레벨보다 낮고 상기 프로세서 코어에 전력을 공급하기 위한 고전압 레벨인 중간 전압 레벨을 전달하는 제 3 전압 레일을 구비한 복수의 전압 레일과,
    상기 코어로부터 상기 데이터 신호를 수신하고 상기 데이터 신호의 고전압 레벨을 더 높은 전압의 레벨로 변환하며 청구항 3에 기재된 입출력 회로를 포함하는 입출력 셀을 구비한 집적회로.
  8. 제 7항에 있어서,
    상기 입출력 셀은, 상기 중간의 기준 저전압 레벨을 발생하도록 구성된 전압 레벨 발생기를 더 구비하고, 상기 전압 레벨 발생기는, 상기 고전압 레벨과 상기 네이티브 고전압 레벨을 받고, 상기 받은 고전압 레벨과 상기 받은 네이티브 고전압 레벨 사이의 전압차와 동일한 전압 레벨을 발생하고 상기 전압차를 상기 중간의 기준 저전압 레벨로서 출력하는 전압차 발생수단을 구비한 집적회로.
  9. 제 8항에 있어서,
    상기 집적회로는, 상기 입출력 셀의 상기 전압 레벨 발생기로부터 상기 중간의 기준 저전압 레벨을 받고 상기 중간의 기준 저전압 레벨을 전달하는 제 4 전압 레일을 더 구비하고, 상기 집적회로는, 청구항 3에 기재된 입출력 회로를 포함하고 상기 제 4 전압 레일로부터 상기 중간의 기준 저전압을 받는 추가적인 입출력 셀을 더 구비한 집적회로.
  10. 고전압 레벨을 받는 고전압 입력수단과 저전압 레벨을 받는 저전압 입력수단을 구비한 디지털 신호 처리수단으로서,
    네이티브 전압차 사이에서 전력이 공급되어 최적으로 동작하도록 설계된 복수의 소자를 구비하고, 상기 저전압 레벨이 네이티브 저전압 레벨과 같을 때, 네이티브 고전압 레벨이 상기 고전압 레벨보다 낮고,
    상기 디지털 신호처리수단은,
    상기 네이티브 고전압 레벨을 받는 추가의 입력수단과,
    중간의 기준 저전압 레벨을 발생하고, 상기 고전압 레벨과 상기 네이티브 고전압 레벨을 받으며, 상기 받은 고전압 레벨과 상기 받은 네이티브 고전압 레벨 사이의 전압차와 같은 전압 레벨을 발생하고 상기 전압차를 상기 중간의 기준 저전압 레벨로서 출력하는 전압차 발생수단을 포함하는 전압 레벨 발생수단과,
    상기 고전압 레벨보다 낮은 입력된 고전압 레벨과 상기 저전압 레벨에 위치한 입력된 저전압 레벨을 갖는 입력 디지털 데이터 신호를 수신하는 데이터 입력수단과 상기 고전압 레벨과 상기 저전압 레벨을 갖는 디지털 데이터 신호를 출력하는 데이터 출력수단을 더 구비하고,
    상기 고전압 레벨과 상기 중간의 기준 저전압 레벨 사이에서 전력이 공급되는 제 1 세트와 상기 네이티브 고전압 레벨과 상기 저전압 레벨 사이에서 전력이 공급되는 제 2 세트의 적어도 1개의 소자를 각각 갖는 2개의 세트로 상기 회로의 상기 복수의 소자들 중에서 적어도 일부가 배치되어, 상기 제 1 및 상기 제 2 세트의 상기 소자들이 최적의 동작 전압차에서 또는 이 최적의 동작 전압차 근처에서 동작하는 디지털 신호 처리수단.
  11. 고전압 레벨과 저전압 레벨 사이의 고전압 영역에서 전력이 공급되고 네이티브 전압차 사이에서 전력이 공급되어 최적으로 동작하도록 설계되는 복수의 소자들을 포함하는 회로를 사용한 디지털 신호 처리방법으로서,
    상기 저전압 레벨이 네이티브 저전압 레벨과 같을 때, 네이티브 고전압이 상기 고전압 레벨보다 낮고,
    상기 신호 처리방법은,
    상기 고전압 영역의 상기 고전압 레벨을 받는 단계와,
    상기 네이티브 고전압 레벨을 받는 단계와,
    상기 저전압 레벨을 받는 단계와,
    상기 고전압 영역의 상기 고전압 레벨로부터 상기 네이티브 고전압 레벨을 감산하여 중간의 기준 저전압 레벨을 발생하는 단계와,
    저전압 레벨 신호로서 상기 중간의 기준 저전압 레벨을 받고 고전압 레벨 신호로서 상기 고전압 레벨을 받도록 배치된 제 1 세트와 고전압 레벨 신호로서 상기 네이티브 고전압 레벨을 받고 저전압 레벨 신호로서 상기 저전압 레벨을 받도록 배치된 제 2 세트의 적어도 1개의 소자를 각각 갖는 2개의 세트로 상기 회로의 상기 복수의 소자들 중에서 적어도 일부를 배치하는 단계를 포함하는 디지털 신호 처리방법.
  12. 제 11항에 있어서,
    상기 고전압 레벨보다 낮은 입력 고전압 레벨과 상기 저전압 레벨에 위치한 입력 저전압 레벨을 갖는 입력 디지털 데이터 신호를 수신하는 단계와,
    상기 고전압 레벨과 상기 저전압을 갖는 상기 고전압 영역에서 디지털 데이터 신호를 발생하여 출력하는 단계를 더 포함하고,
    상기 고전압 영역에서 상기 디지털 데이터 신호를 발생하여 출력하는 상기 단계는,
    상기 제 1 세트의 소자들을 사용하여 상기 수신한 입력 디지털 데이터 신호를 상기 입력 고전압 레벨로부터 상기 고전압 레벨로 그리고 상기 입력 저전압 레벨로부터 상기 중간의 기준 저전압 레벨로 레벨 시프트하는 단계와,
    상기 레벨 시프트된 입력 디지털 데이터 신호를 사용하여 제 1 스위칭 소자를 제어함으로써, 상기 고전압 레벨을 출력에 접속하거나 분리하여, 상기 입력 고전압 레벨을 갖는 상기 디지털 입력 데이터 신호에 응답하여 고전압 레벨을 출력하는 단계와,
    상기 제 2 세트의 소자들을 사용하여 상기 수신된 입력 디지털 데이터 신호를 상기 입력 고전압 레벨로부터 상기 네이티브 고전압 레벨로 레벨 시프트하는 단계와,
    상기 레벨 시프트된 입력 디지털 데이터 신호를 사용하여 제 2 스위칭 소자를 제어함으로써, 상기 저전압 레벨을 출력에 접속하거나 분리하여, 상기 입력 저전압 레벨을 갖는 상기 디지털 입력 데이터 신호에 응답하여 저전압 레벨을 출력하는 단계를 포함하는 디지털 신호 처리방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8723572B1 (en) * 2012-03-30 2014-05-13 Altera Corporation Apparatus and methods to correct differential skew and/or duty cycle distortion
US9237001B1 (en) 2014-01-20 2016-01-12 Altera Corporation Method and apparatus to calibrate duty cycle distortion
CN104270142B (zh) * 2014-10-20 2017-05-17 深圳芯邦科技股份有限公司 多电压域的输入/输出缓冲器
CN107688366B (zh) * 2017-08-28 2020-11-17 广州慧智微电子有限公司 一种ldo电路及ldo的实现方法
TWI654842B (zh) * 2017-10-20 2019-03-21 立積電子股份有限公司 反相器
JP2019219718A (ja) * 2018-06-15 2019-12-26 セイコーエプソン株式会社 回路装置、電子機器及び移動体
US10812138B2 (en) 2018-08-20 2020-10-20 Rambus Inc. Pseudo-differential signaling for modified single-ended interface
US10715139B2 (en) * 2018-08-29 2020-07-14 Advanced Micro Devices, Inc. Gate-source voltage generation for pull-up and pull-down devices in I/O designs
US10637446B1 (en) 2019-06-24 2020-04-28 Sandisk Technologies Llc Dual voltage range CMOS receiver
US11531363B2 (en) * 2020-01-06 2022-12-20 Arm Limited Voltage tracking circuitry for output pad voltage
US11275426B2 (en) * 2020-02-14 2022-03-15 Arm Limited System and method for controlling power mode transitions
KR20230040754A (ko) 2021-09-16 2023-03-23 삼성전자주식회사 복수의 바이어스 전압들에 기초하여 출력 전압을 생성하는 출력 드라이빙 회로 및 이의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002344541A (ja) * 2001-05-14 2002-11-29 Seiko Epson Corp 信号検出回路、データ転送制御装置及び電子機器
US20040046684A1 (en) * 2002-09-11 2004-03-11 Paolo Cusinato Low power pipeline analog-to-digital converter
KR20090123004A (ko) * 2007-03-21 2009-12-01 콸콤 인코포레이티드 전압 스윙을 제어하는 회로 장치 및 방법
KR101044550B1 (ko) * 2006-01-12 2011-06-27 콸콤 인코포레이티드 얇은­산화물 전계 효과 트랜지스터들을 이용하는 디지털 출력 드라이버 및 입력 버퍼

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3333376B2 (ja) * 1996-02-02 2002-10-15 松下電器産業株式会社 クロック再生装置
US5804998A (en) * 1996-12-26 1998-09-08 International Business Machines Corporation Voltage upwardly compliant CMOS off-chip driver
US5852375A (en) * 1997-02-07 1998-12-22 Silicon Systems Research Limited 5v tolerant I/O circuit
US6351358B1 (en) * 1998-06-11 2002-02-26 Intel Corporation Stress-follower circuit configuration
US6130557A (en) * 1999-04-26 2000-10-10 Ati Technologies, Inc. Three level pre-buffer voltage level shifting circuit and method
US6693469B2 (en) * 2001-05-01 2004-02-17 Lucent Technologies Inc. Buffer interface architecture
US6825721B2 (en) * 2002-07-12 2004-11-30 Texas Instruments Incorporated Amplifier gain boost circuitry and method
US6980032B1 (en) * 2003-10-27 2005-12-27 National Semiconductor Corporation Level translator
CN100413073C (zh) * 2005-03-30 2008-08-20 中芯国际集成电路制造(上海)有限公司 用于避免多电源输入/输出的瞬态短路电流的集成电路
US7495483B2 (en) * 2005-06-30 2009-02-24 Stmicroelectronics Pvt. Ltd. Input buffer for CMOS integrated circuits
GB2469636B8 (en) * 2009-04-20 2017-08-02 Advanced Risc Mach Ltd Protecting lower voltage domain devices during operation in a higher voltage domain
GB2469634B (en) * 2009-04-20 2015-11-11 Advanced Risc Mach Ltd Input-output device protection
US8237422B2 (en) * 2009-05-09 2012-08-07 Cosmic Circuits Private Limited Efficient switch cascode architecture for switching devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002344541A (ja) * 2001-05-14 2002-11-29 Seiko Epson Corp 信号検出回路、データ転送制御装置及び電子機器
US20040046684A1 (en) * 2002-09-11 2004-03-11 Paolo Cusinato Low power pipeline analog-to-digital converter
KR101044550B1 (ko) * 2006-01-12 2011-06-27 콸콤 인코포레이티드 얇은­산화물 전계 효과 트랜지스터들을 이용하는 디지털 출력 드라이버 및 입력 버퍼
KR20090123004A (ko) * 2007-03-21 2009-12-01 콸콤 인코포레이티드 전압 스윙을 제어하는 회로 장치 및 방법

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