JPH08250999A - 電子回路及びその消費電力低減方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、単純な構造でかつ必要な素子数で
消費電力の低減をはかることができる電子回路及びその
消費電力低減方法を提供することにある。 【構成】 入力信号Ｄと、この入力信号が必要か否かの
判定を行う判定信号Ｇとを入力する電子回路１であっ
て、前記判定信号Ｇにより前記入力信号Ｄの入力が必要
か否かを判断し、前記入力信号Ｄの入力が必要な時には
前記入力信号Ｄを入力し、前記入力信号Ｄの入力が不必
要な時には最後に入力した入力信号Ｄの値を保持する信
号入力手段３を備えてある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子回路及びその消費
電力低減方法に関する。

【０００２】

【従来の技術】複数の入力信号をもとに動作する電子回
路において、必ずしも常に入力を必要としない信号が存
在する場合、従来の電子回路では、不必要な信号入力を
許し、回路の無駄な動作を看過した上で、その出力を使
用せずに捨ててしまうことがあり、無駄な回路動作によ
る電力消費が発生していた。これらの無駄な電力消費に
より、直接的な電力の無駄な消費はもとより、熱の発生
により回路冷却のコストが上昇し、果ては回路の誤動作
や故障の原因ともなっていた。また、複数の出力信号を
出力する電子回路において、その出力信号が必ずしも常
に意味を持たない場合、従来の電子回路では、不必要な
信号出力を許し、無駄な信号の状態遷移を電子回路の外
へ広げてしまうことがあった。このような意味のある情
報を持たない信号を出力することで、その信号を入力す
る他の電子回路で無駄な回路動作が発生し、それに伴い
直接的な電力の無駄な消費はもとより、熱の発生により
回路冷却のコストが上昇し、果ては回路の誤動作や故障
の原因ともなっていた。以上に示すように、意味のある
情報を持たない信号の入出力は無駄な電力消費の原因と
なるばかりか、回路の誤動作や故障を招きかねない。

【０００３】また、電子回路の回路モジュール間を伝送
される信号は、長い配線を伝送されることが多い。この
長い配線は浮遊容量が大きいため、このような配線を充
放電しながら、信号を伝送することは、多大の電力を消
費してしまう。

【０００４】一方、電子回路のうち、同期式の論理回路
を用いた半導体集積回路においては、クロック信号は正
しい動作を保証するために重要であり、多数のクロック
分配方式が提案されている。たとえば南(Minami)等の"C
lock Tree Synthesis Basedon RC Delay Balancing,"IE
EE Custom Integrated Circuit Conference,pp.28.3.1-
4,1992.や高野らの“ディレー・スキュー最小化のため
の線幅最適化クロック配線手法”、信学技報CAS93-9,p
p.57-63. などの論文に詳細に記述されているように、
チップ、すなわち半導体集積回路全体の各所でのクロッ
ク信号間の到達時間の差（クロック・スキュー）やチッ
プのクロック入力端子からクロックで駆動される回路ま
での信号到達時間（クロック・ディレー）を小さくする
ための研究が報告されている。

【０００５】これらの技術においてはクロック・スキュ
ーを小さくするために、チップのクロック入力端子から
クロック信号を必要とする多数の回路、多くの場合はフ
リップ・フロップなどの記憶素子までの信号遅延が同一
になるように配線を決定していた。この技術において
は、クロック配線の形態としてチップのクロック入力端
子からクロック信号の配線をツリー状に布線し、ツリー
の根つまりクロックの入力端子からクロック信号が必要
な素子までのディレーをバランスする事によってクロッ
クスキューを最小化していた。配線形状を決定する段階
で、分岐点をクロックディレーがバランスするように決
定できるためこのような配線が可能となる。

【０００６】さらに、クロック・ディレーを縮小するた
めの技術として、ツリー状のクロック配線の適当な位置
にバッファを挿入して信号波形の劣化を回復する方法
や、クロック配線の配線幅を可変として幅の最適化をは
かるなどの提案がなされている。配線幅を調節して遅延
を減少させる方法は、配線幅を広くすれば配線抵抗は減
少するが配線の静電容量は増加する、逆に配線幅を狭く
すれば配線抵抗は増加するものの配線の静電容量は減少
するという性質を利用して、流れる電流量の大きなクロ
ック配線の根元は配線幅を広げ逆に電流量の少ない先端
部は静電容量が少なくなるように配線幅を狭めてある。
実際の線幅の決定には遅延時間を目的関数、クロック・
スキューをゼロとした最適化問題を解く事によって決定
できる。

【０００７】クロック配線で消費される電力が半導体集
積回路の消費電力全体に占める割合は日経マイクロデバ
イス１９９４年７月号３５頁“ＣＭＯＳ論理回路”の図
１などに示されたようにかなり大きく、半導体集積回路
の低消費電力化の上での問題である。それは、多くの同
期式ディジタル回路の場合、当該半導体集積回路の最も
高速動作する部分をクロック信号に同期させて動作させ
るため、クロック配線が当該集積回路の中で最も高い周
波数の信号を伝搬する事になるためと、半導体集積回路
中の多数のフリップ・フロップなど記憶素子をクロック
信号で駆動する必要がある事による。

【０００８】これは、最近の主流であるＣＭＯＳ方式の
集積回路における消費電力Ｐがよく知られているよう
に、 Ｐ＝Ｃ_Ｌ・Ｖ² ・ｆ …… （１） で表される事を考えれば分かる。ここでＣ_L は対象回路
の負荷容量であり、Ｖは電源電圧、ｆは動作周波数であ
る。

【０００９】（１）式を考えると、クロック配線の場合
は、一つの信号で駆動される負荷容量の総和Ｃ_L が大き
く、クロック周波数ｆも大きいため消費電力が大きい事
は明らかである。

【００１０】従来、クロック配線の消費電力を低下させ
るために使われる手法は、配線長を短くする事によって
負荷容量を低減させる、フリップ・フロップのクロック
入力端子の静電容量を小さくする、などの手段が多かっ
た。さらに、クロック信号の振幅を小さくする事によっ
て消費電力を少なくする方法なども提案されている。た
とえば、Nakagome,Yoshinobuなどによる米国特許5,266,
848"CMOS CIRCUITWITH REDUCED SIGNAL" や、Nakagome
らによる"Sib-1-V Swing Internal Bus Architecture f
or Future Low-Power ULSI's",IEEE Journal of Solid-
State Circuits,Vol.28, No.4,pp.414-419, April 1993
には論理振幅を小さくしＬＳＩ内部のバスに信号を伝播
させる方法が記述されている。しかし、そこに記述され
た方法は信号の振幅を小さくするためのドライバー回路
においては特殊な第２の電源電圧を利用する事によって
論理振幅を小さくしている。また信号を受けるレシーバ
ー回路においては縮小された論理振幅を回復するための
特別な論理振幅回復回路を用いる手法が提案されてい
る。

【００１１】別の半導体集積回路の低消費電力化の手法
としては、従来の回路技術では一回の論理振幅で電源か
らグランドに捨てられていた電荷を再利用する方法があ
る。Kawahara et al."A Charge recycle refresh for G
b-scale DRAMs in File Applications",1993 Symposium
on VLSI Circuits Digest of Technical Papers,pp.41
-42 に述べられている方法によれば信号線間の電荷が再
利用されている。

【００１２】

【発明が解決しようとする課題】以上のように従来の電
子回路では、意味のある情報を持たない信号を入出力す
ることによって無駄な電力消費が発生したり、回路の誤
動作や故障を招いていた。

【００１３】また、回路モジュール間を伝送される信号
のスイッチング確率が大きければ大きいほど充放電によ
る電力消費が大きくなるので、回路モジュール間を伝送
される信号のスイッチング確率を低減することを考慮す
る必要があった。

【００１４】一方、半導体集積回路の消費電力を低減す
るにはクロック信号を低電力でチップ全体に配分する必
要がある。さらにクロック信号伝搬に要求される性質と
して、クロック・スキューを小さくする事とクロックデ
ィレーを小さくする事、およびクロック信号の形状が所
望のデューティ比になった正確な矩形波となっている事
が要求される。

【００１５】そこで、本発明は、この様な従来の事情に
鑑みて成されたものであり、発明の目的は、単純な構造
でかつ必要な素子数で消費電力の低減をはかることがで
きる電子回路及びその消費電力低減方法を提供すること
にある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に第１の発明の特徴は、入力信号と、この入力信号が必
要か否かの判定を行う判定信号とを入力する電子回路で
あって、前記判定信号により前記入力信号の入力が必要
か否かを判断し、前記入力信号の入力が必要な時には前
記入力信号を入力し、前記入力信号の入力が不必要な時
には最後に入力した入力信号の値を保持する信号入力手
段を備えることである。

【００１７】ここで、前記信号入力手段は、ラッチ回路
で構成されていることが好ましい。

【００１８】また、第２の発明の第１の特徴は、２つ以
上の電子回路間を接続する信号線の消費電力を低減する
方法において、一方の電子回路から他方の電子回路に送
られる信号を符号化し、この符号化前の信号のスイッチ
ング確率の総和より符号化後の信号のスイッチング確率
の総和を小さくすることである。

【００１９】さらに、第２の発明の第２の特徴は、２つ
以上の電子回路間を接続する信号線の消費電力を低減す
る方法において、一方の電子回路内にエンコーダを備
え、他方の電子回路内にデコーダを備え、前記一方の電
子回路から前記他方の電子回路に送られるべき信号を符
号化し、この符号化された信号のスイッチング確率の総
和を復号された信号のスイッチング確率の総和より小さ
くすることである。

【００２０】また、第３の発明の第１の特徴は、電子回
路における入力端子と素子との間の消費電力の低減方法
において、前記入力端子より供給された所定の振幅を有
する入力クロックを、前記電子回路の信号論理ゲートの
スレッシュホールド電圧値をはさみ前記所定の振幅の二
分の一以下の信号電位変化をもつクロック信号に変換す
るドライバ回路を前記入力端子側に設け、前記ドライバ
回路にて変換されたクロック信号を前記入力クロック信
号に変換する論理振幅伸張回路を前記素子側に設けたこ
とである。

【００２１】さらに第３の発明の第２の特徴は、入力端
子と電位の高い第１の電源線、及び、この第１の電源線
より低い電位の第２の電源線と前記入力端子の間に直列
に接続された複数のトランジスタ列と、前記入力端子に
入力される入力信号を用いて生成された信号を前記トラ
ンジスタ列のゲート端子に接続する前置回路と、出力端
子の電圧が予め設定された電圧以上になると出力が変化
する第１の出力電圧レベル検知回路と、この第１の出力
電圧レベル検知回路の出力によって前記第１の電源線か
らの電流流入を遮断する第１のフィードバック回路と、
出力端子の電圧が予め設定された電圧以下になると出力
が変化する第２の出力電圧レベル検知回路と、この第２
の出力電圧レベル検知回路の出力によって前記第２の電
源線への電流流入を遮断する第２のフィードバック回路
とを備えることである。

【００２２】また、第４の発明の特徴は、クロック信号
で駆動すべき複数の記憶素子を２つのグループに分け、
第１のグループに属する記憶素子としてクロック信号の
立ち上がりで記憶するものを使用し、第二のグループに
属する記憶素子としてクロック信号の立ち下がりで記憶
するものを使用し、前記第１のグループを駆動するクロ
ック信号と前記第２のグループを駆動するクロック信号
を１８０度位相の異なったクロック信号をそれぞれ入力
し、前記第１のグループと、前記第２のグループとの間
で、前記クロック信号の立ち上がり及び立ち下がりの際
に電荷を移動することである。

【００２３】

【作用】上記第１の発明の構成によれば、電子回路にあ
る信号を入力する前に、その信号を入力するか否かを判
断した上で、意味がある時のみその信号を入力し、それ
以外の場合はその信号が最後に意味を持っていた時の状
態を保持して回路に入力することで電子回路の無駄な動
作を防ぎ、無駄な電力消費を防ぐ。

【００２４】また、電子回路からある信号を出力する前
に、その信号を出力する意味があるか否かを判断した上
で、意味がある時のみその信号を加工せずに出力し、そ
れ以外の場合はその信号が最後に意味を持っていた時の
状態を保持して出力することで無駄な電力消費を防ぐこ
とができるものである。

【００２５】また、上記第２の発明の構成によれば、寄
生容量の大きな電子回路間の信号線の電位変動を抑制す
ることが消費電力の低減につながるので、モジュール間
の信号線の遷移確率を抑制する方法として、複数の信号
線があったとき、その情報量が失われないように信号を
コード化して伝送することにより電子回路の消費電力を
低減することができるのである。

【００２６】また、上記第３の発明の構成によればクロ
ック信号の論理振幅ＶL を電源電圧Ｖddの１／２以下に
することにより、消費電力を下げる事を可能とする。こ
れについて、電源電圧Ｖddと論理振幅電圧ＶL が異なる
場合のスイッチングによる負荷容量に対する充放電によ
って消費される電力を表す、（２）式を用いて、第１の
発明を説明する。この場合も消費電力のおもな成分は負
荷容量に対する充放電であるとの仮定が成り立つ。本発
明によるクロック分配回路の消費電力は、消費電力Ｐが
次の式で表せる。

【００２７】

【数１】 ただしＶddは時間ｔに対して一定とし、

【数２】 である事を考えると、次にように表現される Ｐｎ＝ＣL ・ＶL ・Ｖdd・ｆ0 …… （２） ただし、分配回路のクロック周波数はｆ0 である。また
被駆動回路の負荷容量はＣL とする。この式から明らか
にＶL を小さくすれば消費電力を小さくする事が可能と
なる。

【００２８】さらにＣＭＯＳ論理ゲートの出力の０、１
が反転する入力電圧である回路のスレッシュホールド電
圧をはさむようにクロック信号の論理振幅の電位の最大
値と最小値を設定する事によってクロック信号の論理値
の変化に対して標準的なＣＭＯＳ論理ゲートでクロック
信号を受けた場合も標準的な論理振幅に回復できる。ま
た、一般にＣＭＯＳ論理ゲートは入出力特性この部分が
最も感度が高い、つまり入力の変化に対して敏感に出力
が変化するため遅延を小さくすることが可能となる。

【００２９】第３の発明の構成に関連してクロックドラ
イバ回路、クロックバッファ回路の発明では、出力電位
を検出して所定のクロック信号の論理振幅の最大値また
は最小値を越えた時にドライバ回路またはバッファ回路
の負荷容量充電経路また放電経路を遮断することによっ
て電荷の不必要な散逸または不必要なレベルまでの充電
を防止し電力消費低減に寄与することが可能となる。さ
らにクロック信号を受けるラッチ、フリップ・フロップ
のクロック信号端子にはクロック信号の論理振幅を通常
のクランド電位と電源電位の振幅に変換する回路を付加
する事によってクロック系以外は通常の論理振幅を用い
る事が可能となる。

【００３０】また、第４の発明によればラッチ、フリッ
プ・フロップなどの記憶素子も含めてクロック系を相補
的に“０”の状態と“１”の状態の二つの状態を利用す
るように構成する事によって、一方のクロック配線系の
電荷を放電して他方のクロック配線系の容量を充電す
る。従って、前者（一方）の電荷を後者（他方）のクロ
ック配線系の充電に利用する事によって電荷の再利用を
可能とし不必要な散逸を防止することができるのであ
る。

【００３１】

【実施例】以下に本発明に係る電子回路及びその消費電
力低減方法の実施例を図面を参照しながら説明する。

【００３２】第１実施例 まず、第１の発明に関する第１の実施例について説明す
る。図１は、本発明に関する第１の実施例を示す。回路
内の信号はＨｉｇｈあるいはＬｏｗの値を持つ。本実施
例では、電子回路１内に入力判定モジュール３が設けら
れており、この入力判定モジュール３が行う入力判定を
もとに入力信号Ｄと、入力信号Ｄが入力の意味を持つか
否かを示す判定信号Ｇが回路に入力される。判定信号Ｇ
がＨｉｇｈの時、入力信号Ｄが入力の意味を持ち、判定
信号ＧがＬｏｗの時は入力信号Ｄが入力の意味を持たな
いことを示す。

【００３３】また、本実施例では、入力判定モジュール
３にラッチ回路を用いることで本発明の消費電力低減装
置を実現している。このラッチ回路の回路図を図２
（ａ）に示す。ラッチ回路の入力はＤ（データ）とＧ
（スイッチ）、出力はＱである。この入力Ｄ、Ｇ、出力
Ｑ間の真理値表を図２（ｂ）に示す。図２（ｂ）より明
らかなように、ＧがＨｉｇｈの時はＱ＝Ｄであるが、Ｇ
がＬｏｗの時はＱはそれより以前に、最後に遷移した後
の値を保持する。

【００３４】ここで、電子回路への入力信号Ｄをラッチ
回路のＤへ、判定信号Ｇをラッチ回路のＧへ接続するこ
とで、入力信号Ｄに意味がある時、すなわち、判定信号
ＧがＨｉｇｈの時のみ入力信号Ｄの値をそのまま回路内
に取り込み、また、入力信号Ｄに意味がない時、すなわ
ち判定信号ＧがＬｏｗの時には入力信号Ｄのそれまでの
値を保持することが可能となる。これにより、入力信号
Ｄの不必要な状態遷移を回路内に取り込むことがなくな
り、不必要な回路動作を防ぐことができる。

【００３５】第２実施例 図３は、第１の発明に関する第２の実施例を示す。回路
内の信号はＨｉｇｈあるいはＬｏｗの値を持つ。この実
施例では、電子回路１内に入力判定モジュール３及び判
定信号発生回路７が設けられている。この判定信号発生
回路７を備えているので、入力信号Ｄを必要とするかど
うかはこの回路内で独立して決定することができる。従
って、この信号Ｄを複数の回路が入力する場合であっ
て、各回路により必要か否かが異なる場合には各回路ご
とに判定信号発生回路７を備えることで、各回路が独立
して決定することができる。この決定により発生した判
定信号ＧがＨｉｇｈの時、入力信号Ｄは入力の必要があ
り、判定信号ＧがＬｏｗの時は入力信号Ｄは入力の必要
がないことを示す。これによって、入力信号Ｄが入力の
必要がある時、すなわち判定信号ＧがＨｉｇｈの時のみ
入力信号Ｄの値をそのまま回路内に取り込み、入力信号
Ｄに入力の必要がない時、すなわち判定信号ＧがＬｏｗ
の時には入力信号Ｄのそれまでの値を保持することが可
能となる。

【００３６】ここで、本実施例では、入力判定モジュー
ル３としてラッチ回路を用いることにより実現してもよ
い。図２（ａ）にラッチ回路の例を示す。ラッチ回路の
入力はＤ（データ）とＧ（スイッチ）、出力はＱであ
る。入力Ｄ、Ｇ、出力Ｑ間の真理値表を図１（ｂ）に示
す。図１（ｂ）より明らかなように、ＧがＨｉｇｈの時
はＱ＝Ｄであるが、ＧがＬｏｗの時はＱはそれより以前
に、最後に遷移した後の値を保持する。電子回路への入
力信号Ｄをラッチ回路のＤへ、判定信号Ｇをラッチ回路
のＧへ接続することで、入力信号Ｄが入力の必要がある
時、すなわち判定信号ＧがＨｉｇｈの時のみ入力信号Ｄ
の値をそのまま回路内に取り込み、入力信号Ｄに入力の
必要がない時、すなわち判定信号ＧがＬｏｗの時には入
力信号Ｄのそれまでの値を保持することが可能となる。
また、モジュール１２はＱに接続された回路５に対し入
力信号Ｄが必要か否かを問い合わせる機能を備えてもよ
い。

【００３７】本実施例により、入力信号Ｄの不必要な状
態遷移を回路内に取り込むことがなくなり、不必要な回
路動作を防ぐことができる。また入力信号Ｄが複数のモ
ジュール１１に入力される場合にＱに接続された電子回
路により、入力信号Ｄが必要か否かの判定をモジュール
ごとに要する場合に本実施例は効果がある。

【００３８】第３実施例 図４は、第１の発明に関する第３の実施例を示す。回路
内の信号はＨｉｇｈあるいはＬｏｗの値を持つ。この実
施例では入力信号Ｄと、入力信号Ｄが入力の意味をもつ
か否かを示す判定信号Ｇが回路に入力される。判定信号
ＧがＨｉｇｈの時、入力信号Ｄが入力の意味を持ち、判
定信号ＧがＬｏｗの時は入力信号Ｄが入力の意味を持た
ないことを示す。

【００３９】本実施例では、入力判定モジュール３に半
導体スイッチを用いることで本発明の消費電力低減装置
を実現している。このスイッチの入力ＧがＨｉｇｈの時
のみ、入力信号Ｄがそのまま出力され、それ以外の場合
は出力Ｑと入力Ｄは遮断される。出力Ｑの寄生容量によ
って、出力Ｑは直前に入力Ｄと導通していた状態のまま
長時間保存される。これによって、入力信号Ｄに意味が
ある時、すなわち判定信号ＧがＨｉｇｈの時のみ入力信
号Ｄの値をそのまま回路内に取り込み、入力信号Ｄに意
味がない時、すなわち判定信号ＧがＬｏｗの時には入力
信号Ｄのそれまでの値を保持することが可能となる。

【００４０】ここで、高速回路（回路のクロック周期が
ｎＳｅｃオーダー）においては、回路の寄生容量などに
よって、入力Ｄの状態遷移の最小間隔（すなわち回路の
クロック周期）の１０⁶ 倍程度の時間（ｍＳｅｃオーダ
ー）に渡って出力Ｑの状態を保存しておくことができ
る。しかし、Ｑの状態がＨｉｇｈだった場合、放電によ
りＱの状態は徐々にＬｏｗに近付き、ＨｉｇｈとＬｏｗ
の中間の状態になることで回路の誤動作をまねく。

【００４１】そこで最低限、入力Ｄの状態遷移の最小間
隔の１０⁵ 倍程度の時間間隔で出力Ｑの状態を再設定
（リフレッシュ）することが必要になる。リフレッシュ
の方法としては、次のような手段がある。

【００４２】リフレッシュ手段１．一定時間間隔で、Ｑ
がＨｉｇｈである場合には再充電をする。（図５
（ａ））状態遷移が最も少ない。ＤＲＡＭと同様のリフ
レッシュ回路（図５（ａ）の１１）が必要。入力信号Ｄ
の数が多い場合、それらのリフレッシュをひとつのリフ
レッシュ回路で実行できるので有効である。これにより
不要なＱの状態遷移が一度も起こらないのでＱの状態遷
移によって動作する回路が大規模で消費電力が大きい場
合に有効である。

【００４３】リフレッシュ手段２．一定時間間隔でＱの
状態をＨｉｇｈにする。（図５（ｂ））クロックＣを分
周器（図５（ｂ）の１３）に入力し、一定周期の信号
Ｃ’を作成し、Ｃ’を半導体スイッチに入力してＱを充
電する。直前のＱの状態がＬｏｗだった場合に一度だけ
状態遷移が発生するが、比較的簡単な回路で実現するこ
とができる。

【００４４】リフレッシュ手段３．一定時間間隔で、ス
イッチＧをＯＮにし、Ｑの状態をＤと等しくする。（図
５（ｃ））クロックＣを分周器（図５（ｃ）の１３）に
入力し、一定周期の信号Ｃ’を作成し、Ｃ’とＧの論理
和（ＯＲ）回路１５を半導体スイッチ９に入力すること
でＱの状態をＤと等しくする。スイッチＧがＯＮになっ
た瞬間のＤの状態が直前の状態と異なっていた場合に状
態遷移が発生するが、比較的簡単な回路で実現すること
ができる。以上により、入力信号Ｄの不必要な状態遷移
を回路内に取り込むことがなくなり、不必要な回路動作
を防ぐことができる。

【００４５】第４実施例 図６は、第１の発明に関する第４の実施例を示す。回路
内の信号はＨｉｇｈあるいはＬｏｗの値を持つ。この実
施例では、電子回路１内に入力判定モジュール３及び判
定信号発生回路７が設けられている。この判定信号発生
回路７を備えているので、入力信号Ｄを必要とするかど
うかはこの回路内で独立して決定することができる。従
って、この信号Ｄを複数の回路が入力する場合であっ
て、各回路により必要か否かが異なる場合には各回路ご
とに判定信号発生回路７を備えることで、各回路が独立
して決定することができる。この決定により判定信号Ｇ
が発生する。判定信号ＧがＨｉｇｈの時、入力信号Ｄは
入力の必要があり、判定信号ＧがＬｏｗの時は入力信号
Ｄは入力の必要がないことを示す。これによって、入力
信号Ｄが入力の必要がある時、すなわち判定信号ＧがＨ
ｉｇｈの時のみ入力信号Ｄの値をそのまま回路内に取り
込み、入力信号Ｄに入力の必要がない時、すなわち判定
信号ＧがＬｏｗの時には入力信号Ｄのそれまでの値を保
持することが可能となる。

【００４６】本実施例では、入力判定モジュール３に半
導体スイッチを用いることで本発明に係る消費電力低減
装置を実現してる。このスイッチの入力ＧがＨｉｇｈの
時のみ、入力信号Ｄがそのまま出力され、それ以外の場
合は出力Ｑと入力Ｄは遮断される。出力Ｑの寄生容量に
よって、出力Ｑは直前に入力Ｄと導通していた状態のま
ま長時間保存される。

【００４７】高速回路（回路の７ロック周期がｎＳｅｃ
オーダー）においては、回路の寄生容量などによって、
入力Ｄの状態遷移の最小間隔（すなわち回路のクロック
周期）の１０⁶ 倍程度の時間（ｍＳｅｃオーダー）に渡
って出力Ｑの状態を保存しておくことができる。しか
し、Ｑの状態がＨｉｇｈだった場合、放電によりＱの状
態は徐々にＬｏｗに近付き、ＨｉｇｈとＬｏｗの中間の
状態になることで回路の誤動作をまねく。

【００４８】そこで最低限、入力Ｄの状態遷移の最小間
隔の１０⁵ 倍程度の時間間隔で出力Ｑの状態を再設定
（リフレッシュ）することが必要になる。リフレッシュ
の方法としては、第３実施例に示した手段を用いる。

【００４９】以上により、入力信号Ｄの不必要な状態遷
移を回路内に取り込むことがなくなり、不必要な回路動
作を防ぐことができる。

【００５０】第５実施例 図７は、第１の発明に関する第５の実施例を示す。回路
内の信号はＨｉｇｈあるいはＬｏｗの値を持つ。この実
施例では、電子回路１から信号Ｄが出力される。この
時、信号を出力する必要があるかどうかは回路内で決定
され、それを表す信号Ｇが発生する。信号ＧがＨｉｇｈ
の時、信号Ｄは出力する必要があり、信号ＧがＬｏｗの
時は信号Ｄは出力する必要がないことを示す。

【００５１】また、本実施例では、ラッチを用いること
で本発明の消費電力低減装置を実現している。このラッ
チの回路図を図２（ａ）に示す。ラッチの入力はＤ（デ
ータ）とＧ（スイッチ）、出力はＱである。入力Ｄ、
Ｇ、出力Ｑ間の真理値表を図２（ｂ）に示す。図２
（ｂ）より明らかなように、ＧがＨｉｇｈの時はＱ＝Ｄ
であるが、ＧがＬｏｗの時はＱはそれより以前に、最後
に遷移した後の値を保持する。ここで、電子回路の出力
信号ＤをラッチのＤへ、信号ＧをラッチのＧへ接続する
ことで、信号Ｄを出力する必要がある時、すなわち信号
ＧがＨｉｇｈの時のみ信号Ｄの値をそのまま回路の外へ
出力し、信号Ｄを出力する必要がない時、すなわち信号
ＧがＬｏｗの時には信号Ｄのそれまでの値を保持するこ
とが可能となる。

【００５２】これにより、出力信号Ｄの不必要な状態遷
移を回路外に出力することがなくなり、不必要な電力消
費を防ぐことができる。

【００５３】第６実施例 図８は、第１の発明に関する第６の実施例を示す。回路
内の信号はＨｉｇｈあるいはＬｏｗの値を持つ。本実施
例においても電子回路１から信号Ｄが出力される。この
時、信号Ｄを出力する必要があるかどうかは回路内で決
定され、それを表す信号Ｇが発生する。信号ＧがＨｉｇ
ｈの時、信号Ｄは出力する必要があり、信号ＧがＬｏｗ
の時は信号Ｄは出力する必要がないことを示す。これに
よって、信号Ｄを出力する必要がある時、すなわち信号
ＧがＨｉｇｈの時のみ信号Ｄの値をそのまま回路の外へ
出力し、信号Ｄを出力する必要がない時、すなわち信号
ＧがＬｏｗの時には信号Ｄのそれまでの値を保持するこ
とが可能となる。

【００５４】また、本実施例では、半導体スイッチを用
いることで本発明の消費電力低減装置を実現している。
このスイッチの入力ＧがＨｉｇｈの時のみ、入力信号Ｄ
がそのまま出力され、それ以外の場合は出力Ｑと入力Ｄ
は遮断される。出力Ｑに大容量のキャパシタンスを設け
ておくことで、その寄生容量によって、出力Ｑは直前に
入力Ｄと導通していた状態のまま長時間保存される。

【００５５】高速回路（回路のクロック周期がｎＳｅｃ
オーダー）においては、回路の寄生容量などによって、
入力Ｄの状態遷移の最小間隔（すなわち回路のクロック
周期）の１０⁶ 倍程度の時間（ｍＳｅｃオーダー）に渡
って出力Ｑの状態を保存しておくことができる。しか
し、Ｑの状態がＨｉｇｈだった場合、放電によりＱの状
態は徐々にＬｏｗに近付き、ＨｉｇｈとＬｏｗの中間の
状態になることで回路の誤動作をまねく。

【００５６】そこで最低限、入力Ｄの状態遷移の最小間
隔の１０⁵ 倍程度の時間間隔で出力Ｑの状態を再設定
（リフレッシュ）することが必要になる。リフレッシュ
の方法としては、第３実施例に示したリフレッシュ手段
を用いる。

【００５７】これにより、出力信号Ｄの不必要な状態遷
移を回路外に出力することがなくなり、不必要な電力消
費を防ぐことができる。

【００５８】第７実施例 図９は、第１の発明に関する第７の実施例を示す。回路
内の信号はＨｉｇｈあるいはＬｏｗの値を持つ。この実
施例では信号Ｄ及びＧが回路から出力される。この時、
信号Ｄを出力する必要があるかどうかは回路内で決定さ
れ、それを表す信号Ｇが発生し、この信号Ｇを回路外へ
出力する。信号ＧがＨｉｇｈの時、信号Ｄは意味を持
ち、信号ＧがＬｏｗの時は信号Ｄは意味を持たないこと
を示す。これにより、出力信号Ｄの不必要な状態遷移を
他の回路がそのまま入力せずにおくことが可能になり、
不必要な電力消費を防ぐことができる。

【００５９】第８実施例 次に、第２の発明に関する第１の実施例について説明す
る。電子回路がモジュール化されているとき、モジュー
ル間を接続する信号線の電位レベルが頻繁に変動すると
消費電力が大きくなることが知られている。特に、ＣＭ
ＯＳ回路においては、消費電力は配線のキャパシタンス
と信号の遷移回数の積に比例することが知られている。
［「押し寄せる低電力化の波 転換期にはいるＣＭＯＳ
回路 Ｐａｒｔ２ ＣＭＯＳ回路」日経マイクロデバイ
ス１９９４年７月号、pp.35-38］。従って、寄生容量の
大きなモジュール間の信号線の電位変動を抑制すること
が消費電力の低減につながる。モジュール間の信号線の
遷移確率を抑制する方法として、複数の信号線があった
とき、その情報量が失われないように信号をコード化し
て伝送することにより電子回路の消費電力を低減する方
法を本発明の実施例として説明する。

【００６０】まず、最も簡単な例で説明する。図１０
（ａ）は、モジュールＡからモジュールＢへ信号ｘと信
号ｙが伝送されているとする。このとき、ｙはＡの内部
で、ｘとｚという信号から作られ、ｙ＝ＮＡＮＤ（ｘ，
ｚ）という関係にあったとする。そして、ｙの遷移確率
はｚの遷移確率よりも大きかったとする。回路を変更し
て図１０（ｂ）のように、ｘとｙの代わりにｘとｚを送
れば良いモジュールＢの中で必要な信号ｙは、モジュー
ルＢの入り口で信号ｘとｚから作ることができる。ｘと
ｚの遷移確率の合計はｘとｙの遷移確率の合計よりも小
さいから、低消費電力の信号伝送ができる。

【００６１】次に一般的な例を説明する。図１１（ａ）
のモジュールＡからモジュールＢへ信号ｘ₁ ，ｘ₂ ，
…，ｘ_n が伝送されているとする。これらの信号を情報
量が失われないように信号ｙ₁ ，ｙ₂ ，…，ｙ_m とエン
コードできたとする。そして、信号ａの遷移確率をＰ
（ａ）と表すとき、

【数３】 が成り立てば、図１１（ｂ）のような回路構成にするこ
とによって、より消費電力の少ない信号伝送ができる。

【００６２】なお、電力消費を詳細に考慮すると、図１
１（ｂ）においては、エンコーダＥ、デコーダＤによる
消費電力が加わる。従って、消費電力を減少させようと
すると、正確には、

【数４】 でなければならない。ここに、Ｐ_E 、Ｐ_D はそれぞれ、
エンコーダ、デコーダの消費電力である。

【００６３】第９実施例 上に説明したように、ＣＭＯＳの消費電力は信号の遷移
確率に比例するが、モジュール間の信号伝送にプリチャ
ージ方式を採用した場合は、遷移確率の考え方に注意を
要する。以下の説明では、プリチャージ電位が高電位で
あるとして進める。プリチャージ電位が低電位であると
きは電位の高低を逆に考えれば同様である。さて、プリ
チャージ方式では信号レベルが高電位のときは何も起こ
らないが信号レベルが低電位であるときは、高電位の信
号を低電位にして再び高電位にするという現象がおこ
る。従って信号遷移確率は実質的に信号が低電位になる
確率に等しい。すなわち、消費電力は信号が低電位にな
る確率に比例する［平木他：「データ依存論理振幅バス
アーキテクチャの提案」、電子情報通信学会技術報告Ｅ
Ｄ９４−３３（１９９４−３）］。この場合は、エンコ
ードするとき、信号が高電位になる確率がなるべく高く
なるようにすれば良い。特別な例として、図１２（ａ）
のように、伝送されている信号のひとつｘに着目する。
ｘはプリチャージ方式で伝送されている信号である。ｘ
が高電位になる確率が１／２より低ければ，ｘの反転信
号をｘの代わりに伝送すれば良い（図１２（ｂ））。こ
うすれば、伝送される信号が高電位になる確率が高くな
り、消費電力が削減される。

【００６４】以上により電子回路の無駄な動作による電
力消費や熱の発生を防ぐことができる。

【００６５】第１０実施例 次に、第３の発明に関する第１の実施例について説明す
る。同期回路方式を用いて設計された半導体集積回路に
おいては、図１３に示したように外部からクロック信号
のパッド２３に供給されたクロックを用いて回路を動か
す。クロック配線２７はチップ全体に供給されるため負
荷容量が大きくなり、クロックドライバーやクロックバ
ッファと呼ばれる、いわゆるドライバー回路２５を用い
て駆動する。一般的なクロック分配回路においては、Ｌ
ＳＩのクロック信号のパッド２３の信号の振幅とクロッ
ク配線２７上の信号の振幅は等しくなっており、そのま
ま記憶回路３１のクロック端子に供給される。しかし、
第３の発明に係る実施例においては、クロック信号のパ
ッド２３で受けたクロック信号Ａは論理振幅圧縮機能を
持ったドライバ回路２５によってクロック配線２７上の
信号Ｂの論理振幅は圧縮される。この圧縮された論理振
幅を持つクロック信号Ｂは論理振幅伸張回路２９によっ
て一般信号と同一の論理振幅を持つクロック信号Ｃに変
換される。

【００６６】本発明によれば圧縮された論理振幅Ｂの信
号の最大電位を該ＬＳＩの通常の論理ゲートのスレッシ
ュホールド電圧を越えるように設定し、最小電位を該Ｌ
ＳＩの通常の論理ゲートのスレッシュホールド電圧を越
えないように設定する事によって、論理振幅伸張回路２
９は通常のインバータでも機能させられるようになり複
雑な回路は必要なくなる。また、クロック信号Ｂでは論
理振幅が小さくなっているために消費電力は（２）式で
示したように小さくする事ができる。さらに、ドライバ
ー回路２５および論理振幅伸張回路２９ともに回路の感
度の最も高いスレッシュホールド電圧近傍で動作させる
ため高速回路となる。

【００６７】しかし、回路の振幅の大きさを電源電圧の
１／２より大きくすると消費電力低下に対する効果が減
少するだけでなく動作速度が遅くなりその優位性を失っ
てしまう。そのため論理振幅は電源電圧の１／２以下と
する事が必要である。

【００６８】第１１実施例 次に、第３の発明に関する第２の実施例を図１４を用い
て説明する。本実施例では電子回路のうちで、特に半導
体集積回路に関する消費電力を低減するものである。本
実施例においてはクロック信号は特開平５−５４１００
に示された、クロックのスキューを小さくする遅延をバ
ランスさせる二分木を用いて分配される。半導体集積回
路の基板３３上に配置された複数の記憶回路３１は、配
置状況の近接関係によっていくつかのグループ３５に分
配される。このようにして作られた各グループの記憶素
子の集まりにクロック信号を供給する配線３７には通常
の論理振幅の信号を用い、該配線３７に対しては論理振
幅変換回路２９を挿入する。論理振幅変換回路は、多く
の場合半導体基板の面積をかなり占有するため、すべて
の記憶素子に備えるのは困難である。一方、小論理振幅
で駆動するクロック配線の部分が大きいほど低消費電力
化のためには有効である。そこで、消費電力の増大を抑
えつつ、半導体面積の使用量も増大させないように半導
体基板上の領域的に近接した記憶素子をグループとして
各グループに対して一つ論理振幅変換回路を付けること
によって、低消費電力化と半導体基板の占有面積を少な
く抑えることが可能となる。このような論理振幅変換回
路の利用はクロックスキューを小さくするクロック配線
手法に容易に取り込むことが可能である。すなわち、論
理振幅変換回路にクロックドライバー機能を追加し、ク
ロックドライバーと論理振幅変換回路付きのクロックド
ライバーを選択的に用いることによって、クロックツリ
ー配線手法にほとんど影響を与えずに実現できる。この
クロック分配配線の実施例においては、記憶素子に最も
近い位置に論理振幅変換（伸張）回路を設け、その他の
クロックドライバーはすべて論理振幅圧縮機能を持った
回路で構成する。

【００６９】第１２実施例 第３の発明に関する第３の実施例を図１５を用いて説明
する。本実施例においては論理振幅を小さくしたクロッ
ク分配において、論理振幅伸張機能付きバッファを記憶
素子のグループごとに使う自動配線方法について説明す
る。あらかじめ配置された記憶素子はステップＳ１にお
いてグループに分けられる。グループの数はクロック配
線の構造をどの様にするか、例えば、二分木構造を用い
るならば木の高さ、つまり分岐の数などによって決定さ
れる。ステップＳ２においてはステップＳ３で用いたの
と同じクロック配線の構造を想定して概略の配線径路を
決める。概略の配線経路とは、すなわち次のステップＳ
３でバッファ挿入位置を決定するのに必要な分解能を持
つ必要がある。

【００７０】ステップＳ３では、クロック系全体の信号
伝搬遅延仕様に合うようにバッファの段数を決定する。
ステップＳ４では、最も記憶素子に近い段のバッファを
論理振幅伸張機能付きバッファとしその他の段のバッフ
ァは出力の論理振幅を制限する機能を持ったものとす
る。このようにバッファの種類を選ぶことによってグル
ープ化された記憶素子の最も近くのバッファまでは論理
振幅を小さくし、消費電力を少なくしたクロック配線が
可能となる。ステップＳ５およびステップＳ６は各バッ
ファをクロック配線を構成する上で最適の位置に置く作
業とバッファ間、記憶素子間をあらかじめ定められたク
ロック配線方法で結線する作業ステップである。このよ
うな手順により作業過程を自動化することによって記憶
素子のグループ化、クロック配線の概略経路の決定、バ
ッファの種類決定など煩雑な作業を容易にする事が可能
となる。

【００７１】以上のように、このクロック配線経路決定
法により論理振幅回路の数をなるべく少なくし、基板面
積の使用の最小化、かつ、論理振幅を小さくし低消費電
力化したクロック配線を可能とすることができる。

【００７２】第１３実施例 第３の発明に関する第４の実施例を図１６を用いて説明
する。本実施例においては論理振幅を小さくしたクロッ
ク分配において必要となるバッファ回路を実現する方法
を与える。本バッファ回路の特徴とするところは、論理
振幅を電源電圧より小さくするために、複雑な回路を用
いて第２の電源電圧を発生するのではなく、バッファの
出力電圧があらかじめ定められた電位を越えた時に充電
電流ないしは放電電流が流れないようにバッファのトラ
ンジスタをカットオフ状態とする事である。また、この
様に電源電圧自体を下げていないため、バッファ回路を
その入出力特性を示すグラフ上最も感度の良い領域で用
いる事となり回路動作の高速化に寄与できる。図１６は
本発明の原理を示す図である。本バッファ回路は、トラ
ンジスタ列５３ａ及びｂの第１の電源３９から出力端子
４１にいたる経路上のトランジスタがオンとなった場合
に負荷容量５５に電流が流れ込み出力電位が上昇する。
これを充電動作と呼ぶ事にする。逆に、トランジスタ列
５３ｂの出力端子４３から第２の電源またはグランド線
にいたる経路上のトランジスタがオンとなる事によって
負荷容量５５に蓄えられた電荷が第２の電源線、すなわ
ちグランド線に流出する事によって出力端子４３の電位
が降下する。これを放電動作と呼ぶ事にする。入力端子
４５に与えられた電位は、前置回路４７によって前に述
べた充電動作、放電動作を正しく行うように変換されて
トランジスタ列５３の各ゲート電極に与えられる。以上
述べた動作では、出力端子４３の電位は第１の電源線の
電位と第２の電源線の電位の間を変化する。しかし、消
費電力を下げるためには出力端子４３の電位の変化を小
さくする必要がある。出力電圧レベル検知回路４９，５
１は出力端子の電位があらかじめ定めた電位を越えた時
に信号を発生する。この出力電圧検知回路の出力をトラ
ンジスタ列５３または前置回路４７に戻し、充電動作ま
たは放電動作を停止するように回路を構成する。この様
に回路を構成する事によって、特別の電源を用意する必
要がなく回路の最も感度の良い部分を用いて、高速かつ
低消費電力のバッファ回路を実現する事が可能となる。

【００７３】第１４実施例 第３の発明に関する第５の実施例を図１７を用いて説明
する。本実施例は、上述第１３実施例に関連した発明で
ある。第１の電源線３９と第２の電源線、すなわちグラ
ンド線４１の間の各々ふたつのＰ型ＭＯＳトランジスタ
５７，５９とＮ型ＭＯＳトランジスタ６１，６３を直列
にしたトランジスタ列のＰ型ＭＯＳとＮ型ＭＯＳのソー
ス／ドレインの接続したノードを出力端子４３とする。
入力端子４５に与えられた信号はトランジスタ５９およ
び６１のゲート電極に結線されている。トランジスタ５
７，６３が両方ともオン状態であるならば、入力端子４
５に高い電位が与えられた場合出力端子４３に接続した
負荷容量に貯められた電荷を第２の電源線４１に放電す
る。逆に、入力端子４５に低い電位が与えられた場合出
力端子４３に接続した負荷容量に第１の電源線３９から
電荷を充電する。出力端子４３から二段のインバータ６
５，６７を接続し、第二のインバータ６７の出力をトラ
ンジスタ５７のゲート端子に接続し、第１の出力電圧レ
ベル検知回路４９とする。一方、第２の出力電圧レベル
検知回路５１として、出力端子４３から二段のインバー
タ６９，７１を接続し、第二のインバータ７１の出力を
トランジスタ６３のゲート端子に接続する。この様に接
続されているため、出力端子４３の電位が上がってきて
インバータ６５のスレッシュホールド電圧を越えると、
Ｐ型ＭＯＳトランジスタ５７が遮断され出力端子４３に
接続された負荷容量に対する充電は第１の電源線３９の
電位に到達する前に停止する。一方、出力端子４３の電
位が下がっていく場合は、電位がインバータ６９のスレ
ッシュホールド電位を越えるとＮ型ＭＯＳトランジスタ
６３が遮断され出力端子４３に接続されている負荷容量
からの放電は電位が第２の電源線４１のそれに到達する
前に停止する。この様な動作をするのであるから第１お
よび第２の出力電圧レベル検知回路４９，５１のインバ
ータ６７および７１は通常の方法で設計すればよい。し
かし、インバータ６５，６９のスレッシュホールド電
圧、すなわち図１９に示したように、入力電圧に対して
出力電圧が急激に変わる点ａ，ｂ，ｃの設定によって論
理振幅が決定されてしまうため十分な設計に対する考慮
が必要とされる。このスレッシュホールド電圧はインバ
ータのＰ型ＭＯＳトランジスタの大きさとＮ型ＭＯＳト
ランジスタの大きさの比によってａ，ｂ，ｃのように変
化させる事ができる。スレッシュホールド電圧はこの様
にＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタの
大きさの比で決定されるためプロセスの変化などに対し
て比較的感度が低く安定であるという利点がある。

【００７４】設計上考慮すべきもう一つの点は出力端子
４３の電位変化がインバータ列６７，６５または６９，
７１を経由して各々トランジスタ５７，６３のゲート電
極に到達するのに要する遅延時間である。この遅延時間
によって出力端子４３に発生する論理振幅の最大値、最
小値は変化する高速のバッファ回路の場合は注意して設
計する必要がある。図１７の回路の特徴は、回路構造的
に見た場合Ｐ型ＭＯＳトランジスタの回路とＮ型ＭＯＳ
回路で出力電圧レベル検知回路も含めて対称の構造をし
ており出力波形の立ち上がり、立ち下がりの形状を同じ
にすることが容易であるなどの設計の容易性にある。

【００７５】第１５実施例 第３の発明に関する第６の実施例を図１８を用いて説明
する。本発明は上述第１３実施例に関連した発明である
第１の電源線３９と第２の電源線すなわちグランド線４
１の間にＰ型ＭＯＳトランジスタ５９とＮ型ＭＯＳトラ
ンジスタ５４を直列にしたトランジスタ列のＰ型ＭＯＳ
とＮ型ＭＯＳのソース／ドレインの接続したノードを出
力端子４３とする。出力端子４３の電位はスレッシュホ
ールド電圧の高い第１のインバータ６５およびスレッシ
ュホールド電圧の低い第２のインバータ６９の入力とな
る。ＮＡＮＤゲート７５の出力はＰ型ＭＯＳトランジス
タのゲート電極に接続され、入力端子には第１のインバ
ータの出力と入力端子７９が接続される。ＮＯＲゲート
７７の出力はＮ型ＭＯＳトランジスタのゲート電極に接
続され、入力端子には第２のインバータの出力と入力端
子７９が接続されている。入力と出力端子４３の関係を
見ると正転、つまり、入力と出力が同相のバッファとな
っている。もし、上述した第１４実施例と同じく入力と
出力反転のバッファが必要であるならば、インバータ７
３を用いる事によって実現できる。本発明のバッファ回
路においても、出力端子４３に接続した負荷容量にＰ型
ＭＯＳトランジスタ５９を経由して第１の電源から充電
が行われる事によって出力端子４３の電位が上がる。逆
に、負荷容量に充電されていた電荷はＮ型ＭＯＳトラン
ジスタ５４を経由して第２の電源線４１すなわちグラン
ド線に放電される。インバータ６５は第１の出力電圧レ
ベル検知回路として働き、出力端子４３の電位が指定値
以上になるとインバータ６５の出力は低電位となり、入
力端子７９の電位の高低のいかんにかかわらずＮＡＮＤ
ゲート７５の出力は１、つまり高電位となりトランジス
タ５９は遮断状態となる。インバータ６５の出力が高電
位の時は入力端子７９の値によって５９の導通・遮断が
制御される。インバータ６９は第２の出力電圧レベル検
知回路としてはたらき出力端子４３の電位が指定値以下
になるとインバータ６９の出力は高電位となり、７９の
電位の高低のいかんにかかわらずＮＯＲゲート７７の出
力は０、つまり低電位となりトランジスタ５３は遮断状
態となる。インバータ６９の出力が低電位の場合は出力
端子７９の値によってトランジスタ５３の導通・遮断状
態が制御される。以上の説明から明らかなように出力端
子７９の電位があらかじめ定められた値よりも大きくな
るとトランジスタ５９は遮断され、それ以上電荷の流入
が起こらず電圧が上がらないようになり、また出力端子
４３の電位があらかじめ定められた値以下になると、ト
ランジスタ５４が遮断されて電荷の流失が止まりそれ以
上電位が下がらないように動作する。本発明の実施例に
おいては電源線３９から負荷に充電する経路上に存在す
るトランジスタ５９が一つでよく負荷から放電する経路
上に存在するトランジスタは５４が一つあればよい。充
放電経路上のトランジスタはバッファの遅延時間を規定
するので、高速の回路が必要な場合はトランジスタの寸
法を大きくしなければならない。さらに直列にトランジ
スタを接続した場合は等価的なオン抵抗を下げるため、
さらに大きくする必要がある。従って半導体基板の面積
を有効に活用する視点からは本発明の回路は大変有利で
ある。本回路を設計するにあたってはインバータ６５，
６９のスレッシュホールド電圧の設計が重要である。こ
の設定には、出力信号の論理振幅の最大値、最小値と、
出力端子４３からインバータ６５，６９およびＮＡＮＤ
ゲート７５、ＮＯＲゲート７７を通過してトランジスタ
５９，５４のゲート電極に至る信号の遅延を考慮して決
定すればよい。

【００７６】第１６実施例 次に、第４の発明に関する実施例について説明する。同
期回路方式を用いて設計された半導体集積回路において
は、記憶素子はクロック信号の立ち上がりで記憶を行う
形式または立ち下がりで記憶を行う形式のどちらか一方
の形式の記憶素子のみで回路を構成することが一般的で
ある。しかしながら、大規模な回路においてはクロック
信号系の消費電力の回路全体の消費電力に占める割合は
大きく、回路の電源線に発生するノイズを大きなものに
する欠点があることが指摘されている。

【００７７】第４の発明の第１の実施例を図２０を用い
て説明する。図２０において８１，８３は電源端子、８
５は入力端子、回路８７は入力端子８５に入力される信
号から１８０度位相の異なるクロック信号を発生する回
路であり、二つの駆動回路８９，９１に接続されてい
る。９３は駆動回路８９の、９５は駆動回路７１の出力
端子であり、駆動する記憶素子に対応する負荷９７およ
び９９が接続されている。回路８７は一段のインバータ
により構成し、回路８９および９１は大容量を駆動する
ためにインバータチェインに構成することができる。ま
た、二つの駆動回路の最終段として図１７および図１８
に示した駆動回路も使用することができる。図２１に図
２０の回路の入出力信号の波形を示す。１０１は入力信
号、１０３，１０５はそれぞれ出力端子８４，９３の出
力信号である。

【００７８】第２０の回路によれば、クロック信号系の
消費電力をクロック信号の立ち上がりと立ち下がりの二
点に分散させることが可能となり、回路の電源線に発生
するノイズが低減され、より低い電源電圧での動作が可
能となる。また、（１）式によれば回路の消費電力は電
源電圧の２乗に比例するため、このクロック分配方式の
採用により回路の消費電力を低減することが可能にな
る。

【００７９】第１７実施例 第４の発明に関する第２の実施例を図２２を用いて説明
する。図２２において８１，８３は電源端子、８５は入
力端子、８９，９１はクロック信号の駆動回路である。
９３は駆動回路８９の、また、９５は駆動回路９１の出
力端子であり、駆動する記憶素子に対応する負荷９７お
よび９９と二つのクロック信号間で電荷の移動を行うた
めのバイパス回路１０７が接続されている。回路８７は
入力端子８５から入力される信号を基にして、回路８
９，９１およびバイパス回路１０７に適切な制御信号を
供給するための回路である。

【００８０】この制御回路８７の動作を図２３を用いて
説明する。図２３において、１０９は入力信号の波形、
１１１および１１３はそれぞれ出力端子９３，９５の波
形である。制御回路８７は入力信号の立ち上がり、立ち
下がりを検出して、１１５で示される時間間隔だけバイ
パス回路１０７を駆動、同時に駆動回路８９，９１に対
して出力端子を駆動しない、つまりオープンとする信号
を送る。このため、９３，９５間で電荷の移動が起こ
り、電源からは電荷が供給されないため出力端子９３，
９５の電位は１１９，１１５で示されるレベルまで変化
する。１１５で示される時間が過ぎた後には、バイパス
回路１０７は駆動をやめ、同時に駆動回路８９，９１に
位相の１８０度異なるクロック信号を供給する。さらに
時間が経ち入力信号の立ち下がりが検出された場合にも
同様の動作を行う。

【００８１】図２２の回路によれば、二つのクロック信
号線の間で本来ならば電源端子８３を通じて捨てられて
いた電荷の一部を再利用することが可能になるため回路
の消費電力を低減することが可能になる。

【００８２】図２２の回路を具体化したものを図２４に
示す。本実施例はバイパス回路１０７はＮチャネルトラ
ンジスタ１２１により構成され、そのソース／ドレイン
は出力端子９３，９５に接続されている。駆動回路８９
は電源端子８１，８３間に直列接続されたＰチャネルト
ランジスタ１２３とＮチャネルトランジスタ１２５およ
び、Ｐチャネルトランジスタ１２３のゲートに接続され
たＯＲゲート１２７とＮチャネルトランジスタ１２５の
ゲートに接続されたＮＡＮＤゲート１２９により構成さ
れる。駆動回路９１は駆動回路８９と同様に電源端子８
１，８３間に直列接続されたＰチャネルトランジスタ１
３１とＮチャネルトランジスタ１３３及び、Ｐチャンネ
ルトランジスタ１３１のゲートに接続されたＯＲゲート
１３５とＮチャンネルトランジスタ１３３のゲートに接
続されたＡＮＤゲート１３７により構成される。制御回
路８７は入力端子８５に直列に接続され遅延素子１３
９、１４１およびインバータ１４３、遅延素子１３９の
入力と出力とを入力するＥＸ−ＯＲゲート１４５とそれ
に直列に接続するインバータ１４７およびインバータ１
４９により構成される。

【００８３】図２５に図２４の回路の各部の動作波形を
示す。１５１は入力端子８５の入力波形、１５３はＥＸ
−ＯＲゲート１４５の出力、１５５は遅延素子１４１の
出力の波形である。１５７と１５９は回路の出力の波形
である。入力端子８５に入力された信号は遅延素子１３
９により所定の時間だけ遅らせられる。この信号と入力
信号のＥＸ−ＯＲをとった信号が１５３であり、入力信
号の立ち上がりと立ち下がりの後遅延素子１３９の遅延
時間によって決まる時間間隔を持つパルスとなってい
る。この信号はＮチャネルトランジスタ１２１のゲート
に入力されこの時間間隔だけ出力端子９３，９５間は短
絡されるため、この二つの端子間で電荷の移動が起こ
る。また、ＥＸ−ＯＲゲート１４５の出力は駆動回路の
ＡＮＤゲート１２９と１３７に入力され、ＥＸ−ＯＲゲ
ート１４５の出力の反転信号は駆動回路のＯＲゲート１
２７，１３５に入力されるため１５３のパルスの電位が
高い時には１２３から１３３までの４つのトランジスタ
はすべてオープンとなり、出力端子９３，９５は駆動さ
れない。インバータ１４３は遅延素子１４１の出力を駆
動回路に供給するためのバッファリングをおこなうため
の素子であり、インバータ１４９は二つの駆動回路に１
８０度位相の異なった信号を供給するための素子であ
る。遅延素子１４１はＥＸ−ＯＲゲートによる遅延時間
を補正するための素子であり、その遅延時間はＥＸ−Ｏ
Ｒゲートの遅延時間と同じにする必要がある。遅延素子
１３９の遅延時間は１６１で示される時間に等しく、９
３と９５間で十分に電荷の移動が行なわれ、なおかつ９
３，９５の電位が閾値を越えない範囲になるように調整
する必要がある。

【００８４】第１８実施例 第４の発明に関する第３の実施例を図２６を用いて説明
する。図２６において８１，８３は電源端子、８５は入
力端子、８９，９１はクロック信号の駆動回路である。
９３は駆動回路８９の、９５は駆動回路９１の出力端子
であり、駆動する記憶素子に対応する負荷９７および９
９と二つのクロック信号間で電荷の移動を行うためのバ
イパス回路１０７が接続されている。回路８７は入力端
子８５から入力される信号と信号線１６３，１６５を用
いてフィードバックされる出力端子の電位を基にして、
駆動回路８９，９１およびバイパス回路１０７に適切な
制御信号を供給するための回路である。

【００８５】図２６に示される回路では出力端子の電位
を１６３，１６５によりフィードバックして電位が図２
３における電位変化１１７または１１９となるのを検出
することにより駆動回路８９，９１およびバイパス回路
１０７を制御する。このため、温度変化などの回路の動
作条件の変動に強い回路を構成することが可能になる。
出力電位の検出には第１４実施例および第１５実施例の
実施例において使用された閾値の電位が通常のものと異
なるインバータを使用することができる。

【００８６】図２６の回路を具体化したものを図２７に
示す。バイパス回路１０７はＮチャネルトランジスタ１
２１により構成され、そのソース／ドレインは出力端子
９３，９５に接続されている。駆動回路８９は電源端子
８１，８３間に直列接続されたＰチャネルトランジスタ
１２３とＰチャネルトランジスタ１２５および、１２３
のゲートに接続されたＯＲゲート１２７と１２５のゲー
トに接続されたＡＮＤゲート１２９により構成される。
駆動回路９１は駆動回路８９と同様に電源端子８１，８
３間に直列接続されたＰチャネルトランジスタ１３１と
Ｎチャネルトランジスタ１３３および、１３１のゲート
に接続されたＯＲゲート１３５と１３３のゲートに接続
されたＡＮＤゲート１３７により構成される。制御回路
８７は入力端子８５に直列に接続された遅延素子１３９
と１４１および１３９の出力に接続されたインバータ１
４３、遅延素子１３９の入力と遅延素子１４１の出力か
ら入力に接続されるＥＸ−ＯＲゲート１４５、入力端子
に接続されたインバータ１４７、出力端子９３に接続さ
れた閾値の電位が通常のものよりの低いインバータ１６
７、出力端子９５に接続された閾値の電位が通常のもの
よりの低いインバータ１６９，１４５の出力と入力端子
８５とインバータ１６９の出力を入力とするＡＮＤゲー
ト１７１，１４５の出力とインバータ１４７の出力とイ
ンバータ１６７の出力を入力とするＡＮＤゲート１７
３、ＡＮＤゲート１７１，１７３の出力を入力とするＯ
Ｒゲート１７５、その出力を入力とするインバータ１７
７、およびインバータ１４３の出力を入力とするインバ
ータ１７９により構成される。

【００８７】図２８に図２７の回路の各部の動作波形を
示す。１５１は入力端子８５の入力波形、１８１はＥＸ
−ＯＲゲート１４５の出力波形、１８３は遅延素子１３
９の出力波形である。１８７と１８９は回路の出力の波
形である。入力端子８５に入力された信号は遅延素子１
３９と１４１により所定の時間だけ遅らせられる。この
信号と入力信号のＥＸ−ＯＲをとった信号が１８１であ
り、入力信号の立ち上がりと立ち下がりの後遅延素子１
３９と１４１の遅延時間によって決まる時間間隔を持つ
パルスとなっている。インバータ１６７の出力信号とイ
ンバータ１６９の出力信号は出力端子９３と９５の電位
が１１７以下である時にＨｉｇｈとなる信号であり、こ
れらの信号とゲート１７１，１７３，１７５の働きによ
り入力信号の変化する時に立ち上がる側の出力端子の電
位が１１７以下である間ＯＲゲート１７５の出力はＮチ
ャネルトランジスタ１２１のゲートに入力され、この時
間間隔だけ出力端子９３，９５間は短絡されるため、こ
の二つの端子間で電荷の移動が起こる。また、ＯＲゲー
ト１７５の出力は駆動回路のＡＮＤゲート１２９と１３
７に入力され、ＯＲゲートの１７５の出力の反転信号が
駆動回路のＯＲゲート１２７，１２９に入力されるため
ＯＲゲート１７３の出力の電位が高い時には１２３から
１３３までの４つのトランジスタはすべてオープンとな
り、出力端子９３，９５は駆動されない。インバータ１
４３は遅延素子１３９の出力を駆動回路に供給するため
にバッファリングをおこなうための素子であり、インバ
ータ１７９は二つの駆動回路に１８０度位相の異なった
信号を供給するための素子である。

【００８８】インバータ１６７，１６９の閾値の電位１
１７はゲート１７１から１７５の遅延を考慮して、記憶
素子の閾値電位を越えることがないように設定する必要
がある。また、遅延素子１３９の遅延時間は出力端子９
３の電位が１１７を越えない範囲に、遅延素子１４１の
遅延時間は１３９の遅延時間と合わせて１１５より長め
に設定すれば良い。

【００８９】図２７の回路によれば出力端子９３，９５
間の電荷の移動はインバータ１６７，１６９の閾値電位
によって決まる範囲内に限られるため、図２４に示した
回路に比べて温度変化などの動作条件の変動に対して安
定動作が期待でき、また、遅延素子の遅延時間の調整も
容易である。

【００９０】上記の図２２，２４，２６，２７の回路に
よれば、クロック信号の電荷の最大１／２を再利用する
ことが可能である。

【００９１】第１８実施例 さらに消費電力を下げるためには図２２における駆動回
路８９，９１や図２６における駆動回路８９，９１に図
１８に示される回路を変形した図２９のような回路を使
用することもできる。この回路は入力端子８５、出力端
子９３、電源端子８１，８３、出力の駆動、非駆動を指
定する入力端子１９１、出力端子の制御回路にフィード
バックするための端子１９３を持ち、電源端子８１，８
３間に直列接続されたＰチャネルトランジスタ１２３と
Ｎチャネルトランジスタ１２５および、１２３のゲート
に接続されたＯＲゲート１９５と１２５のゲートに接続
されたＡＮＤゲート１９７、出力端子から電位を１９５
にフィードバックするインバータ１９９、出力端子から
電位を１９７にフィードバックするインバータ２０１、
入力端子８５からの入力をバッファリングし、１９５，
１９７に供給するためのインバータ２０３、出力端子９
３の電位があらかじめ定められた値を越えたことを検出
するためのインバータ２０７入力端子１９１からの入力
を反転しＯＲゲート１９５に入力するためのインバータ
２０５により構成される。

【００９２】ここで、インバータ１９９，２０１，２０
７の閾値はそれぞれ、図３０に示すように、ｄ，ａ，ｂ
に設定する必要がある。ここで、ｃは記憶素子の閾値の
電位である。

【００９３】以上、クロック配線に関する低消費電力化
に関する方策を述べてきた。しかし、本明細書に記述さ
れた発明は半導体集積回路の大域的な配線問題には容易
に応用できる事は明らかである。例えば、第１３実施
例、第１４実施例、第１５実施例に記述されたバッファ
回路は一般の信号バスを駆動するためにも利用できる。
第１０実施例、第１１実施例のクロック配線の方法は一
般的なファンアウトの大きな信号線の配線方法としても
その有用性は明らかである。

【００９４】

【発明の効果】以上説明してきたように第１の発明によ
れば、入出力信号の不必要な状態遷移を回路内に入力若
しくは回路外に出力することがなくなり、不必要な電力
消費を防ぐことができる。

【００９５】また、第２の発明によれば、寄生容量の大
きな電子回路間の信号線の電位変動を抑制することが消
費電力の低減につながるので、モジュール間の信号線の
遷移確率を抑制する方法として、複数の信号線があった
とき、その情報量が失われないように信号をコード化し
て伝送することにより電子回路の消費電力を低減するこ
とができる。

【００９６】また、第３の発明によれば、クロック信号
を分配するのに消費する電力を論理振幅を小さくする事
によって節減する事が可能となる。さらに論理振幅を小
さくするのにバッファ回路に対して供給する電源電圧を
下げることなく行うため電源電圧降下回路は必要なく半
導体集積回路の小型化に寄与できる。論理振幅の最大値
と最小値を論理ゲートのスレッシュホールド電圧の上と
下に持ってきたために論理振幅伸張にも特別の回路を必
要とせず一般のインバータ回路でも論理振幅を伸張でき
大変回路が簡単化できる。また電源電圧を降下させずに
インバータ回路の最も感度のよい領域で用いているため
高速に動作する回路を作ることが可能となる。

【００９７】また、第４の発明によれば、記憶素子を位
相の１８０度異なる２種類のクロック信号で駆動するた
め、駆動電流の時間的な分散をはかることができ、電源
電圧を低くすることが可能になり、さらに二つのクロッ
ク信号間で電荷を再利用することが可能になるため、消
費電力が最大１／２まで削減可能となる。また、このク
ロック分配方式は第１の発明と組み合わせて使用するこ
とも可能である。

【図面の簡単な説明】

【図１】第１の発明に係る電子回路の実施例を示すブロ
ック図である。

【図２】（ａ）はラッチの回路図を示し、（ｂ）はその
真理値表を示した図である。

【図３】第１の発明に係る電子回路の実施例を示すブロ
ック図である。

【図４】第１の発明に係る電子回路の実施例を示すブロ
ック図である。

【図５】第３実施例において、出力Ｑの状態を再設定す
るブロック図である。

【図６】第１の発明に係る電子回路の実施例を示すブロ
ック図である。

【図７】第１の発明に係る電子回路の実施例を示すブロ
ック図である。

【図８】第１の発明に係る電子回路の実施例を示すブロ
ック図である。

【図９】第１の発明に係る電子回路の実施例を示すブロ
ック図である。

【図１０】簡単な回路における状態遷移の減少を示す図
である。

【図１１】一般的な回路における状態遷移の減少を示す
図である。

【図１２】プリチャージ回路における状態遷移の減少を
示す図である。

【図１３】クロック配線上における論理振幅の変化を示
した該略図である。

【図１４】ツリー型のクロック配線の最も記憶回路に近
いバッファを論理振幅伸張型に本発明を適用した場合を
示した図である。

【図１５】ツリー型で論理振幅を小さくしたクロック分
配方法を自動的に設計するフローチャートを示す図であ
る。

【図１６】振幅制限機能のついたバッファの例である。

【図１７】振幅制限機能のついたバッファの実施例を示
す回路の例である。

【図１８】振幅制限機能のついたバッファの実施例を示
す回路の別の例である。

【図１９】インバータの入出力の関係とスレッシュホー
ルド電圧を説明する図である。

【図２０】１８０度位相の異なる出力を持つバッファの
例である。

【図２１】図２０に示したバッファの出力波形である。

【図２２】１８０度位相の異なる出力間で電荷を再利用
できるバッファの例。

【図２３】図２２に示したバッファの各部の信号波形で
ある。

【図２４】１８０度位相の異なる出力間で電荷を再利用
できるバッファの回路例である。

【図２５】図２４に示したバッファの各部の信号波形で
ある。

【図２６】１８０度位相の異なる出力間での電荷の再利
用を出力電位のフィードバックにより制御するバッファ
の例である。

【図２７】１８０度位相の異なる出力間での電荷の再利
用を出力電位のフィードバックにより制御するバッファ
の例である。

【図２８】図２７に示したバッファの各部の信号波形で
ある。

【図２９】振幅制限機能のついた駆動回路の例である。

【図３０】図２９で使用したインバータの入出力の関係
とスレッシュホールド電圧を説明する図である。

【符号の説明】

１ 回路モジュール ３ 入出力判定モジュール ５ 回路 ７ 判定信号発生回路 ９ 半導体スイッチ １１ リフレッシュ回路 １３ 分周器 １５ ＮＡＮＤゲート １７ インバータ １９ エンコーダ ２１ デコーダ ２３ クロック信号の入力パッド ２５ ドライバ回路 ２７ クロック配線 ２９ 論理振幅伸張回路 ３１ 記憶回路 ３３ 半導体集積回路基板 ３５ グループ ３７ 伸張した論理振幅のクロック信号のための配線 ３９ 第１の電源線 ４１ 第２の電源線 ４３ 出力端子 ４５ 入力端子 ４７ 前置回路 ４９ 第１の出力電圧レベル検知回路 ５１ 第２の出力電圧レベル検知回路 ５３ トランジスタ列 ５４ Ｎ型ＭＯＳトランジスタ ５５ 負荷容量 ５７ Ｐ型ＭＯＳトランジスタ ５９ Ｐ型ＭＯＳトランジスタ ６１ Ｎ型ＭＯＳトランジスタ ６３ Ｎ型ＭＯＳトランジスタ ６５ インバータ ６７ インバータ ６９ インバータ ７１ インバータ ７３ インバータ ７５ ＮＡＮＤゲート ７７ ＮＯＲゲート ７９ インバータの出力信号 ８１ 第１の電源端子 ８３ 第２の電源端子 ８５ 入力端子 ８７ 制御回路 ８９ 第１の駆動回路 ９１ 第２の駆動回路 ９３ 第１の出力端子 ９５ 第２の出力端子 ９７ 第１の負荷 ９９ 第２の負荷 １０１ 入力端子の電圧波形 １０３ 第２の出力端子の電圧波形 １０５ 第１の出力端子の電圧波形 １０７ バイパス回路 １０９ 入力端子の電圧波形 １１１ 第１の出力端子の電圧波形 １１３ 第２の出力端子の電圧波形 １１５ 電荷の移動が行われている時間 １１７ 電荷の移動により変化した電位 １１９ 電荷の移動により変化した電位 １２１ Ｎ型ＭＯＳトランジスタ １２３ Ｐ型ＭＯＳトランジスタ １２５ Ｎ型ＭＯＳトランジスタ １２７ ２入力ＯＲゲート １２９ ２入力ＡＮＤゲート １３１ Ｐ型ＭＯＳトランジスタ １３３ Ｎ型ＭＯＳトランジスタ １３５ ２入力ＯＲゲート １３７ ２入力ＡＮＤゲート １３９ 遅延素子 １４１ 遅延素子 １４３ インバータ １４５ ＥＸ−ＯＲゲート １４７ インバータ １４９ インバータ １５１ 入力端子の電圧波形 １５３ ＥＸ−ＯＲゲート１４５の出力電圧波形 １５５ 遅延素子１４１の出力電圧波形 １５７ 第１の出力端子の電圧波形 １５９ 第２の出力端子の電圧波形 １６１ 電荷の移動が行なわれている時間 １６３ 出力端子９３からのフィードバック １６５ 出力端子９５からのフィードバック １６７ インバータ １６９ インバータ １７１ ３入力ＡＮＤゲート １７３ ３入力ＡＮＤゲート １７５ ３入力ＯＲゲート １７７ インバータ １７９ インバータ １８１ ＥＸ−ＯＲ１４５の出力電圧波形 １８３ 遅延素子１３９の出力電圧波形 １８５ ３入力ＯＲゲート１７５の出力電圧波形 １８７ 第１の出力端子の電圧波形 １８９ 第２の出力端子の電圧波形 １９１ 制御入力端子 １９３ 電位検出出力端子 １９５ ３入力ＯＲゲート １９７ ３入力ＡＮＤゲート １９９ インバータ ２０１ インバータ ２０３ インバータ ２０５ インバータ ２０７ インバータ

フロントページの続き (72)発明者 橘 昌良 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力信号と、この入力信号が必要か否か
   の判定を行う判定信号とを入力する電子回路であって、 前記判定信号により前記入力信号の入力が必要か否かを
   判断し、前記入力信号の入力が必要な時には前記入力信
   号を入力し、前記入力信号の入力が不必要な時には最後
   に入力した入力信号の値を保持する信号入力手段を備え
   ることを特徴とする電子回路。
2. 【請求項２】 前記信号入力手段は、ラッチ回路で構成
   されていることを特徴とする請求項１記載の電子回路。
3. 【請求項３】 ２つ以上の電子回路間を接続する信号線
   の消費電力を低減する方法において、 一方の電子回路から他方の電子回路に送られる信号を符
   号化し、 この符号化前の信号のスイッチング確率の総和より符号
   化後の信号のスイッチング確率の総和を小さくすること
   を特徴とする電子回路の消費電力低減方法。
4. 【請求項４】 ２つ以上の電子回路間を接続する信号線
   の消費電力を低減する方法において、 一方の電子回路内にエンコーダを備え、 他方の電子回路内にデコーダを備え、 前記一方の電子回路から前記他方の電子回路に送られる
   べき信号を符号化し、 この符号化された信号のスイッチング確率の総和を復号
   された信号のスイッチング確率の総和より小さくするこ
   とを特徴とする電子回路の消費電力低減方法。
5. 【請求項５】 電子回路における入力端子と素子との間
   の消費電力の低減方法において、 前記入力端子より供給された所定の振幅を有する入力ク
   ロックを、前記電子回路の信号論理ゲートのスレッシュ
   ホールド電圧値をはさみ前記所定の振幅の二分の一以下
   のクロック信号に変換するドライバ回路を前記入力端子
   側に設け、 前記ドライバ回路にて変換されたクロック信号を前記入
   力クロック信号に変換する論理振幅伸張回路を前記素子
   側に設けることを特徴とする電子回路の消費電力低減方
   法。
6. 【請求項６】 入力端子と、電位の高い第１の電源線、
   及び、この第１の電源線より低い電位の第２の電源線の
   間に直列に接続された複数のトランジスタ列と、 前記入力端子に入力される入力信号を用いて生成された
   信号を前記トランジスタ列のゲート端子に接続する前置
   回路と、 出力端子の電圧が予め設定された電圧以上になると出力
   が変化する第１の出力電圧レベル検知回路と、 この第１の出力電圧レベル検知回路の出力によって前記
   第１の電源線からの電流流入を遮断する第１のフィード
   バック回路と、 出力端子の電圧が予め設定された電圧以下になると出力
   が変化する第２の出力電圧レベル検知回路と、 この第２の出力電圧レベル検知回路の出力によって前記
   第２の電源線への電流流入を遮断する第２のフィードバ
   ック回路と、 を備えることを特徴とする電子回路。
7. 【請求項７】 クロック信号で駆動すべき複数の記憶素
   子を２つのグループに分け、 第１のグループに属する記憶素子としてクロック信号の
   立ち上がりで記憶するものを使用し、 第２のグループに属する記憶素子としてクロック信号の
   立ち下がりで記憶するものを使用し、 前記第１のグループを駆動するクロック信号と前記第２
   のグループを駆動するクロック信号を１８０度位相の異
   なったクロック信号をそれぞれ入力し、 前記第１のグループと、前記第２のグループとの間で、
   前記クロック信号の立上がり及び立ち下がりの際に電荷
   を移動することを特徴とする電子回路の消費電力低減方
   法。