CN1428858A - 电路装置 - Google Patents

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Abstract

一种包括多个布线构成的总线，将输入的数据与基准信号同步向所述多个布线输出的多个驱动电路的电路装置，这样构成所述各驱动电路，使得输入信号的逻辑值从“0”向“1”转变时的输出信号的第1延迟时间与输入信号的逻辑值从“1”向“0”转变时的输出信号的第2延迟时间不同。

Description

电路装置
发明领域
本发明涉及一种电路装置，特别是涉及在具有总线驱动电路的CMOSLSI中与布线的低功率化有关的电路装置。
现有技术的描述
CMOS工艺的微细加工技术年年都在进步，使大规模高速集成电路(VLSI)的实现变得可能。以往要求小面积及高性能的VLSI，但现在VLSI的低功耗化变得重要。
今后集成电路更加微细化，使工艺参数按比例缩小。在这种状况下，比较集成电路内全程布线部分和其他逻辑电路部分的功耗，布线部分的功耗超过逻辑电路部分的功耗。由于总线是集成电路内全程布线的集合，显然将来总线的功耗比率会增大。因此为了VLSI的低功耗化，使总线的功耗降低是重要的。
总线是例如所谓32位、64位并列靠近设置的许多布线，作为长距离布线而使用的情况很多。在近年的微细工艺中，布线间的电容(capacitance)达到布线和地间的电容的数十倍的程度，因而布线间电容成为支配性的。
这里，考虑相邻布线的信号以彼此相反的方式同时转变的情况。即，考虑一方的逻辑值从“0”到“1”、另一方的逻辑值从“1”到“0”同时转移的情况。这种情况下，由于布线间电位反向转换，电容量变为2倍。由于这种电容量的增加，不仅信号延迟增加，而且功耗也增大。
作为现有技术，文献A(A bus delay reduction technique considering crosstalk(Kyushu Univ.)，Design Automation and Test In Europe(DATE)2000)中提出了这样的方案，即每隔一条布线设置总线驱动器，该总线驱动器这样形成，以便通过延迟转换器有意使总线时钟的定时延迟。由此，由于总线驱动器的定时每隔一条布线地移动，防止了相邻布线的信号同时反方向转变。但在这种方法中，必须进行适当的设计，在设计阶段预先进行特定的布线，考虑布线顺序。因此设计负担重。
另外，在文献B(特开平11-7349号公报)中，提出了这样的方案，即在IC间的总线数据传送中，通过使各布线的数据信号在时钟信号的1周期内每个都少许延迟，防止串话。但在该方法中，由于在1时钟周期内使各信号延迟，延迟时间额外地变大。因此，该方法难以适用于总线的布线数多(数据宽度大)的情况和时钟周期短的情况。
此外，上述任一方法在相邻布线的电位转变方向相反和相同时都发生转变定时的移动。因此，尽管在反方向转变的情况下可低功耗化，但存在同方向转变时功耗增大的问题。
因此，要求集成电路的总线的低功耗化，特别是相邻布线间信号反方向转变时的低功耗化。但是，已有的方法中存在设计阶段负担重的问题、难以适用于总线的布线数多的情况的问题，以及电位同方向转变时功耗增大的问题。
本发明目的在于解决上述已有的问题，提供可容易且可靠地谋求总线的低功耗化的电路装置。
发明内容
本发明的电路装置包括：多个布线构成的总线，使输入的数据与基准信号同步并向所述多个布线输出的多个驱动电路，这样构成所述各驱动电路，使得输入信号的逻辑值从“0”向“1”转变时的输出信号的第1延迟时间与输入信号的逻辑值从“1”向“0”转变时的输出信号的第2延迟时间不同。
附图说明
图1是展示本发明实施方式的电路装置构成例的图。
图2是展示图1所示驱动电路的输入数据信号和输出数据信号的关系的一个例子的图。
图3是展示构成图1所示驱动电路的缓冲器的构成的一个例子的图。
图4是展示构成图1所示驱动电路的缓冲器的构成的另一个例子的图。
图5是展示构成图1所示驱动电路的缓冲器的构成的另一个例子的图。
图6是展示构成图1所示驱动电路的缓冲器的构成的另一个例子的图。
图7A、图7B及图7C分别是展示图6所示电流限制电路的构成例的图。
图8A、图8B及图8C分别是展示图6所示电流限制电路的构成例的图。
图9是展示通过本发明实施方式获得的低功耗化的效果的图。
图10是展示图1所示驱动电路的构成的一个例子的图。
图11是用于说明图10所示驱动电路的一个变更例的图。
图12是展示图10所示驱动电路的另一个变更例的图。
以下参照图面说明本发明的实施方式。
图1是展示本发明实施方式的构成例的图。
在n个闩锁电路11l-11n中分别输入数据信号Dl-Dn，借助共用的时钟信号CLK锁定数据Dl-Dn。闩锁电路11l-11n的输出与各驱动电路(总线驱动器)12l-12n连接，从驱动电路12l-12n向布线13l-13n构成的总线输出数据。这些布线13l-13n并列且靠近设置，相邻布线间存在寄生电容(parasitic capacitance)15。在布线13l-13n的途中，可按照需要设置驱动电路(总线中继器)14l-14n。
构成驱动电路12l-12n和14l-14n的各缓冲器这样构成，使得输入信号的逻辑值从高(H)向低(L)下降的情况和从低(L)向高(H)上升的情况下输出信号的输出定时不同。此外，这些缓冲器可以是使输入数据信号的逻辑值反转输出的类型，也可以是使输入数据信号的逻辑值按原样输出的类型。
图2展示了构成驱动电路12l-12n的缓冲器的输入数据信号(a)和输出数据信号(b)之间关系的一个例子。在图示的例子中，与其在输入数据信号上升时不如在下降时输出定时只延迟时间差td，相反，与其在输入数据信号下降时不如在上升时输出定时只延迟时间差td也可以。优选时间差td比逻辑状态的转变时间(逻辑值从高向低或从低向高转变的时间)长。此外，如图2(b)所示，逻辑状态的转变时间是指电压从电压振幅(高电平电压和低电平电压之差)的10％到90％或从90％到10％变化的时间。
由此，按照上述构成，根据输入数据信号的逻辑状态的转变方向，输出数据信号的输出定时是不同的。因此，相邻布线的电位彼此变为反方向的时间，即布线间电容(寄生电容)增大可见的时间可以缩短。因此，降低功耗变得可能。特别是，通过使输出定时的时间差td比逻辑状态的转变时间长，可以实质上使相邻布线的电位为彼此反方向的时间为零，使上述效果更加增强。而且，借助时间差td的最佳化，可以将信号的延迟时间抑制到最小限度，使维持高速化变得可能。
而且，按照上述构成，根据逻辑状态的转变方向而自动地时输出定时产生时间差。因此，不需象以往那样在设计阶段预先考虑布线顺序等，可减轻设计负担。而且，并不是象以往那样使数据信号依次延迟，在总线布线数多的情况也可容易地适用。
而且，在上述构成中，只在相邻布线间逻辑状态的转变为相反方向的情况下产生时间差，在同方向转变的情况下不产生时间差。在现有技术中所说明的方法中，由于反方向转变和同方向转变都对转变定时产生同样的移动，存在在同方向转变中增大功耗的顾虑。在上述构成中，可以避免这样的问题。
而且，按照上述构成，从电路构成等的观点出发也可以降低功耗。即，在现有的集成电路中，为获得不受布线间电容影响的信号模式，或需要附加额外的逻辑电路，或需要加速数据送出周期。在上述构成中，则不必要采用那样的构成，可使功耗降低。
下面说明构成上述驱动电路12l-12n及14l-14n的各缓冲器的构成例。
图3-图6所示的缓冲器任意一个都由与正电源侧(向上引出侧)连接的电路和与负电源侧(向下引出侧、接地侧)连接的电路构成。并且，这样构成正电源侧电路和负电源侧电路，使之驱动能力彼此不同，以便对输出定时产生时间差。而且，图3-图6所示的缓冲器任意一个都以互补型MIS(complementaryMIS)(互补型MOS)结构作为基本构成。
在图3所示的电路例子中，P型MOS晶体管21和23分别构成第1级和第2级的正电源侧电路，N型MOS晶体管22和24分别构成第1级和第2级的负电源侧电路。在第1级，使N型MOS晶体管22的驱动能力比P型MOS晶体管21的驱动能力大、在第2级，使P型MOS晶体管23的驱动能力比N型晶体管24的驱动能力大。
为获得这样的构造，例如，在第1级和第2级中，分别可以使P型MOS晶体管的栅宽度与栅长度的比和N型MOS晶体管的栅宽度与栅长度的比不同。具体地说，在第1级，N型MOS晶体管22的栅宽度比P型MOS晶体管21的栅宽度长，或N型MOS晶体管22的栅长度比P型MOS晶体管21的栅长度短。在第2级，P型MOS晶体管23的栅宽度比N型MOS晶体管24的栅宽度长，或P型MOS晶体管23的栅长度比N型MOS晶体管24的栅长度短。
在图4所示的电路例子中，在第1级，P型MOS晶体管31a和31b构成正电源侧电路，N型MOS晶体管32构成负电源侧电路。在第2级，P型MOS晶体管33构成正电源侧电路，N型MOS晶体管34a和34b构成负电源侧电路。在第1级，使负电源侧电路的驱动能力比正电源侧电路的驱动能力大、在第2级，使正电源侧电路的驱动能力比负电源侧电路的驱动能力大。
在图5所示的电路例子中，在第1级，P型MOS晶体管41构成正电源侧电路，N型MOS晶体管42a和42b构成负电源侧电路。在第2级，P型MOS晶体管43a和43b构成正电源侧电路，N型MOS晶体管44构成负电源侧电路。在第1级，使负电源侧电路的驱动能力比正电源侧电路的驱动能力大、在第2级，使正电源侧电路的驱动能力比负电源侧电路的驱动能力大。
在图6所示的电路例子中，在第1级，P型MOS晶体管51和电流限制电路53构成正电源侧电路，N型MOS晶体管52构成负电源侧电路。在第2级，P型MOS晶体管54构成正电源侧电路，N型MOS晶体管55和电流限制电路56构成负电源侧电路。在第1级，使负电源侧电路的驱动能力比正电源侧电路的驱动能力大、在第2级，使正电源侧电路的驱动能力比负电源侧电路的驱动能力大。
图7A、图7B及图7C展示了图6所示电流限制电路53的构成例。图7A是P型MOS晶体管53a的栅和漏共同连接的例子，图7B是P型MOS晶体管53b的栅接地的例子，图7C是给P型MOS晶体管53c的栅提供规定电位的例子。
图8A、图8B及图8C展示了图6所示电流限制电路56的构成例。图8A是N型MOS晶体管56a的栅和漏共同连接的例子，图8B是N型MOS晶体管56b的栅连接到正电源的例子，图8C是给N型MOS晶体管56c的栅提供规定电位的例子。
此外，也可以通过进一步增加图3-图6中所示电路的级数来构成缓冲器。而且，也可以通过使图3-图6的电路构成适当组合，来使正电源侧电路的驱动能力与负电源侧电路的驱动能力彼此不同。
而且，上述图3-图6的例子的任意一个通过在第1级使负电源侧电路的驱动能力比正电源侧电路的驱动能力大，在第2级使正电源侧电路的驱动能力比负电源侧电路的驱动能力大，使处于信号下降情况下的一方比处于信号上升情况下的一方输出定时延迟。与此相反，也可以通过在第1级使正电源侧电路的驱动能力比负电源侧电路的驱动能力大，在第2级使负电源侧电路的驱动能力比正电源侧电路的驱动能力大，使处于信号上升情况下的一方比处于信号下降情况下的一方输出定时延迟。在这种情况下，上述图3-图6的例子中，可使P型MOS晶体管和N型MOS晶体管的关系相反。
图9定量地展示了按照本实施方式的构成所获得的低功耗的效果。即展示了在彼此相邻的两条布线(布线A、布线B)的各转变状态中从电源流入驱动这些布线的驱动电路(总线驱动器)的电荷量。布线间的电容表示为Cc，布线和地之间的电容表示为Co，电压振幅表示为V。
从图9可看出，在彼此相邻的两条布线中，在一方从高(H)到低(L)、另一方从低(L)到高(H)而使电位彼此向相反方向转变的情况下，在本方式中从电源流入的电荷量比现有技术减少了CcV。从而，在本方式中，与现有技术相比，在每一处可降低1/2CcV2的功率。
本方式的流入电荷量和已有方式的流入电荷量之比，在上述反方向转变的情况下为(Cc+Co)/(2Cc+Co)。而且，在假定图9所示各种转变按相同概率发生的情况下，流入电荷量之比为(3Cc+4Co)/(4Cc+4Co)。
在现有技术中，Cc为Co的10倍以上。因此，在反方向转变中可有50％左右的功率降低，平均可有23％左右的功率降低。
下面说明构成图1所示驱动电路12l-12n和14l-14n的各缓冲器的其他构成例。
图10所示的缓冲器为以互补型MIS(MOS)构造作为基本构成的三态(tri-state)缓冲器，由与正电源侧(向上引出侧)连接的电路和与负电源侧(向下引出侧、接地侧)连接的电路构成。这样构成该缓冲器，以便通过在正电源侧电路和负电源侧电路中使有源状态下转移的定时彼此不同，对输出定时产生时间差。
具体地说，P型MOS晶体管61和62构成正电源侧电路，N型MOS晶体管63和64构成负电源侧电路。向P型MOS晶体管61和N型MOS晶体管64输入数据信号D。向N型MOS晶体管63输入时钟信号CLK。通过延迟电路65向P型MOS晶体管62输入将时钟信号CLK反转了的时钟信号/CLK。时钟信号CLK在数据信号D确定后输入(上升)，通过输入时钟信号，数据信号被输出到构成总线的布线。
通过这样的构成，完成以下动作。在输入数据信号D从低(L)到高(H)上升的情况下，与时钟信号CLK的上升定时同步，由N型MOS晶体管63和64构成的负电源侧电路变为导通状态(有源状态)，输出数据信号从高(H)下降到低(L)。另一方面，在输入数据信号D从高(H)到低(L)下降的情况下，与反向时钟信号/CLK的下降定时同步，由P型MOS晶体管61和62构成的正电源侧电路变为导通状态(有源状态)，输出数据信号从低(L)上升到高(H)。借助于延迟电路65，向P型MOS晶体管62输入的反向时钟信号/CLK的下降定时比向N型MOS晶体管63输入的时钟信号CLK的上升定时延迟了规定的时间。因此，输入数据信号下降的情况比上升的情况数据信号的输出定时延迟了(延迟了时间差td)。
此外，在上述例子中，在P型MOS晶体管62的输入侧设置延迟电路65，但也可以在N型MOS晶体管63的输入侧设置延迟电路65，向P型MOS晶体管62输入反向时钟信号/CLK，向N型MOS晶体管63输入延迟的时钟信号CLK。在这种情况下，输入数据信号上升的情况比下降的情况数据信号的输出定时延迟了。
而且，在上述例子中，在构成总线的每1条布线上设置延迟电路65，但也可以如图11所示那样多条布线(多个缓冲器)共用延迟电路65。
而且，在想避免如图10所示晶体管串联连接构成的情况下，通过使用图12所示那样的构成，可以实现与图10电路同样的功能。在图12中，在P型MOS晶体管71的输入侧设置具有预定逻辑功能的逻辑电路73a，在N型MOS晶体管72的输入侧设置具有预定逻辑功能的逻辑电路73b。逻辑电路73a和逻辑电路73b的延迟时间(输出定时)在数据信号D上升的情况下和下降的情况下不同。通过设置逻辑电路73a和逻辑电路73b，图12所示电路总的输入、输出关系变为与图10所示电路总的输入、输出关系相同。
如上所述，按照本发明，由于根据输入数据信号的逻辑状态的转变方向，输出数据信号的输出定时不同，因此可以在总线容易且可靠地实现低功耗化。

Claims (4)

1.一种电路装置，包括：
多个布线构成的总线，
将输入的数据与基准信号同步向所述多个布线输出的多个驱动电路，
其特征在于，
这样构成所述各驱动电路，使得输入信号的逻辑值从“0”向“1”转变时的输出信号从所述基准信号的第1延迟时间与输入信号的逻辑值从“1”向“0”转变时的输出信号从所述基准信号的第2延迟时间不同。
2.如权利要求1的电路装置，其特征在于，
所述驱动电路包含第1电路部和第2电路部，所述第1电路部设置在所述第2电路部和具有第1电压的第1电源之间，所述第2电路部设置在所述第1电路部和具有比第1电压低的第2电压的第2电源之间，第1电路部和第2电路部的驱动能力不同。
3.如权利要求1的电路装置，其特征在于，
所述驱动电路包含第1电路部、第2电路部和控制部，所述第1电路部设置在所述第2电路部和具有第1电压的第1电源之间，所述第2电路部设置在所述第1电路部和具有比第1电压低的第2电压的第2电源之间，所述控制部使从所述基准信号的逻辑值转变开始到所述第1电路部转移到有源状态为止的时间和从所述基准信号的逻辑值转变开始到所述第2电路部转移到有源状态为止的时间不同。
4.如权利要求1-3中任意一项的电路装置，其特征在于，所述第1延迟时间和第2延迟时间的时间差比输出信号的逻辑值的转变时间长。
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