JP3319615B2 - Ｐｌａ - Google Patents
ＰｌａInfo
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- JP3319615B2 JP3319615B2 JP15341492A JP15341492A JP3319615B2 JP 3319615 B2 JP3319615 B2 JP 3319615B2 JP 15341492 A JP15341492 A JP 15341492A JP 15341492 A JP15341492 A JP 15341492A JP 3319615 B2 JP3319615 B2 JP 3319615B2
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- JP
- Japan
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- plane
- product term
- line
- channel transistor
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Description
【０００１】
【産業上の利用分野】この発明は、入力線の本数が積項
線の本数に比べて著しく多い大規模な構成のＰＬＡに関
する。
線の本数に比べて著しく多い大規模な構成のＰＬＡに関
する。
【０００２】
【従来の技術】ＰＬＡは組合せ回路の構築に好適なこと
から、例えばマイクロプロセッサのＡＬＵや制御部とい
った論理部分に限らず記憶部分においても用いられ、様
々なＬＳＩにおける設計の容易化に貢献している。
から、例えばマイクロプロセッサのＡＬＵや制御部とい
った論理部分に限らず記憶部分においても用いられ、様
々なＬＳＩにおける設計の容易化に貢献している。
【０００３】従来のＰＬＡとしては、例えば図４に示す
ように構成されたものがある。
ように構成されたものがある。
【０００４】図４に示すＰＬＡは、クロック信号ＣＬＫ
１に同期して動作するＡＮＤ平面とクロック信号ＣＬＫ
１よりも遅れた位相のクロック信号ＣＬＫ２に同期して
動作するＯＲ平面とからなる同期型のＰＬＡである。
１に同期して動作するＡＮＤ平面とクロック信号ＣＬＫ
１よりも遅れた位相のクロック信号ＣＬＫ２に同期して
動作するＯＲ平面とからなる同期型のＰＬＡである。
【０００５】ＡＮＤ平面は、入力線１０１と積項線１０
２との交点に選択的に配置されたＮチャネルトランジス
タ１０３が、クロック信号ＣＬＫ１に同期して導通制御
されるＰチャネルトランジスタ１０４によりプリチャー
ジされる積項線１０２を、入力線１０１の電位にもとづ
いて駆動することによって論理を得るＮＯＲ形に構成さ
れている。
２との交点に選択的に配置されたＮチャネルトランジス
タ１０３が、クロック信号ＣＬＫ１に同期して導通制御
されるＰチャネルトランジスタ１０４によりプリチャー
ジされる積項線１０２を、入力線１０１の電位にもとづ
いて駆動することによって論理を得るＮＯＲ形に構成さ
れている。
【０００６】ＮチャネルトランジスタでＮＯＲ形の論理
を得る場合には、図５に示すように、Ｎチャネルトラン
ジスタ１０３が積項線１０２に並列に接続されて構成さ
れる。これに対して、ＮチャネルトランジスタでＮＡＮ
Ｄ形の論理を得る場合には、図６に示すように、Ｎチャ
ネルトランジスタ１０３が積項線１０２に直列に接続さ
れて構成される。
を得る場合には、図５に示すように、Ｎチャネルトラン
ジスタ１０３が積項線１０２に並列に接続されて構成さ
れる。これに対して、ＮチャネルトランジスタでＮＡＮ
Ｄ形の論理を得る場合には、図６に示すように、Ｎチャ
ネルトランジスタ１０３が積項線１０２に直列に接続さ
れて構成される。
【０００７】図４に戻って、ＮＯＲ形のＡＮＤ平面にお
いて、入力線１０１はクロック信号ＣＬＫ１にしたがっ
て論理積（ＡＮＤ）ゲート１０５によりプリデスチャー
ジされ、入力信号にしたがってＡＮＤゲート１０５によ
り駆動される。
いて、入力線１０１はクロック信号ＣＬＫ１にしたがっ
て論理積（ＡＮＤ）ゲート１０５によりプリデスチャー
ジされ、入力信号にしたがってＡＮＤゲート１０５によ
り駆動される。
【０００８】このようにしてＡＮＤ平面の積項線１０２
で得られた論理は、クロック信号ＣＬＫ２に同期した伝
達ゲートとなるＡＮＤゲート１０６を介してＯＲ平面の
積項線１０２に与えられる。ＯＲ平面は、積項線１０２
と出力線１０７との交点に選択的に配置されたＮチャネ
ルトランジスタ１０８が、クロック信号ＣＬＫ２に同期
して導通制御されるＰチャネルトランジスタ１０９によ
りプリチャージされる出力線１０７を、積項線１０２の
電位にしたがって駆動することによりＰＬＡ全体として
の出力信号を得ている。
で得られた論理は、クロック信号ＣＬＫ２に同期した伝
達ゲートとなるＡＮＤゲート１０６を介してＯＲ平面の
積項線１０２に与えられる。ＯＲ平面は、積項線１０２
と出力線１０７との交点に選択的に配置されたＮチャネ
ルトランジスタ１０８が、クロック信号ＣＬＫ２に同期
して導通制御されるＰチャネルトランジスタ１０９によ
りプリチャージされる出力線１０７を、積項線１０２の
電位にしたがって駆動することによりＰＬＡ全体として
の出力信号を得ている。
【０００９】このようなＰＬＡは、例えば高位マイクロ
プロセッサのデコーダに適用されて、構成が大規模化す
ると、積項線の本数は入力線の本数の１０倍程度にまで
増大する。このため、入力線の配線長が長くなるととも
に入力線に並列接続されるアレートランジスタが著しく
増加する。したがって、入力線の配線容量が大きくなる
とともに入力線に対して負荷となるアレートランジスタ
のゲート容量も増大し、入力線は積項線に比べて負荷容
量が著しく大きくなる。
プロセッサのデコーダに適用されて、構成が大規模化す
ると、積項線の本数は入力線の本数の１０倍程度にまで
増大する。このため、入力線の配線長が長くなるととも
に入力線に並列接続されるアレートランジスタが著しく
増加する。したがって、入力線の配線容量が大きくなる
とともに入力線に対して負荷となるアレートランジスタ
のゲート容量も増大し、入力線は積項線に比べて負荷容
量が著しく大きくなる。
【００１０】
【発明が解決しようとする課題】以上説明したように、
図４に示す従来のＰＬＡにあっては、入力線の本数が積
項線に比べて増加して大規模化した場合には、入力線の
負荷容量は著しく増大することになる。
図４に示す従来のＰＬＡにあっては、入力線の本数が積
項線に比べて増加して大規模化した場合には、入力線の
負荷容量は著しく増大することになる。
【００１１】しかしながら、図４に示す構成にあって
は、プリディスチャージされた入力線１０１がＡＮＤゲ
ート１０５によりハイレベルに駆動される。すなわち、
入力線１０１はＮチャネルトランジスタよりもコンダク
タンスの低いＰチャネルトランジスタで駆動されること
になる。このため、負荷の大きな入力線を駆動するため
の遅延時間が大きくなり、ＰＬＡ全体としての出力が遅
くなるという不具合を招いていた。
は、プリディスチャージされた入力線１０１がＡＮＤゲ
ート１０５によりハイレベルに駆動される。すなわち、
入力線１０１はＮチャネルトランジスタよりもコンダク
タンスの低いＰチャネルトランジスタで駆動されること
になる。このため、負荷の大きな入力線を駆動するため
の遅延時間が大きくなり、ＰＬＡ全体としての出力が遅
くなるという不具合を招いていた。
【００１２】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、高速化ならび
に小型化を達成し得るＰＬＡを提供することにある。
たものであり、その目的とするところは、高速化ならび
に小型化を達成し得るＰＬＡを提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、クロックに同期して
動作するＰＬＡのＡＮＤ平面において、プリチャージサ
イクル時ではＮチャネルトランジスタによりプリディス
チャージされ、動作サイクル時には、入力線と積項線と
の交点に選択的に配置されたＰチャネルトランジスタに
より駆動される積項線を有することを特徴とする。第２
の手段は、クロックに同期して動作するＰＬＡにおい
て、ＡＮＤ平面の積項線の信号をＯＲ平面の積項線に伝
達する時、プリチャージサイクル時ではローレベル信号
を伝達し、動作サイクル時ではその反転信号を伝達する
ゲートを有することを特徴とする。第３の手段は、プリ
チャージされた入力線を入力信号にしたがって駆動する
Ｎチャネルトランジスタと、ＡＮＤ平面の積項線をプリ
ディスチャージするＮチャネルトランジスタと、ＡＮＤ
平面内の入力線と積項線との交点に選択的に配置され、
プリディスチャージされた積項線を入力線の電位にした
がって駆動するＰチャネルトランジスタと、ＡＮＤ平面
の積項線の信号をＯＲ平面の積項線に伝達する否定論理
和ゲートとを有することを特徴とする。
に、課題を解決する第１の手段は、クロックに同期して
動作するＰＬＡのＡＮＤ平面において、プリチャージサ
イクル時ではＮチャネルトランジスタによりプリディス
チャージされ、動作サイクル時には、入力線と積項線と
の交点に選択的に配置されたＰチャネルトランジスタに
より駆動される積項線を有することを特徴とする。第２
の手段は、クロックに同期して動作するＰＬＡにおい
て、ＡＮＤ平面の積項線の信号をＯＲ平面の積項線に伝
達する時、プリチャージサイクル時ではローレベル信号
を伝達し、動作サイクル時ではその反転信号を伝達する
ゲートを有することを特徴とする。第３の手段は、プリ
チャージされた入力線を入力信号にしたがって駆動する
Ｎチャネルトランジスタと、ＡＮＤ平面の積項線をプリ
ディスチャージするＮチャネルトランジスタと、ＡＮＤ
平面内の入力線と積項線との交点に選択的に配置され、
プリディスチャージされた積項線を入力線の電位にした
がって駆動するＰチャネルトランジスタと、ＡＮＤ平面
の積項線の信号をＯＲ平面の積項線に伝達する否定論理
和ゲートとを有することを特徴とする。
【００１４】
【作用】上記第１の手段において、ＡＮＤ平面をＮＡＮ
Ｄ型に構成して、ＡＮＤ平面で得られた論理の反転値を
ＯＲ平面に伝達するようにしている。上記第２の手段に
おいては、ＡＮＤ平面で得られた論理の反転値をＯＲ平
面に伝達するようにしている。上記第３の手段では、負
荷の大きな入力線を駆動力の高いＮチャネルトランジス
タにより駆動して、ＡＮＤ平面をＮＡＮＤ型の論理形式
で構成し、ＡＮＤ平面で得られた論理を否定論理和ゲー
トを介してＯＲ平面に伝達するようにしている。
Ｄ型に構成して、ＡＮＤ平面で得られた論理の反転値を
ＯＲ平面に伝達するようにしている。上記第２の手段に
おいては、ＡＮＤ平面で得られた論理の反転値をＯＲ平
面に伝達するようにしている。上記第３の手段では、負
荷の大きな入力線を駆動力の高いＮチャネルトランジス
タにより駆動して、ＡＮＤ平面をＮＡＮＤ型の論理形式
で構成し、ＡＮＤ平面で得られた論理を否定論理和ゲー
トを介してＯＲ平面に伝達するようにしている。
【００１５】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１６】図１はこの発明の一実施例に係るＰＬＡの
構成を示す図であり、図２は図１に示すＰＬＡの動作タ
イミングを示すタイミングチャートである。
構成を示す図であり、図２は図１に示すＰＬＡの動作タ
イミングを示すタイミングチャートである。
【００１７】図１において、ＰＬＡはこの発明の特徴的
な部分となるＡＮＤ平面と、図４に示した従来のＰＬＡ
と同様なＯＲ平面とを備えて同期型に構成されている。
な部分となるＡＮＤ平面と、図４に示した従来のＰＬＡ
と同様なＯＲ平面とを備えて同期型に構成されている。
【００１８】ＡＮＤ平面は、入力線１と積項線２及び両
線の交点に選択的に配置されてアレートランジスタとな
るＰチャネルトランジスタ３を備えて構成されている。
線の交点に選択的に配置されてアレートランジスタとな
るＰチャネルトランジスタ３を備えて構成されている。
【００１９】入力線１は、入力信号又はその反転信号と
クロック信号ＣＬＫ１とを入力とするＯＲゲート４によ
り、図２に示すように、クロック信号ＣＬＫ１がハイレ
ベルの期間にプリチャージされ、クロック信号ＣＬＫ１
がロウレベルとなり入力信号が有効化されると、有効化
された入力信号にしたがって駆動される。したがって、
入力線１がハイレベルからロウレベルへと駆動される場
合には、ＯＲゲート４を構成するＮチャネルトランジス
タが入力線１のプリチャージ電荷を放電させる。すなわ
ち、入力線１はＯＲゲート４のＮチャネルトランジスタ
により駆動される。
クロック信号ＣＬＫ１とを入力とするＯＲゲート４によ
り、図２に示すように、クロック信号ＣＬＫ１がハイレ
ベルの期間にプリチャージされ、クロック信号ＣＬＫ１
がロウレベルとなり入力信号が有効化されると、有効化
された入力信号にしたがって駆動される。したがって、
入力線１がハイレベルからロウレベルへと駆動される場
合には、ＯＲゲート４を構成するＮチャネルトランジス
タが入力線１のプリチャージ電荷を放電させる。すなわ
ち、入力線１はＯＲゲート４のＮチャネルトランジスタ
により駆動される。
【００２０】このような入力線１と直交する積項線２
は、クロック信号ＣＬＫ１に同期して導通制御されるＮ
チャネルトランジスタ５によりプリディスチャージされ
る。
は、クロック信号ＣＬＫ１に同期して導通制御されるＮ
チャネルトランジスタ５によりプリディスチャージされ
る。
【００２１】入力線１と積項線２との交点に選択的に配
置されたＰチャネルトランジスタ３は、そのゲート端子
が入力線１に接続され、高位電源と積項線２との間に接
続されて、積項線２をプリディスチャージ状態のロウレ
ベルからハイレベルに駆動する。
置されたＰチャネルトランジスタ３は、そのゲート端子
が入力線１に接続され、高位電源と積項線２との間に接
続されて、積項線２をプリディスチャージ状態のロウレ
ベルからハイレベルに駆動する。
【００２２】このように、ＡＮＤ平面は図３に示すよう
に、アレートランジスタ３が積項線２に並列接続されて
論理を得るＮＡＮＤ型に構成されている。このようなＡ
ＮＤ平面で得られた論理、すなわち積項線２の電位は否
定論理和（ＮＯＲ）ゲート６に与えられる。
に、アレートランジスタ３が積項線２に並列接続されて
論理を得るＮＡＮＤ型に構成されている。このようなＡ
ＮＤ平面で得られた論理、すなわち積項線２の電位は否
定論理和（ＮＯＲ）ゲート６に与えられる。
【００２３】ＮＯＲゲート６は、ＡＮＤ平面で得られた
論理をＯＲ平面に伝達する伝達ゲートとして機能し、図
２に示すように、クロック信号ＣＬＫ１よりも位相の遅
れたクロック信号ＣＬＫ２に同期して、ＯＲ平面の積項
線２をプリディスチャージする。
論理をＯＲ平面に伝達する伝達ゲートとして機能し、図
２に示すように、クロック信号ＣＬＫ１よりも位相の遅
れたクロック信号ＣＬＫ２に同期して、ＯＲ平面の積項
線２をプリディスチャージする。
【００２４】ＯＲ平面は、ＡＮＤ平面で得られた論理が
ＮＯＲゲート６を介して伝達される積項線２と、クロッ
ク信号ＣＬＫ２で導通制御されるＰチャネルトランジス
タ７によってプリチャージされる出力線８との交点に、
アレートランジスタとなるＮチャネルトランジスタ９が
選択的に配置されて構成されている。Ｎチャネルトラン
ジスタ９は、そのゲート端子が積項線２に接続され、出
力線８とグランドとの間に接続されて、ＯＲ平面をＮＯ
Ｒ形に構成している。
ＮＯＲゲート６を介して伝達される積項線２と、クロッ
ク信号ＣＬＫ２で導通制御されるＰチャネルトランジス
タ７によってプリチャージされる出力線８との交点に、
アレートランジスタとなるＮチャネルトランジスタ９が
選択的に配置されて構成されている。Ｎチャネルトラン
ジスタ９は、そのゲート端子が積項線２に接続され、出
力線８とグランドとの間に接続されて、ＯＲ平面をＮＯ
Ｒ形に構成している。
【００２５】このような構成において、ＡＮＤ平面の入
力線１はＯＲゲート４のＮチャネルトランジスタにより
駆動されるため、ＰＬＡが大規模化して入力線１の負荷
容量が著しく増大した場合であっても、Ｎチャネルトラ
ンジスタよりも電流駆動能力の低いＰチャネルトランジ
スタで駆動する従来に比べて、入力線１を高速に駆動す
ることが可能となる。
力線１はＯＲゲート４のＮチャネルトランジスタにより
駆動されるため、ＰＬＡが大規模化して入力線１の負荷
容量が著しく増大した場合であっても、Ｎチャネルトラ
ンジスタよりも電流駆動能力の低いＰチャネルトランジ
スタで駆動する従来に比べて、入力線１を高速に駆動す
ることが可能となる。
【００２６】また、入力線１を駆動するＯＲゲート４の
Ｎチャネルトランジスタは、ＡＮＤ平面に対して外付け
回路となるため、ＡＮＤ平面のレイアウトピッチに影響
されることなくレイアウト設計できる。したがって、Ｎ
チャネルトランジスタの占有面積すなわち駆動力を比較
的自由に設定できるようになり、入力線１の負荷容量に
対応してその駆動力を設定することができる。
Ｎチャネルトランジスタは、ＡＮＤ平面に対して外付け
回路となるため、ＡＮＤ平面のレイアウトピッチに影響
されることなくレイアウト設計できる。したがって、Ｎ
チャネルトランジスタの占有面積すなわち駆動力を比較
的自由に設定できるようになり、入力線１の負荷容量に
対応してその駆動力を設定することができる。
【００２７】さらに、ＡＮＤ平面がＮＡＮＤ形に構成さ
れるので、ＡＮＤ平面で得られた論理をＯＲ平面に伝達
する伝達ゲートをＮＯＲゲート６で構成することが可能
となる。これにより、従来のＡＮＤゲートに比べて１ゲ
ート当りのトランジスタ数を削減することが可能とな
る。したがって、積項線の本数が著しく多い大規模ＰＬ
Ａでは、上記効果が顕著となり、ＰＬＡ全体としての占
有面積が大幅に削減され、集積度を高めることができ
る。
れるので、ＡＮＤ平面で得られた論理をＯＲ平面に伝達
する伝達ゲートをＮＯＲゲート６で構成することが可能
となる。これにより、従来のＡＮＤゲートに比べて１ゲ
ート当りのトランジスタ数を削減することが可能とな
る。したがって、積項線の本数が著しく多い大規模ＰＬ
Ａでは、上記効果が顕著となり、ＰＬＡ全体としての占
有面積が大幅に削減され、集積度を高めることができ
る。
【００２８】なお、ＡＮＤ平面のアレートランジスタを
Ｐチャネルトランジスタ３で構成したことにより、アレ
ートランジスタをＮチャネルトランジスタで構成した従
来に比べて、積項線２に対して同等に駆動力を得ようと
すると、アレートランジスタの占有面積が増大すること
になる。しかしながら、アレートランジスタの占有面積
を従来と同程度に抑えることによりＡＮＤ平面の占有面
積は従来と同程度となる。この場合、本発明におけるＰ
チャネルトランジスタの駆動能力が低下して積項線を駆
動する時間が多少遅くなるが、積項線２の負荷容量はさ
ほど大きくないことに加えて、入力線１における駆動時
間が高速になるため、入力信号が確定した後入力線が駆
動されて積項線にＡＮＤ平面の論理が得られるまでの時
間は、従来に比べて高速化することができる。
Ｐチャネルトランジスタ３で構成したことにより、アレ
ートランジスタをＮチャネルトランジスタで構成した従
来に比べて、積項線２に対して同等に駆動力を得ようと
すると、アレートランジスタの占有面積が増大すること
になる。しかしながら、アレートランジスタの占有面積
を従来と同程度に抑えることによりＡＮＤ平面の占有面
積は従来と同程度となる。この場合、本発明におけるＰ
チャネルトランジスタの駆動能力が低下して積項線を駆
動する時間が多少遅くなるが、積項線２の負荷容量はさ
ほど大きくないことに加えて、入力線１における駆動時
間が高速になるため、入力信号が確定した後入力線が駆
動されて積項線にＡＮＤ平面の論理が得られるまでの時
間は、従来に比べて高速化することができる。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、入力線をＮチャネルトランジスタにより駆動してＡ
ＮＤ平面の論理を得るようにしたので、高負荷の入力線
を従来に比べて高速に駆動することが可能となる。さら
に、ＡＮＤ平面で得られた論理を否定論理和ゲートを介
してＯＲ平面に伝達するようにしたので、ＡＮＤ平面の
積項線の信号をＯＲ平面の積項線に伝達する構成の占有
面積を縮小することが可能となる。
ば、入力線をＮチャネルトランジスタにより駆動してＡ
ＮＤ平面の論理を得るようにしたので、高負荷の入力線
を従来に比べて高速に駆動することが可能となる。さら
に、ＡＮＤ平面で得られた論理を否定論理和ゲートを介
してＯＲ平面に伝達するようにしたので、ＡＮＤ平面の
積項線の信号をＯＲ平面の積項線に伝達する構成の占有
面積を縮小することが可能となる。
【００３０】この結果、構成の小型化ならびに動作速度
の高速化をともに達成し得るＰＬＡを提供することがで
きる。
の高速化をともに達成し得るＰＬＡを提供することがで
きる。
【図１】この発明の一実施例に係るＰＬＡの構成を示す
図である。
図である。
【図２】図１に示すＰＬＡの動作タイミングを示すタイ
ムチャートである。
ムチャートである。
【図３】図１に示すＰＬＡにおけるＡＮＤ平面の論理構
成を示す図である。
成を示す図である。
【図４】従来のＰＬＡの構成を示す図である。
【図５】ＰＬＡにおけるＡＮＤ平面又はＯＲ平面におけ
る論理構成を示す図である。
る論理構成を示す図である。
【図６】ＰＬＡにおけるＡＮＤ平面又はＯＲ平面におけ
る論理構成を示す図である。
る論理構成を示す図である。
１ 入力線 ２ 積項線 ３ Ｐチャネルトランジスタ ４ ＯＲゲート ６ ＮＯＲゲート
Claims (3)
- 【請求項１】 クロックに同期して動作するＰＬＡのＡ
ＮＤ平面において、 プリチャージサイクル時ではＮチャネルトランジスタに
よりプリディスチャージされ、動作サイクル時には、入
力線と積項線との交点に選択的に配置されたＰチャネル
トランジスタにより駆動される積項線を有することを特
徴とするＰＬＡ。 - 【請求項２】 クロックに同期して動作するＰＬＡにお
いて、 ＡＮＤ平面の積項線の信号をＯＲ平面の積項線に伝達す
る時、プリチャージサイクル時ではローレベル信号を伝
達し、動作サイクル時ではその反転信号を伝達するゲー
トを有することを特徴とするＰＬＡ。 - 【請求項３】 プリチャージされた入力線を入力信号に
したがって駆動するＮチャネルトランジスタと、 ＡＮＤ平面の積項線をプリディスチャージするＮチャネ
ルトランジスタと、 ＡＮＤ平面内の入力線と積項線との交点に選択的に配置
され、プリディスチャージされた積項線を入力線の電位
にしたがって駆動するＰチャネルトランジスタと、 ＡＮＤ平面の積項線の信号をＯＲ平面の積項線に伝達す
る否定論理和ゲートとを有することを特徴とするＰＬ
Ａ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15341492A JP3319615B2 (ja) | 1992-06-12 | 1992-06-12 | Ｐｌａ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15341492A JP3319615B2 (ja) | 1992-06-12 | 1992-06-12 | Ｐｌａ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347552A JPH05347552A (ja) | 1993-12-27 |
| JP3319615B2 true JP3319615B2 (ja) | 2002-09-03 |
Family
ID=15561976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15341492A Expired - Fee Related JP3319615B2 (ja) | 1992-06-12 | 1992-06-12 | Ｐｌａ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319615B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100578142B1 (ko) | 2004-12-09 | 2006-05-10 | 삼성전자주식회사 | 프로그래머블 로직 어레이 |
-
1992
- 1992-06-12 JP JP15341492A patent/JP3319615B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05347552A (ja) | 1993-12-27 |
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