JPH0535924B2 - - Google Patents
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- JPH0535924B2 JPH0535924B2 JP62101124A JP10112487A JPH0535924B2 JP H0535924 B2 JPH0535924 B2 JP H0535924B2 JP 62101124 A JP62101124 A JP 62101124A JP 10112487 A JP10112487 A JP 10112487A JP H0535924 B2 JPH0535924 B2 JP H0535924B2
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- 238000010586 diagram Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は準安定期間（不安定期間）の短い高速
ラツチ用・フリツプフロツプに関する。
ラツチ用・フリツプフロツプに関する。
［従来技術とその問題点］
異なつた信号源から、共通の時間関係なしに、
データ（信号）が入力するデジタル装置では、信
号間には論理的な関係は存在しない。したがつ
て、このような装置間の動作は非同期である。例
えば、ロジツク・アナライザの如き測定装置は、
装置の内部同期用のクロツク発生器から得られる
クロツクにより被測定装置からのデータをサンプ
リングする。しかし、被測定装置内のクロツクは
測定装置内のクロツクとは時間的な関係がないた
め、測定装置に取込まれるデータは、測定装置の
内部クロツクとは時間的に無関係である。したが
つて、被測定装置からのデータが測定装置の内部
クロツクのサンプリング・エツジの間に変化すれ
ば誤動作の原因となる。この誤動作を防止するた
め、フリツプフロツプ等の同期化素子を測定装置
の入力端に設け、被測定装置からのデータの取込
みを信頼性あるものにしている。
データ（信号）が入力するデジタル装置では、信
号間には論理的な関係は存在しない。したがつ
て、このような装置間の動作は非同期である。例
えば、ロジツク・アナライザの如き測定装置は、
装置の内部同期用のクロツク発生器から得られる
クロツクにより被測定装置からのデータをサンプ
リングする。しかし、被測定装置内のクロツクは
測定装置内のクロツクとは時間的な関係がないた
め、測定装置に取込まれるデータは、測定装置の
内部クロツクとは時間的に無関係である。したが
つて、被測定装置からのデータが測定装置の内部
クロツクのサンプリング・エツジの間に変化すれ
ば誤動作の原因となる。この誤動作を防止するた
め、フリツプフロツプ等の同期化素子を測定装置
の入力端に設け、被測定装置からのデータの取込
みを信頼性あるものにしている。
ECL（エミツタ接続論理回路）のマスター・ス
レーブＤフリツプフロツプでは、マスター・フリ
ツプフロツプの一部を構成するラツチの前段に入
力増幅器を設けている。入力データは入力増幅器
に供給され、クロツクパルスの前縁で入力増幅器
からラツチに転送される。入力増幅器及びラツチ
はクロツクパルスにより夫々オン及びオフする
が、素子の寄生容量が存在するのでデータ入力増
幅器がオフすると同時にラツチがオンするのでは
なく、データ入力増幅器のオフからラツチのオン
迄に或る期間（時間）が存在する。この期間中に
入力端に加えられた新しいデータはラツチには転
送されないか、転送されたとしてもラツチの誤動
作の原因となる。尚、この期間は準安定（非安
定）期間と呼ばれている。従来のこの種のフリツ
プフロツプの準安定期間は600msのオーダであ
る。したがつて、例えば、0.5nsのデータ取込み
精度が必要であれば、準安定期間を大幅に短縮し
なければならない。
レーブＤフリツプフロツプでは、マスター・フリ
ツプフロツプの一部を構成するラツチの前段に入
力増幅器を設けている。入力データは入力増幅器
に供給され、クロツクパルスの前縁で入力増幅器
からラツチに転送される。入力増幅器及びラツチ
はクロツクパルスにより夫々オン及びオフする
が、素子の寄生容量が存在するのでデータ入力増
幅器がオフすると同時にラツチがオンするのでは
なく、データ入力増幅器のオフからラツチのオン
迄に或る期間（時間）が存在する。この期間中に
入力端に加えられた新しいデータはラツチには転
送されないか、転送されたとしてもラツチの誤動
作の原因となる。尚、この期間は準安定（非安
定）期間と呼ばれている。従来のこの種のフリツ
プフロツプの準安定期間は600msのオーダであ
る。したがつて、例えば、0.5nsのデータ取込み
精度が必要であれば、準安定期間を大幅に短縮し
なければならない。
［目的］
本発明は、準安定期間を大幅に短縮した高速ラ
ツチ用のECLフリツプフロツプを提供すること
を目的とする。
ツチ用のECLフリツプフロツプを提供すること
を目的とする。
［発明の概要］
本発明に係るマスター・スレーブ形の高速ラツ
チ・フリツプフロツプは、差動（２相）クロツク
の逆位相で動作するマスター・フリツプフロツプ
及びスレーブ・フリツプフロツプを有する。マス
ター・フリツプフロツプは、入力増幅器とラツチ
（マスター・ラツチ）とを含み、入力増幅器は、
差動クロツクの一方の位相によりイネーブルさ
れ、ラツチは差動クロツクの他方の位相によりイ
ネーブルされる。入力増幅器とラツチには、電流
源から電流が電流制御スイツチ（マスター制御ス
イツチ）により選択的に切換えられて供給され
る。このとき、ラツチと電流制御スイツチは直結
され、従来よりもラツチのターンオンを速くして
いる。また、電流遅延手段として入力増幅器と電
流制御スイツチ源の間に設けたベース接地のトラ
ンジスタにより、差動ロツクによる電流源オフの
時点に対してデータ入力増幅器への電流供給停止
時点を遅らせている。更に上記電流遅延手段によ
る電流遅延を効果的に高めるために、複数のダイ
オード接続トランジスタを上記遅延用のトランジ
スタと電流制御スイツチとの接続点に接続して上
記電流遅延手段の寄生容量に静電容量を追加し、
入力増幅器のターンオフを遅延させている。この
ように、データ入力増幅器のターンオフとラツチ
のターンオフ間の時間を短縮することにより、準
安定期間を短縮している。
チ・フリツプフロツプは、差動（２相）クロツク
の逆位相で動作するマスター・フリツプフロツプ
及びスレーブ・フリツプフロツプを有する。マス
ター・フリツプフロツプは、入力増幅器とラツチ
（マスター・ラツチ）とを含み、入力増幅器は、
差動クロツクの一方の位相によりイネーブルさ
れ、ラツチは差動クロツクの他方の位相によりイ
ネーブルされる。入力増幅器とラツチには、電流
源から電流が電流制御スイツチ（マスター制御ス
イツチ）により選択的に切換えられて供給され
る。このとき、ラツチと電流制御スイツチは直結
され、従来よりもラツチのターンオンを速くして
いる。また、電流遅延手段として入力増幅器と電
流制御スイツチ源の間に設けたベース接地のトラ
ンジスタにより、差動ロツクによる電流源オフの
時点に対してデータ入力増幅器への電流供給停止
時点を遅らせている。更に上記電流遅延手段によ
る電流遅延を効果的に高めるために、複数のダイ
オード接続トランジスタを上記遅延用のトランジ
スタと電流制御スイツチとの接続点に接続して上
記電流遅延手段の寄生容量に静電容量を追加し、
入力増幅器のターンオフを遅延させている。この
ように、データ入力増幅器のターンオフとラツチ
のターンオフ間の時間を短縮することにより、準
安定期間を短縮している。
［実施例］
以下、添付の図面を参照して本発明の実施例を
説明する。
説明する。
第１図は本発明に係るマスター・スレーブＤフ
リツプフロツプ１０の概要を示す図である。第１
図において、入力データがマスター・フリツプフ
ロツプの入力端Ｄに加えられる。入力端／Ｄに
は、従来、破線で示すように、一定電圧VDが印
加されていた。フリツプフロツプ１０には、図示
の如く、コレクタ電圧VCC、エミツタ電圧VEE及
び電流源基準電圧VCS等が印加されている。尚、
説明を簡単にするため、以下、クロツク入力端Ｃ
及び／Ｃに入力するクロツクを、夫々クロツクＣ
及び／Ｃとする。差動クロツクがクロツク入力端
Ｃ及び／Ｃに入力され、マスター・フリツプフロ
ツプはデータをクロツク入力Ｃの立上がりでラツ
チし、スレーブ・フリツプフロツプはクロツク／
Ｃの立上がり（即ちクロツクＣの立下がり）でマ
スター・フリツプフロツプのデータをラツチす
る。従来、リセツト信号が、破線で示すように、
マスター・フリツプフロツプに印加されていた。
第２図に示す回路から判るように、本発明に係る
マスター・スレーブ・フリツプフロツプの動作は
完全に差動的である。即ち、入力端／Ｄはデータ
入力端であつて、従来の如く、入力端／Ｄには一
定電圧VDは印加されない。更に、本発明のマス
ター・フリツプフロツプには、従来の如く、リセ
ツト信号を加えていない。
リツプフロツプ１０の概要を示す図である。第１
図において、入力データがマスター・フリツプフ
ロツプの入力端Ｄに加えられる。入力端／Ｄに
は、従来、破線で示すように、一定電圧VDが印
加されていた。フリツプフロツプ１０には、図示
の如く、コレクタ電圧VCC、エミツタ電圧VEE及
び電流源基準電圧VCS等が印加されている。尚、
説明を簡単にするため、以下、クロツク入力端Ｃ
及び／Ｃに入力するクロツクを、夫々クロツクＣ
及び／Ｃとする。差動クロツクがクロツク入力端
Ｃ及び／Ｃに入力され、マスター・フリツプフロ
ツプはデータをクロツク入力Ｃの立上がりでラツ
チし、スレーブ・フリツプフロツプはクロツク／
Ｃの立上がり（即ちクロツクＣの立下がり）でマ
スター・フリツプフロツプのデータをラツチす
る。従来、リセツト信号が、破線で示すように、
マスター・フリツプフロツプに印加されていた。
第２図に示す回路から判るように、本発明に係る
マスター・スレーブ・フリツプフロツプの動作は
完全に差動的である。即ち、入力端／Ｄはデータ
入力端であつて、従来の如く、入力端／Ｄには一
定電圧VDは印加されない。更に、本発明のマス
ター・フリツプフロツプには、従来の如く、リセ
ツト信号を加えていない。
第２図について説明する。フリツプフロツプ１
０は入力増幅器１６を有し、この入力増幅器１６
にデータ信号Ｄ及び／Ｄが加えられる。入力増幅
器１６の出力信号は、マスター増幅器２０を介
し、マスター・ラツチ１８に入力される。マスタ
ー制御スイツチ２４は、電流源２２と、入力増幅
器１６及びマスター・ラツチ１８との間に設けら
れ、入力増幅器１６或いはマスター・ラツチ１８
の何れに電流を流すかを決定する。マスター制御
スイツチ２４は、緩衝増幅器２６及び２８を介し
て加えられる差動クロツクＣ及び／Ｃにより切換
えられる。従来は、リセツト増幅器３０（破線で
示す）が、マスター制御スイツチ２４及びマスタ
ー・ラツチ１８の間に設けられていた。
０は入力増幅器１６を有し、この入力増幅器１６
にデータ信号Ｄ及び／Ｄが加えられる。入力増幅
器１６の出力信号は、マスター増幅器２０を介
し、マスター・ラツチ１８に入力される。マスタ
ー制御スイツチ２４は、電流源２２と、入力増幅
器１６及びマスター・ラツチ１８との間に設けら
れ、入力増幅器１６或いはマスター・ラツチ１８
の何れに電流を流すかを決定する。マスター制御
スイツチ２４は、緩衝増幅器２６及び２８を介し
て加えられる差動クロツクＣ及び／Ｃにより切換
えられる。従来は、リセツト増幅器３０（破線で
示す）が、マスター制御スイツチ２４及びマスタ
ー・ラツチ１８の間に設けられていた。
マスター・ラツチ１８の出力信号は、スレー
ブ・ラツチ１４の出力増幅器３２に入力され、次
いで、スレーブ増幅器３６を介してスレーブ・ラ
ツチ３４に供給される。スレーブ電流源３８は、
スレーブ制御スイツチ４０を介し、出力増幅器３
２又はスレーブ・ラツチ３４に電流を供給する。
上記のスレーブ制御スイツチ４０は、緩衝増幅器
２６及び２８を介して加えられる差動クロツクＣ
及び／Ｃにより切換えられる。
ブ・ラツチ１４の出力増幅器３２に入力され、次
いで、スレーブ増幅器３６を介してスレーブ・ラ
ツチ３４に供給される。スレーブ電流源３８は、
スレーブ制御スイツチ４０を介し、出力増幅器３
２又はスレーブ・ラツチ３４に電流を供給する。
上記のスレーブ制御スイツチ４０は、緩衝増幅器
２６及び２８を介して加えられる差動クロツクＣ
及び／Ｃにより切換えられる。
差動クロツクＣ及び／Ｃのトランジシヨンの際
の動作を第３図を参照して説明する。クロツク／
Ｃの立ち下がりにより、入力増幅器１６に流れる
電流を遮断し、マスター・ラツチ１８をイネーブ
ルとする。マスター制御スイツチ２４を構成する
トランジスタ及び電流源２２のトランジスタの寄
生容量及び接合容量（特に電流源２２のトランジ
スタのコレクタ・ベース間の漂遊容量Ccb）によ
り、電流がＡ点及びＢ点の何れにも流れない時間
（期間）が存在する。この期間が準安定期間であ
り、この期間中はフリツプフロツプ１０の動作は
不安定となる。この準安定期間を減少させるに
は、マスター・ラツチ１８のターンオン時間を短
縮するか、又は、入力増幅器１６のターンオフ時
間を遅延させるか、或いは、両方の対策を講ずる
必要がある。
の動作を第３図を参照して説明する。クロツク／
Ｃの立ち下がりにより、入力増幅器１６に流れる
電流を遮断し、マスター・ラツチ１８をイネーブ
ルとする。マスター制御スイツチ２４を構成する
トランジスタ及び電流源２２のトランジスタの寄
生容量及び接合容量（特に電流源２２のトランジ
スタのコレクタ・ベース間の漂遊容量Ccb）によ
り、電流がＡ点及びＢ点の何れにも流れない時間
（期間）が存在する。この期間が準安定期間であ
り、この期間中はフリツプフロツプ１０の動作は
不安定となる。この準安定期間を減少させるに
は、マスター・ラツチ１８のターンオン時間を短
縮するか、又は、入力増幅器１６のターンオフ時
間を遅延させるか、或いは、両方の対策を講ずる
必要がある。
準安定期間を短縮する最初の方法は、マスタ
ー・ラツチ１８からリセツト増幅器３０を除去す
ることである。つまり、マスター・ラツチ１８の
ターンオンを遅延させるリセツト増幅器３０を除
去してマスター・ラツチ１８とマスター制御スイ
ツチ２４を直結し、直接電流を供給することによ
り、マスター・ラツチ１８のターンオンを速くし
ている。また、電流遅延手段として、遅延トラン
ジスタ４２を、入力増幅器１６とマスター制御ス
イツチ２４の間に挿入して入力増幅器１６のター
ンオフを遅らせている。更に上記電流遅延手段を
電流遅延を効果的に高めるために、複数のダイオ
ード接続トランジスタ４４を、遅延トランジスタ
４２のエミツタとマスター制御スイツチ２４との
接続点に接続して遅延トランジスタ４２にコレク
タ・ベース容量を効果的に追加し、入力増幅器１
６のターンオフを遅延させている。
ー・ラツチ１８からリセツト増幅器３０を除去す
ることである。つまり、マスター・ラツチ１８の
ターンオンを遅延させるリセツト増幅器３０を除
去してマスター・ラツチ１８とマスター制御スイ
ツチ２４を直結し、直接電流を供給することによ
り、マスター・ラツチ１８のターンオンを速くし
ている。また、電流遅延手段として、遅延トラン
ジスタ４２を、入力増幅器１６とマスター制御ス
イツチ２４の間に挿入して入力増幅器１６のター
ンオフを遅らせている。更に上記電流遅延手段を
電流遅延を効果的に高めるために、複数のダイオ
ード接続トランジスタ４４を、遅延トランジスタ
４２のエミツタとマスター制御スイツチ２４との
接続点に接続して遅延トランジスタ４２にコレク
タ・ベース容量を効果的に追加し、入力増幅器１
６のターンオフを遅延させている。
この様な構成による準安定期間の短縮の様子を
第３図に示す。第３図において、矢印は、Ａ点及
びＢ点における従来のターンオフ及びターンオン
時点が、上記の回路構成によりシフトした様子を
示している。このように、本発明に係るフリツプ
フロツプによれば、従来のフリツプフロツプに比
べて準安定期間を大巾に短縮することができる。
第３図に示す。第３図において、矢印は、Ａ点及
びＢ点における従来のターンオフ及びターンオン
時点が、上記の回路構成によりシフトした様子を
示している。このように、本発明に係るフリツプ
フロツプによれば、従来のフリツプフロツプに比
べて準安定期間を大巾に短縮することができる。
［効果］
本発明によれば、マスター・フリツプフロツプ
において、ラツチと電流制御スイツチを直結し
て、ラツチに直接電流を供給することにより、従
来よりもラツチのターンオンを速くしている。ま
た、電流制御スイツチと入力増幅器との間に電流
遅延手段を接続すると共に容量追加手段によつて
上記電流遅延手段の寄生容量に更に容量を追加し
ている。これによつて、電流制御スイツチから入
力増幅器に供給される電流を効果的に遅延させ、
入力増幅器のターンオフを遅くしている。これら
により、ターンオフとターンオンの間隔（期間）、
つまり、準安定期間を大幅に短縮して高速ラツチ
を可能にしている。
において、ラツチと電流制御スイツチを直結し
て、ラツチに直接電流を供給することにより、従
来よりもラツチのターンオンを速くしている。ま
た、電流制御スイツチと入力増幅器との間に電流
遅延手段を接続すると共に容量追加手段によつて
上記電流遅延手段の寄生容量に更に容量を追加し
ている。これによつて、電流制御スイツチから入
力増幅器に供給される電流を効果的に遅延させ、
入力増幅器のターンオフを遅くしている。これら
により、ターンオフとターンオンの間隔（期間）、
つまり、準安定期間を大幅に短縮して高速ラツチ
を可能にしている。
第１図は本発明に係るフリツプフロツプの概要
を示す図、第２図は本発明に係るフリツプフロツ
プの具体的実施例を示す回路図、第３図は本発明
の実施例の動作を説明するための図である。 図中、１０はマスター・スレーブ・フリツプフ
ロツプ、１２はマスター・フリツプフロツプ、１
４はスレーブ・フリツプフロツプ、１６は入力増
幅器、１８はラツチ、２２は電流源、２４は電流
制御スイツチ、４２は電流遅延手段、４４は容量
追加手段である。
を示す図、第２図は本発明に係るフリツプフロツ
プの具体的実施例を示す回路図、第３図は本発明
の実施例の動作を説明するための図である。 図中、１０はマスター・スレーブ・フリツプフ
ロツプ、１２はマスター・フリツプフロツプ、１
４はスレーブ・フリツプフロツプ、１６は入力増
幅器、１８はラツチ、２２は電流源、２４は電流
制御スイツチ、４２は電流遅延手段、４４は容量
追加手段である。
Claims (1)
- 【特許請求の範囲】 １ マスター・フリツプフロツプと、該マスタ
ー・フリツプフロツプの出力端に接続したスレー
ブ・フリツプフロツプとを有し、 上記マスター・フリツプフロツプは、 入力増幅器と、 該入力増幅器の出力端に接続したラツチと、 電流源と、 電流遅延手段と、 上記電流源からの電流を、上記電流遅延手段を
介して上記入力増幅器に供給するか、又は、上記
ラツチに直接供給する電流制御スイツチと、 上記電流遅延手段と上記電流制御スイツチの接
続点に接続して上記電流遅延手段に静電容量を追
加する容量追加手段とを具え、 上記入力増幅器のターンオフを遅くし、上記ラ
ツチのターンオンを速くして、上記ターンオフと
上記ターンオンの間隔を短縮することを特徴とす
る高速ラツチ・フリツプフロツプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85526186A | 1986-04-24 | 1986-04-24 | |
| US855261 | 1986-04-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260419A JPS62260419A (ja) | 1987-11-12 |
| JPH0535924B2 true JPH0535924B2 (ja) | 1993-05-27 |
Family
ID=25320781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62101124A Granted JPS62260419A (ja) | 1986-04-24 | 1987-04-23 | 高速ラツチ・フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62260419A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123724A (en) * | 1980-09-29 | 1982-08-02 | Western Electric Co | Inversion latch circuit |
| JPS5925421A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 同期式論理回路 |
| JPS59215123A (ja) * | 1983-05-23 | 1984-12-05 | Hitachi Ltd | 半導体論理回路装置 |
-
1987
- 1987-04-23 JP JP62101124A patent/JPS62260419A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123724A (en) * | 1980-09-29 | 1982-08-02 | Western Electric Co | Inversion latch circuit |
| JPS5925421A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 同期式論理回路 |
| JPS59215123A (ja) * | 1983-05-23 | 1984-12-05 | Hitachi Ltd | 半導体論理回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62260419A (ja) | 1987-11-12 |
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