JPS6026325B2 - 同期形論理回路 - Google Patents
同期形論理回路Info
- Publication number
- JPS6026325B2 JPS6026325B2 JP54075868A JP7586879A JPS6026325B2 JP S6026325 B2 JPS6026325 B2 JP S6026325B2 JP 54075868 A JP54075868 A JP 54075868A JP 7586879 A JP7586879 A JP 7586879A JP S6026325 B2 JPS6026325 B2 JP S6026325B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- clock
- transistor
- emitters
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、同期形バィポーラ論理回路の低消費電力化
回路に関するのである。
回路に関するのである。
従釆から用いられてきた同期形バィポーラ論理回路の一
例を、同期形Ｄフリップフロツプについて第１図に示す
。
例を、同期形Ｄフリップフロツプについて第１図に示す
。
図において、１はクロック◇に勤する第３の電流開閉手
段としてのクロック入力トランジスタ、２はトランジス
タ１と共通ェミツタ接続された同じく第４の電流開閉手
段としての相補ク。ック入力トランジスタ、３は第１の
トランジスタとしてのデータ入力トランジスタ、４はト
ランジスタ３と共通ェミッタ接続された第２のトランジ
スタとしての相補データ入力トランジスタであり、両者
３，４により差動トランジスタ対を構成する。５，６は
クロック入力トランジスタ２に入力される相補クロック
４に応動する共通ェミッタ接続された第５、第６のトラ
ンジスタとしてのラツチトランジスタ、７，８はラツチ
トランジスタ５，６の各コレクタから互いに他のベース
に対する交叉帰還を与えるための第３、第４のトランジ
スタとしてのレベルシフトトランジスタ、９，１０はし
ベルシフトトランジスタ７，８をそれぞれェミッタホロ
ワ回路として動作させるためのェミッタ抵抗、１１，１
２はそれぞれトランジスタ３，６および４，６に有され
るコレクタ負荷抵抗、１３はトランジスタ１，２のヱミ
ッ外こ接続される第３の定電流源、１４，１５はそれぞ
れ第１、第２電位の館電線である。
段としてのクロック入力トランジスタ、２はトランジス
タ１と共通ェミツタ接続された同じく第４の電流開閉手
段としての相補ク。ック入力トランジスタ、３は第１の
トランジスタとしてのデータ入力トランジスタ、４はト
ランジスタ３と共通ェミッタ接続された第２のトランジ
スタとしての相補データ入力トランジスタであり、両者
３，４により差動トランジスタ対を構成する。５，６は
クロック入力トランジスタ２に入力される相補クロック
４に応動する共通ェミッタ接続された第５、第６のトラ
ンジスタとしてのラツチトランジスタ、７，８はラツチ
トランジスタ５，６の各コレクタから互いに他のベース
に対する交叉帰還を与えるための第３、第４のトランジ
スタとしてのレベルシフトトランジスタ、９，１０はし
ベルシフトトランジスタ７，８をそれぞれェミッタホロ
ワ回路として動作させるためのェミッタ抵抗、１１，１
２はそれぞれトランジスタ３，６および４，６に有され
るコレクタ負荷抵抗、１３はトランジスタ１，２のヱミ
ッ外こ接続される第３の定電流源、１４，１５はそれぞ
れ第１、第２電位の館電線である。
次に第１図の回路の動作について説明する。
クロック？が入るとトランジスタ１，３，４が応敷し、
データ入力Ｄ，Ｄが読込まれ、データ入力に対応た負荷
電圧が抵抗１ １．１２の両端に現れ、それぞれレベル
シフトトランジスタ７，８のエミツ外こ出力Ｑ，Ｑとし
て出力される。クロツクＪが終止し、クロツク◇が入る
と、トランジスタ２，５，６が導通し、読み込んだデー
タラッチすると共に、トランジスタ１，３，４は非導通
となってデータ入力Ｄ，Ｄの変化に対して不惑化される
。この回路構成によるＤフリップフロップにおいては、
定電流源１３によって吸引される電流は、相補クロック
入力０，？によってトランジスタ１，３，４および２，
５，６に振り分けられ、フリップフロップの読み込み、
ラッチの各動作サイクルに必要な電力が効率よく供孫舎
される。
データ入力Ｄ，Ｄが読込まれ、データ入力に対応た負荷
電圧が抵抗１ １．１２の両端に現れ、それぞれレベル
シフトトランジスタ７，８のエミツ外こ出力Ｑ，Ｑとし
て出力される。クロツクＪが終止し、クロツク◇が入る
と、トランジスタ２，５，６が導通し、読み込んだデー
タラッチすると共に、トランジスタ１，３，４は非導通
となってデータ入力Ｄ，Ｄの変化に対して不惑化される
。この回路構成によるＤフリップフロップにおいては、
定電流源１３によって吸引される電流は、相補クロック
入力０，？によってトランジスタ１，３，４および２，
５，６に振り分けられ、フリップフロップの読み込み、
ラッチの各動作サイクルに必要な電力が効率よく供孫舎
される。
ところが上記従来のフリップフロップの回路構成におい
ては、レベルシフトトランジスタ７，８を流れる電流は
、レベルシフト以外の他の論理動作に関与せず、第１鏡
電線１４に放流されるため、フリッブフロツプの電力効
率を低下せる一因となっていた。この発明は上記のよう
な従釆のものの欠点を除去するためになされたもので、
レベルシフトトランジスタとこれを駆動する定電流源と
の間に開閉用トランジスタを設けて、上記しベルシフト
に必要な電流をクロック入力に同期化させることにより
、消費電力を低減化できる同期形論理回路を提供するこ
とを目的としている。
ては、レベルシフトトランジスタ７，８を流れる電流は
、レベルシフト以外の他の論理動作に関与せず、第１鏡
電線１４に放流されるため、フリッブフロツプの電力効
率を低下せる一因となっていた。この発明は上記のよう
な従釆のものの欠点を除去するためになされたもので、
レベルシフトトランジスタとこれを駆動する定電流源と
の間に開閉用トランジスタを設けて、上記しベルシフト
に必要な電流をクロック入力に同期化させることにより
、消費電力を低減化できる同期形論理回路を提供するこ
とを目的としている。
以下、この発明の−実施例を、従来例に対応させ、図に
従って説明する。
従って説明する。
第２図において、１〜１５は第１図と同一のものを示し
、１６，１７はそれぞれトランジスタ８，７のエミツタ
にそのコレクタを接続し、トランジスタ１８，１９と差
動動対を構成し、クロック入力ぐに応動する第２、第２
の電流開閉手段としてのトランジスタ、２０，２１はそ
れぞれトランジスタ差動対１６，１８及び１７，１９を
駆動する第２、第１の定電流源である。次に第２図の回
路の動作について説明する。
、１６，１７はそれぞれトランジスタ８，７のエミツタ
にそのコレクタを接続し、トランジスタ１８，１９と差
動動対を構成し、クロック入力ぐに応動する第２、第２
の電流開閉手段としてのトランジスタ、２０，２１はそ
れぞれトランジスタ差動対１６，１８及び１７，１９を
駆動する第２、第１の定電流源である。次に第２図の回
路の動作について説明する。
クロックＣが入るとトランジスタ１，３，４が応動し、
データ入力に対応した負荷電圧が抵抗１１，１２の両端
に現れる。しかしクロック◇の期間はトランジスタ１６
，１７が非導通のため、第１図の場合と異なり、レベル
シフトトランジスタ７，８が十分には通せず、読み込ま
れたデータはしベルシフトトランジスタ７，８のェミツ
タには現れない。次にクロツク◇が入るトランジスタ１
６，１７及び７，８が導通し、読み込まれたデータがレ
ベルシフトトランジスタ７，８のヱミツタに現れ、トラ
ンジスタ５，６が応動してラッチ状態に入り、ラッチサ
イクルにおける記憶状態に入ると同時に、出力Ｑ，Ｑを
出力する。このときトランジスタ１，３，４は非導通と
なってフリツプフロツプ回路はデータ入力Ｄ，Ｄの変化
に対して不惑化される。この回路動作においてはしベル
シフトトランジスタ７，８にはクロックぐの期間しか電
流が流れないから、フリッブフロップ当りの消費電力は
大幅に減少する。
データ入力に対応した負荷電圧が抵抗１１，１２の両端
に現れる。しかしクロック◇の期間はトランジスタ１６
，１７が非導通のため、第１図の場合と異なり、レベル
シフトトランジスタ７，８が十分には通せず、読み込ま
れたデータはしベルシフトトランジスタ７，８のェミツ
タには現れない。次にクロツク◇が入るトランジスタ１
６，１７及び７，８が導通し、読み込まれたデータがレ
ベルシフトトランジスタ７，８のヱミツタに現れ、トラ
ンジスタ５，６が応動してラッチ状態に入り、ラッチサ
イクルにおける記憶状態に入ると同時に、出力Ｑ，Ｑを
出力する。このときトランジスタ１，３，４は非導通と
なってフリツプフロツプ回路はデータ入力Ｄ，Ｄの変化
に対して不惑化される。この回路動作においてはしベル
シフトトランジスタ７，８にはクロックぐの期間しか電
流が流れないから、フリッブフロップ当りの消費電力は
大幅に減少する。
クロック？が入っている間は定電流源２０，２１によっ
て駆動される電流は、クロツク◇に応動するトランジス
タ１８，１９により、クロック机こ応動すべき他のレベ
ルシフト回路に供給されるようにすることにより、有効
に活用される。なお、上記実施例では３のトランジスタ
７，８のヱミッタと定電流源２０，２１との間に設けら
れた電流開閉手段としてのトランジスタ１６，１７及び
同様目的で挿入されたトランジスタ１８，１９と、菱動
トランジスタ対３，４の共通ェミッタと定電流源１３と
の間に設けられた電流開閉手段してのトランジスタ１，
２とをそれぞれ同−−のクロツク◇，Ｊにより駆動する
ように構成したが、これは異なるクロツク◇，，あ，と
め２，ぐ２とによりそれぞれ駆動するように構成しても
よい。
て駆動される電流は、クロツク◇に応動するトランジス
タ１８，１９により、クロック机こ応動すべき他のレベ
ルシフト回路に供給されるようにすることにより、有効
に活用される。なお、上記実施例では３のトランジスタ
７，８のヱミッタと定電流源２０，２１との間に設けら
れた電流開閉手段としてのトランジスタ１６，１７及び
同様目的で挿入されたトランジスタ１８，１９と、菱動
トランジスタ対３，４の共通ェミッタと定電流源１３と
の間に設けられた電流開閉手段してのトランジスタ１，
２とをそれぞれ同−−のクロツク◇，Ｊにより駆動する
ように構成したが、これは異なるクロツク◇，，あ，と
め２，ぐ２とによりそれぞれ駆動するように構成しても
よい。
また、上記実施例ではＤフリップフロップの場合につい
て説明したが本発明は同期入力を備えたシリーズゲート
回路のレベルシフト回路に対して広く適用できる。
て説明したが本発明は同期入力を備えたシリーズゲート
回路のレベルシフト回路に対して広く適用できる。
一例として、上記Ｄフリップフロップを２ケ用いたマス
タースレーブフリップフロップの構成例を第３図に示す
。
タースレーブフリップフロップの構成例を第３図に示す
。
同図においてマスターフリップフロップ１００はクロッ
クＪのときデータを読み込み、クロツク◇のときレベル
シフト回路に電流が流れ、データがラッチされる。スリ
ーブフリップフロップ２００はクロック？のときデータ
を読み込み、クロック？のきレベルシフト回路に電流が
流れ、データがラツチされる。このマスタースレーブフ
リツプフロツプではしベルシフト回路の電流はクロツク
◇，ぐに応じてスマター、スレーブ各フリップフロップ
に切替えられ、全体として消費電力が大幅に低減化され
る。以上のように、本発明によれば、レベルシフト回路
の電流を相補クロツクによって切替えてレベルシフト動
作の必要な部分のみに限って流すため、論理動作には影
響を与えずに論理回路の消費電力を大幅に低減すること
が可能となる効果がある。
クＪのときデータを読み込み、クロツク◇のときレベル
シフト回路に電流が流れ、データがラッチされる。スリ
ーブフリップフロップ２００はクロック？のときデータ
を読み込み、クロック？のきレベルシフト回路に電流が
流れ、データがラツチされる。このマスタースレーブフ
リツプフロツプではしベルシフト回路の電流はクロツク
◇，ぐに応じてスマター、スレーブ各フリップフロップ
に切替えられ、全体として消費電力が大幅に低減化され
る。以上のように、本発明によれば、レベルシフト回路
の電流を相補クロツクによって切替えてレベルシフト動
作の必要な部分のみに限って流すため、論理動作には影
響を与えずに論理回路の消費電力を大幅に低減すること
が可能となる効果がある。
又、レベルシフト回路を駆動する電流を制御することに
より、、ェミツタ結合論理回路のェミッタホロワ出力を
活性化あるいは非活性化して、新しい論理機能をえるこ
とが可能となる効果がある。
より、、ェミツタ結合論理回路のェミッタホロワ出力を
活性化あるいは非活性化して、新しい論理機能をえるこ
とが可能となる効果がある。
第１図は従釆のＤフリップフロップをす回路図、第２図
はこの発明の一実施例によるＤフリップフロップを示す
回路図、第３図はこの発明の他の実施例を示すマスター
スレーブフリップフロツプの回路図である。 １，２・・・・・・電流開閉手段としてのクロック入力
トランジスタ、３，４・・・・・・差敷トランジスタ対
を構成するデータ入力トランジスタ、７，８・・・・・
・第３のトランジスタとしてのレベルシフトトランジス
タ、１３・・・・・・定電流源、１６，１７・・・・・
・電流開閉手段としてのクロック入力トランジスタ、２
０，２１……定電流源、Ｄ，Ｄ・・・・・・入力端子、
Ｑ，Ｑ・・・・・・出力端子。 なお図中、同一符号は同一又は相当部分を示す。第１図 第２図 第３図
はこの発明の一実施例によるＤフリップフロップを示す
回路図、第３図はこの発明の他の実施例を示すマスター
スレーブフリップフロツプの回路図である。 １，２・・・・・・電流開閉手段としてのクロック入力
トランジスタ、３，４・・・・・・差敷トランジスタ対
を構成するデータ入力トランジスタ、７，８・・・・・
・第３のトランジスタとしてのレベルシフトトランジス
タ、１３・・・・・・定電流源、１６，１７・・・・・
・電流開閉手段としてのクロック入力トランジスタ、２
０，２１……定電流源、Ｄ，Ｄ・・・・・・入力端子、
Ｑ，Ｑ・・・・・・出力端子。 なお図中、同一符号は同一又は相当部分を示す。第１図 第２図 第３図
Claims (1)
- １ 共通エミツタ接続した第１、第２のトランジスタか
ら成る差動トランジスタ対と、この差動トランジスタ対
の第１、第２のトランジスタのコレクタにそれぞれベー
スを接続た第３、第４のトランジスタと、上記第１、第
２のトランジスタのコレクタにそれぞれコレクタを接続
しかつ共通エミツタ接続た第５、第６のトランジスタと
、上記第３、第４のトランジスタのそれぞれのエミツタ
と該エミツタを駆動する第１、第２の定電流源との間に
設けられ、クロツク信号に応動する第１、第２の電流開
閉手段と、上記差動トランジスタ対の共通エミツタとこ
の共通エミツタを駆動する第３の定電流源との間に設け
られ、上記クロツク信号に応動する第３の電流開閉手段
と、上記第５、第６のトランジスタの共通エミツタと上
記第３の定電流源との間に設けられ、上記クロツク信号
に応動する第４の電流開閉手段とを備え、上記差動トラ
ンジスタ対の第１、第２のトランジスタのベースを差動
入力端子、上記第３、第４のトランジスタのエミツタを
２つの出力端子としたことを特徴とする同期形論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54075868A JPS6026325B2 (ja) | 1979-06-15 | 1979-06-15 | 同期形論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54075868A JPS6026325B2 (ja) | 1979-06-15 | 1979-06-15 | 同期形論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56744A JPS56744A (en) | 1981-01-07 |
| JPS6026325B2 true JPS6026325B2 (ja) | 1985-06-22 |
Family
ID=13588655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54075868A Expired JPS6026325B2 (ja) | 1979-06-15 | 1979-06-15 | 同期形論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6026325B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU572731B2 (en) * | 1985-06-13 | 1988-05-12 | Digital Equipment Corporation | Emitter coupled logic latch |
| US4710472A (en) * | 1985-09-25 | 1987-12-01 | The United States Of America As Represented By The Secretary Of The Navy | Magnetic separation device |
| JPS631212A (ja) * | 1986-06-20 | 1988-01-06 | Fujitsu Ltd | Ｅｃｌ回路 |
| GB8621757D0 (en) * | 1986-09-10 | 1986-10-15 | Gorog P | Blood testing device |
-
1979
- 1979-06-15 JP JP54075868A patent/JPS6026325B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56744A (en) | 1981-01-07 |
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