JPH0666654B2 - フリツプフロツプ - Google Patents
フリツプフロツプInfo
- Publication number
- JPH0666654B2 JPH0666654B2 JP61231450A JP23145086A JPH0666654B2 JP H0666654 B2 JPH0666654 B2 JP H0666654B2 JP 61231450 A JP61231450 A JP 61231450A JP 23145086 A JP23145086 A JP 23145086A JP H0666654 B2 JPH0666654 B2 JP H0666654B2
- Authority
- JP
- Japan
- Prior art keywords
- collector
- transistors
- transistor
- emitter
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、エミッタカップルドロジック型（以下ECL型
と略す）フリップフロップに関する。
と略す）フリップフロップに関する。
従来、この種のECL型フリップフロップは、マスター及
びスレーブ型を構成する差動増幅器のエミッタにクロッ
ク入力用の差動増幅器のコレクタを直接接続した縦型接
続の形式をとっていた。
びスレーブ型を構成する差動増幅器のエミッタにクロッ
ク入力用の差動増幅器のコレクタを直接接続した縦型接
続の形式をとっていた。
第３図に、従来のECL型フリップフロップの回路を示
す。
す。
端子1,2からクロックを入力し、Q20,Q23がオンの時、Q2
1,Q22はオフし、すなわち、Q20,Q23のコレクタ電位が下
がり、Q20,Q23のコレクタにエミッタが接続されている
差動増幅器のQ7又はQ8,Q13又はQ14がオンする。また、Q
21,Q22がオフの時、Q21,Q22のコレクタ電位は上がり、Q
9,Q10,Q11,Q12はすべてオフ状態となる。
1,Q22はオフし、すなわち、Q20,Q23のコレクタ電位が下
がり、Q20,Q23のコレクタにエミッタが接続されている
差動増幅器のQ7又はQ8,Q13又はQ14がオンする。また、Q
21,Q22がオフの時、Q21,Q22のコレクタ電位は上がり、Q
9,Q10,Q11,Q12はすべてオフ状態となる。
第３図で、グランド４と電源５の間には、トランジスタ
３個が縦型に接続されており、クロック入力の振幅など
も考慮し、どのトランジスタも飽和させないで動作させ
ようとすると、トランジスタのベース、エミッタ間電圧
が約0.7〜0.9Vであるから、約3Vの電源電圧は必要とな
ってくる。
３個が縦型に接続されており、クロック入力の振幅など
も考慮し、どのトランジスタも飽和させないで動作させ
ようとすると、トランジスタのベース、エミッタ間電圧
が約0.7〜0.9Vであるから、約3Vの電源電圧は必要とな
ってくる。
上述した従来のECL型フリップフロップは、差動増幅器
が、２段積み重ねられているため、電源電圧は、3V系以
上でないとトランジスタが飽和して動作しないという欠
点があった。
が、２段積み重ねられているため、電源電圧は、3V系以
上でないとトランジスタが飽和して動作しないという欠
点があった。
最近、ICのローパワー化が進み、そのため低電圧化が要
求されているが、従来のECL型フリップフロップでは低
電圧化には対応できなかった。
求されているが、従来のECL型フリップフロップでは低
電圧化には対応できなかった。
上述した従来のECL型フリップフロップは、低電圧動作
に不向きであったのに対し、本発明は、低電圧で動作可
能な点に独創的内容を有する。
に不向きであったのに対し、本発明は、低電圧で動作可
能な点に独創的内容を有する。
本発明のECL型フリップフロップは、クロック入力端子
を持つ差動増幅器を電源とグランド間に作成し、その出
力をエミッタホロアを通してマスター型及びスレーブ型
フリップフロップを構成している差動増幅器のエミッタ
に接続する手段を有する。
を持つ差動増幅器を電源とグランド間に作成し、その出
力をエミッタホロアを通してマスター型及びスレーブ型
フリップフロップを構成している差動増幅器のエミッタ
に接続する手段を有する。
図面を用いて、本発明について図面を参照して説明す
る。第１図は、本発明の一実施例のＴ型フリップフロッ
プである。端子1,2よりクロックパルスが入力され、Q1
のコレクタがLow,Q2のコレクタがHighとすると、Q3,Q4
はオフし、すなわちQ3,Q4のエミッタ電位は下がる。そ
うすると、Q7又はQ8,Q13又はQ14がオンし、データを決
定する。この時、Q7のコレクタがHigh,Q8のコレクタがL
owとなっているとする。
る。第１図は、本発明の一実施例のＴ型フリップフロッ
プである。端子1,2よりクロックパルスが入力され、Q1
のコレクタがLow,Q2のコレクタがHighとすると、Q3,Q4
はオフし、すなわちQ3,Q4のエミッタ電位は下がる。そ
うすると、Q7又はQ8,Q13又はQ14がオンし、データを決
定する。この時、Q7のコレクタがHigh,Q8のコレクタがL
owとなっているとする。
次の瞬間、Q1のコレクタがHigh,Q2のコレクタがLowとな
り、Q3,Q4がオンQ5,Q6がオフでQ7,Q8,Q13,Q14がオフ、Q
10,Q11がオンし、データが保持される。
り、Q3,Q4がオンQ5,Q6がオフでQ7,Q8,Q13,Q14がオフ、Q
10,Q11がオンし、データが保持される。
一方、クロック入力端子を持つ差動増幅器の負荷抵抗の
片側は電源に接続されているが、マスター及びスレーブ
型を構成している差動増幅器の負荷抵抗の片側は、電源
からR3の抵抗分低い電圧ラインに接続されている。
片側は電源に接続されているが、マスター及びスレーブ
型を構成している差動増幅器の負荷抵抗の片側は、電源
からR3の抵抗分低い電圧ラインに接続されている。
これは以下の理由による。
今、R3がなく、R4,R5,R6,R7の片側が電源ラインに直接
接続されており、Q3,Q4がオフ、Q5,Q6がオンで、マスタ
ー側のQ7のコレクタがHigh,Q8のコレクタがLowとなって
いるとする。この時、Q5,Q6ベース電位は電源電圧のVc
c,Q7のコレクタもVcc,Q8のコレクタはQ16,17,18,19を流
れる電流をIoとするとVcc−Io×R5となる。今、スレー
ブ側のQ9,Q10はオフであるべきだが、Q5とベースがQ7の
コレクタに接続しているQ10のベース電位が同時にVccに
なり、Q5とQ10がオンし、スレーブ側が動作してしま
い、誤動作を引き起こしてしまう。ここで、Q10のベー
ス電位がQ5のベース電位より低ければ問題ない。それゆ
え、マスター及びスレーブ型差動増幅器のHighレベル
は、クロック入力端子をもつ差動増幅器のHighレベルよ
り低く設定する必要がある。
接続されており、Q3,Q4がオフ、Q5,Q6がオンで、マスタ
ー側のQ7のコレクタがHigh,Q8のコレクタがLowとなって
いるとする。この時、Q5,Q6ベース電位は電源電圧のVc
c,Q7のコレクタもVcc,Q8のコレクタはQ16,17,18,19を流
れる電流をIoとするとVcc−Io×R5となる。今、スレー
ブ側のQ9,Q10はオフであるべきだが、Q5とベースがQ7の
コレクタに接続しているQ10のベース電位が同時にVccに
なり、Q5とQ10がオンし、スレーブ側が動作してしま
い、誤動作を引き起こしてしまう。ここで、Q10のベー
ス電位がQ5のベース電位より低ければ問題ない。それゆ
え、マスター及びスレーブ型差動増幅器のHighレベル
は、クロック入力端子をもつ差動増幅器のHighレベルよ
り低く設定する必要がある。
なお、グランドと電源との間に縦型接続しているトラン
ジスタは２個であるため、2V系でも動作可能である。
ジスタは２個であるため、2V系でも動作可能である。
〔実施例２〕 第２図は、本発明の実施例２のＤ型フリップフロップで
ある。実施例１では、入力データは内部で帰還されて決
定されているが実施例２では、端子8,9より外部からデ
ータを得る点が異なるだけで、動作はまったく同様であ
る。
ある。実施例１では、入力データは内部で帰還されて決
定されているが実施例２では、端子8,9より外部からデ
ータを得る点が異なるだけで、動作はまったく同様であ
る。
以上、説明したように、本発明は、クロック入力端子を
もつ差動増幅器を、マスター型及びスレーブ型フリップ
フロップを構成している差動増幅器下に重ねずに、電源
とグランド間に構成することにより、電源とグランド間
に縦型に存在するトランジスタの数を減らし、低電圧動
作を可能にする効果を有する。
もつ差動増幅器を、マスター型及びスレーブ型フリップ
フロップを構成している差動増幅器下に重ねずに、電源
とグランド間に構成することにより、電源とグランド間
に縦型に存在するトランジスタの数を減らし、低電圧動
作を可能にする効果を有する。
第１図は、本発明のＴ型フリップフロップ、第２図は、
本発明のＤ型フリップフロップ、第３図は、従来のＴ型
フリップフロップ。 １……クロック入力端子、２……クロック反転入力端
子、３……リファレンス電圧、４……グランド、５……
電源電圧、６……出力端子、７……反転出力端子、Q1〜
Q25……NPNトランジスタ、R1〜R14……抵抗、８……デ
ータ入力端子、９……データ反転入力端子、C1……発振
止めコンデンサ。
本発明のＤ型フリップフロップ、第３図は、従来のＴ型
フリップフロップ。 １……クロック入力端子、２……クロック反転入力端
子、３……リファレンス電圧、４……グランド、５……
電源電圧、６……出力端子、７……反転出力端子、Q1〜
Q25……NPNトランジスタ、R1〜R14……抵抗、８……デ
ータ入力端子、９……データ反転入力端子、C1……発振
止めコンデンサ。
Claims (1)
- 【請求項１】差動型式に接続されベース間にクロック信
号が印加されるとともに電源ラインとの間にコレクタ抵
抗をそれぞれ有する第１および第２のトランジスタと、
前記第１のトランジスタのコレクタに夫々のベースが接
続されたエミッタホロア型式の第３および第４のトラン
ジスタと、前記第２のトランジスタのコレクタに夫々の
ベースが接続されたエミッタホロア型式の第５および第
６のトランジスタと、差動型式に接続され回路節点との
間にコレクタ抵抗をそれぞれ有する第７および第８のト
ランジスタと、差動型式に接続され一方のベースと他方
のコレクタが前記第７のトランジスタのコレクタに一方
のコレクタと他方のベースが前記第８のトランジスタの
コレクタにそれぞれ接続された第９および第10のトラン
ジスタと、差動型式に接続され前記回路節点との間にコ
レクタ抵抗をそれぞれ有する第11および第12のトランジ
スタと、差動型式に接続され一方のコレクタおよびと他
方のベースが前記第11のトランジスタのコレクタに一方
のベースと他方のコレクタが前記第12のトランジスタの
コレクタにそれぞれ接続された第13および第14のトラン
ジスタと、前記電源ラインと前記回路節点との間に接続
された抵抗とを備え、前記第３、第４、第５および第６
のトランジスタのエミッタは前記第13、第14のトランジ
スタのエミッタ結合点、前記第７、第８のトランジスタ
のエミッタ結合点、前記第９、第10のトランジスタのエ
ミッタ結合点、および前記第11、第12のトランジスタの
エミッタ結合点にそれぞれ接続されており、前記第７、
第８のトランジスタのベースは前記第11、第12のトラン
ジスタのコレクタに前記第11、第12のトランジスタのベ
ースは前記第７、第８のトランジスタのコレクタにそれ
ぞれ接続されているフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231450A JPH0666654B2 (ja) | 1986-09-29 | 1986-09-29 | フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231450A JPH0666654B2 (ja) | 1986-09-29 | 1986-09-29 | フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386611A JPS6386611A (ja) | 1988-04-18 |
| JPH0666654B2 true JPH0666654B2 (ja) | 1994-08-24 |
Family
ID=16923712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231450A Expired - Lifetime JPH0666654B2 (ja) | 1986-09-29 | 1986-09-29 | フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666654B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221717A (ja) * | 1988-07-11 | 1990-01-24 | Toshiba Corp | 低電圧駆動形論理回路 |
| JP2747467B2 (ja) * | 1991-08-19 | 1998-05-06 | 日本電信電話株式会社 | スタティック型フリップフロップ回路 |
| JP2693329B2 (ja) * | 1991-10-15 | 1997-12-24 | 日本電信電話株式会社 | スタティック型フリップフロップ回路 |
| WO2004112247A1 (ja) | 2003-06-16 | 2004-12-23 | Nec Corporation | 差動回路への漏洩電流が抑制された論理回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157638A (en) * | 1981-03-23 | 1982-09-29 | Mitsubishi Electric Corp | Phase inversion changeover circuit |
-
1986
- 1986-09-29 JP JP61231450A patent/JPH0666654B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386611A (ja) | 1988-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |