JPH0734536B2 - フリツプフロツプ - Google Patents
フリツプフロツプInfo
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- JPH0734536B2 JPH0734536B2 JP62214185A JP21418587A JPH0734536B2 JP H0734536 B2 JPH0734536 B2 JP H0734536B2 JP 62214185 A JP62214185 A JP 62214185A JP 21418587 A JP21418587 A JP 21418587A JP H0734536 B2 JPH0734536 B2 JP H0734536B2
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- collector
- emitter
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- transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路のフリップフロップに関し，特に複数
の入力信号の中から任意の信号を選択してラッチするセ
レクタ付きマスター・スレイブ型フリップフロップに関
する。
の入力信号の中から任意の信号を選択してラッチするセ
レクタ付きマスター・スレイブ型フリップフロップに関
する。
従来，この種のマスター・スレイブ型フリップフロップ
においては，マスターラッチからスレイブラッチへの伝
達信号にフリップフロップの入出力信号と同じ論理振幅
を持つ信号が用いられていた。
においては，マスターラッチからスレイブラッチへの伝
達信号にフリップフロップの入出力信号と同じ論理振幅
を持つ信号が用いられていた。
第２図は従来のフリップフロップの一例を示す図であ
る。第２図において，互いのエミッタが結合されたNPN
形トランジスタ101と102,NPN形トランジスタ104と105,
及びNPN形トランジスタ106と107によりマスター側のラ
ッチが構成され，互いのエミッタが結合されたNPN形ト
ランジスタ108と109,NPN形トランジスタ110と111,及びN
PN形トランジスタ112と113によりスレイブ側のラッチが
構成され，互いのエミッタが結合されたNPN形トランジ
スタ114と115と116,及びNPN形トランジスタ117と118と1
19によりセレクタが構成されている。
る。第２図において，互いのエミッタが結合されたNPN
形トランジスタ101と102,NPN形トランジスタ104と105,
及びNPN形トランジスタ106と107によりマスター側のラ
ッチが構成され，互いのエミッタが結合されたNPN形ト
ランジスタ108と109,NPN形トランジスタ110と111,及びN
PN形トランジスタ112と113によりスレイブ側のラッチが
構成され，互いのエミッタが結合されたNPN形トランジ
スタ114と115と116,及びNPN形トランジスタ117と118と1
19によりセレクタが構成されている。
トランジスタ101と102は互いのエミッタが結合されて第
１のエミッタ結合部121を形成し，トランジスタ104と10
5は互いのエミッタが結合されて第２のエミッタ結合部1
22を形成している。第１のエミッタ結合部121にはトラ
ンジスタ106のコレクタが接続され，第２のエミッタ結
合部122にはトランジスタ107のコレクタが接続されてい
る。トランジスタ106とトランジスタ107は互いのエミッ
タが結合されて第３のエミッタ結合部123を形成してい
る。
１のエミッタ結合部121を形成し，トランジスタ104と10
5は互いのエミッタが結合されて第２のエミッタ結合部1
22を形成している。第１のエミッタ結合部121にはトラ
ンジスタ106のコレクタが接続され，第２のエミッタ結
合部122にはトランジスタ107のコレクタが接続されてい
る。トランジスタ106とトランジスタ107は互いのエミッ
タが結合されて第３のエミッタ結合部123を形成してい
る。
トランジスタ101のコレクタとトランジスタ104のコレク
タとトランジスタ105のベースは互いに結合されて第１
のコレクタ結合部131を形成し，トランジスタ102のコレ
クタとトランジスタ105のコレクタとトランジスタ104の
ベースは互いに結合されて第２のコレクタ結合部132を
形成している。
タとトランジスタ105のベースは互いに結合されて第１
のコレクタ結合部131を形成し，トランジスタ102のコレ
クタとトランジスタ105のコレクタとトランジスタ104の
ベースは互いに結合されて第２のコレクタ結合部132を
形成している。
第１のコレクタ結合部131には抵抗141の一方の端子が接
続されており，抵抗141の他方の端子は第１の電源電位1
70に接続されている。第２のコレクタ結合部132には抵
抗142の一方の端子が接続されており，抵抗142の他方の
端子は第１の電源電位170に接続されている。
続されており，抵抗141の他方の端子は第１の電源電位1
70に接続されている。第２のコレクタ結合部132には抵
抗142の一方の端子が接続されており，抵抗142の他方の
端子は第１の電源電位170に接続されている。
第３のエミッタ結合部123には定電流源161の一方の端子
が接続され，定電流源161の他方の端子は，第１の電源
電位170よりも電位の低い第２の電源電位171に接続さ
れ，第３のエミッタ結合部123から第２の電源電位171へ
向って一定値I1の電流を流している。
が接続され，定電流源161の他方の端子は，第１の電源
電位170よりも電位の低い第２の電源電位171に接続さ
れ，第３のエミッタ結合部123から第２の電源電位171へ
向って一定値I1の電流を流している。
以上のように接続されたトランジスタ101,102,104,105,
106,107,抵抗141,142,及び定電流源161によりマスター
ラッチ回路195が構成されている。
106,107,抵抗141,142,及び定電流源161によりマスター
ラッチ回路195が構成されている。
このマスターラッチ回路は，第１の電源電位170から第
２の電源電位171までの間に，第１のエミッタ結合部121
と第３のエミッタ結合部123あるいは第２のエミッタ結
合部122と第３のエミッタ結合部123というような２段階
のエミッタ結合部を持つ構成になっていることから，縦
型２段のエミッタ・カップルド・ロジック（Emitter Co
upled Logic:以後ECLと略す）回路と称される。
２の電源電位171までの間に，第１のエミッタ結合部121
と第３のエミッタ結合部123あるいは第２のエミッタ結
合部122と第３のエミッタ結合部123というような２段階
のエミッタ結合部を持つ構成になっていることから，縦
型２段のエミッタ・カップルド・ロジック（Emitter Co
upled Logic:以後ECLと略す）回路と称される。
マスターラッチ回路195では，トランジスタ101のベース
に入力データDSが供給され，トランジスタ102のベース
に接続された第１のリファレンス電位172に入力データD
Sの論理振幅の中間に相当する直流電位VR1が供給され，
トランジスタ106のベースに接続されたクロック端子190
にクロック信号Ｘが供給され，トランジスタ107のベー
スに接続された第２のリファレンス電位173にクロック
信号Ｘの論理振幅の中間に相当する直流電位VR2が供給
されている。次に，マスターラッチ回路195の動作につ
いて説明する。
に入力データDSが供給され，トランジスタ102のベース
に接続された第１のリファレンス電位172に入力データD
Sの論理振幅の中間に相当する直流電位VR1が供給され，
トランジスタ106のベースに接続されたクロック端子190
にクロック信号Ｘが供給され，トランジスタ107のベー
スに接続された第２のリファレンス電位173にクロック
信号Ｘの論理振幅の中間に相当する直流電位VR2が供給
されている。次に，マスターラッチ回路195の動作につ
いて説明する。
いま，クロック端子190に供給されているクロック信号
Ｘが第２のリファレンス電位VR2に比較してハイレベル
にある時，トランジスタ106がオン状態，トランジスタ1
07がオフ状態になり，電流I1はトランジスタ106を通っ
て定電流源161へと流れている。
Ｘが第２のリファレンス電位VR2に比較してハイレベル
にある時，トランジスタ106がオン状態，トランジスタ1
07がオフ状態になり，電流I1はトランジスタ106を通っ
て定電流源161へと流れている。
この時，トランジスタ101のベースに供給された入力デ
ータDSがトランジスタ102のベースに供給されている第
１のリファレンス電位VR1に比較してハイレベルにある
とすると，トランジスタ101がオン，トランジスタ102が
オフとなり，電流I1はトランジスタ101を通ってトラン
ジスタ106のコレクタへと流れる。すなわち，電流I1は
第１の電源電位170から，抵抗141,トランジスタ101,ト
ランジスタ106,及び定電流源161を順に通って第２の電
源電位171へと流れ込む。このため，上記の電流パス上
にある第１のコレクタ結合部131はローレベルとなり，
電流パス上にない第２のコレクタ結合部132はハイレベ
ルとなる。
ータDSがトランジスタ102のベースに供給されている第
１のリファレンス電位VR1に比較してハイレベルにある
とすると，トランジスタ101がオン，トランジスタ102が
オフとなり，電流I1はトランジスタ101を通ってトラン
ジスタ106のコレクタへと流れる。すなわち，電流I1は
第１の電源電位170から，抵抗141,トランジスタ101,ト
ランジスタ106,及び定電流源161を順に通って第２の電
源電位171へと流れ込む。このため，上記の電流パス上
にある第１のコレクタ結合部131はローレベルとなり，
電流パス上にない第２のコレクタ結合部132はハイレベ
ルとなる。
ここで，トランジスタ105のベースは，第１のコレクタ
結合部131に接続されているため，ローレベル状態にあ
り，トランジスタ104のベースは，第２のコレクタ結合
部132に接続されているため，ハイレベル状態にある。
結合部131に接続されているため，ローレベル状態にあ
り，トランジスタ104のベースは，第２のコレクタ結合
部132に接続されているため，ハイレベル状態にある。
クロック信号Ｘがハイレベルからローレベルに立下がる
と，第２のリファレンス電位VR2に接続されているトラ
ンジスタ107のベース電位の方がトランジスタ106のベー
ス電位より高くなるため，トランジスタ106はオフ，ト
ランジスタ107はオンへと変り，トランジスタ106を流れ
ていた電流I1はトランジスタ107を流れるように切替
る。
と，第２のリファレンス電位VR2に接続されているトラ
ンジスタ107のベース電位の方がトランジスタ106のベー
ス電位より高くなるため，トランジスタ106はオフ，ト
ランジスタ107はオンへと変り，トランジスタ106を流れ
ていた電流I1はトランジスタ107を流れるように切替
る。
この時，トランジスタ104のベースはハイレベル，トラ
ンジスタ105のベースはローレベルの状態にあったた
め，トランジスタ104がオン，トランジスタ105がオフと
なり，電流I1はトランジスタ104を流れる。すなわち，
電流I1は第１の電源電位170から抵抗141,トランジスタ1
04,トランジスタ107,及び定電流源161を順に通って第２
の電源電位171へと流れ込む。従って，第１のコレクタ
結合部131にはローレベルが，第２のコレクタ結合部132
にはハイレベルがラッチされる。
ンジスタ105のベースはローレベルの状態にあったた
め，トランジスタ104がオン，トランジスタ105がオフと
なり，電流I1はトランジスタ104を流れる。すなわち，
電流I1は第１の電源電位170から抵抗141,トランジスタ1
04,トランジスタ107,及び定電流源161を順に通って第２
の電源電位171へと流れ込む。従って，第１のコレクタ
結合部131にはローレベルが，第２のコレクタ結合部132
にはハイレベルがラッチされる。
トランジスタ101のベースに供給された入力データDSが
トランジスタ102のベースに供給されている第１のリフ
ァレンス電位VR1に比較してローレベルにあった時は，
クロック信号Ｘがハイレベルの時，電流I1は第１の電源
電位170から抵抗142,トランジスタ102,トランジスタ10
6,及び定電流源161を順に通って流れており，電流パス
上にある第２のコレクタ結合部132はローレベル，電流
パス上にない第１のコレクタ結合部131はハイレベルに
なっている。この時，第１のコレクタ結合部131に接続
されたトランジスタ105のベースはハイレベル，第２の
コレクタ結合部132に接続されたトランジスタ104のベー
スはローレベルの状態になっており，クロック信号Ｘが
ハイレベルからローレベルに立下がると，電流I1は第１
の電源電位170から抵抗142,トランジスタ105,トランジ
スタ107,及び定電流源161を順に通って流れるため，第
１のコレクタ結合部131にはハイレベルが第２のコレク
タ結合部132にはローレベルがラッチされる。
トランジスタ102のベースに供給されている第１のリフ
ァレンス電位VR1に比較してローレベルにあった時は，
クロック信号Ｘがハイレベルの時，電流I1は第１の電源
電位170から抵抗142,トランジスタ102,トランジスタ10
6,及び定電流源161を順に通って流れており，電流パス
上にある第２のコレクタ結合部132はローレベル，電流
パス上にない第１のコレクタ結合部131はハイレベルに
なっている。この時，第１のコレクタ結合部131に接続
されたトランジスタ105のベースはハイレベル，第２の
コレクタ結合部132に接続されたトランジスタ104のベー
スはローレベルの状態になっており，クロック信号Ｘが
ハイレベルからローレベルに立下がると，電流I1は第１
の電源電位170から抵抗142,トランジスタ105,トランジ
スタ107,及び定電流源161を順に通って流れるため，第
１のコレクタ結合部131にはハイレベルが第２のコレク
タ結合部132にはローレベルがラッチされる。
このようにマスターラッチ回路195では，クロック信号
Ｘがハイレベルからローレベルに立下がると，第１のコ
レクタ結合部131には入力データDSの負論理レベルを，
第２のコレクタ結合部132には入力データDSの正論理レ
ベルをラッチされる。
Ｘがハイレベルからローレベルに立下がると，第１のコ
レクタ結合部131には入力データDSの負論理レベルを，
第２のコレクタ結合部132には入力データDSの正論理レ
ベルをラッチされる。
スレイブラッチ回路196は，マスターラッチ回路195と同
一の回路構成を有する縦型２段のECL回路である。すな
わち，スレイブラッチ回路196のトランジスタ108,109,1
10,111,112,113,抵抗144,145,及び定電流源162はそれぞ
れマスターラッチ回路195のトランジスタ101,102,104,1
05,106,107,抵抗141,142,及び定電流源161に相当し，第
4,第5,第６のエミッタ結合部124,125,126,及び第3,第４
のコレクタ結合部133,134はそれぞれマスターラッチ回
路195の第1,第2,第３のエミッタ結合部121,122,123及び
第1,第２のコレクタ結合部131,132に相当する。また，
スレイブラッチ回路196の出力部には，トランジスタ12
0,抵抗147によるエミッタフォロワが接続され，エミッ
タフォロワ出力をフリップフロップの出力信号DOUTとし
ている。
一の回路構成を有する縦型２段のECL回路である。すな
わち，スレイブラッチ回路196のトランジスタ108,109,1
10,111,112,113,抵抗144,145,及び定電流源162はそれぞ
れマスターラッチ回路195のトランジスタ101,102,104,1
05,106,107,抵抗141,142,及び定電流源161に相当し，第
4,第5,第６のエミッタ結合部124,125,126,及び第3,第４
のコレクタ結合部133,134はそれぞれマスターラッチ回
路195の第1,第2,第３のエミッタ結合部121,122,123及び
第1,第２のコレクタ結合部131,132に相当する。また，
スレイブラッチ回路196の出力部には，トランジスタ12
0,抵抗147によるエミッタフォロワが接続され，エミッ
タフォロワ出力をフリップフロップの出力信号DOUTとし
ている。
スレイブラッチ回路196もマスターラッチ回路195と同様
のラッチ動作を行ない，第３のコレクタ結合部133にマ
スターラッチ回路195の出力である入力データDMの負論
理レベルを，第４のコレクタ結合部134に入力データDM
の正論理レベルをラッチする。ただし，マスターラッチ
回路195では，トランジスタ106のベースにクロック信号
Ｘを入力し，トランジスタ107のベースに第２のリファ
レンス電位VR2を入力したのに対し，スレイブラッチ回
路196では，トランジスタ106に相当するトランジスタ11
2のベースに第２のリファレンス電位VR2を入力し，トラ
ンジスタ107に相当するトランジスタ113のベースにクロ
ック信号Ｘを入力しており，クロック信号Ｘと第２のリ
ファレンス電位VR2の接続関係が逆になっている。この
ため，マスターラッチ回路195ではクロック信号Ｘがハ
イレベルからローレベルへ立下がる時，データをラッチ
したのに対し，スレイブラッチ回路196ではクロック信
号Ｘがローレベルからハイレベルへ立上がる時にデータ
をラッチする。
のラッチ動作を行ない，第３のコレクタ結合部133にマ
スターラッチ回路195の出力である入力データDMの負論
理レベルを，第４のコレクタ結合部134に入力データDM
の正論理レベルをラッチする。ただし，マスターラッチ
回路195では，トランジスタ106のベースにクロック信号
Ｘを入力し，トランジスタ107のベースに第２のリファ
レンス電位VR2を入力したのに対し，スレイブラッチ回
路196では，トランジスタ106に相当するトランジスタ11
2のベースに第２のリファレンス電位VR2を入力し，トラ
ンジスタ107に相当するトランジスタ113のベースにクロ
ック信号Ｘを入力しており，クロック信号Ｘと第２のリ
ファレンス電位VR2の接続関係が逆になっている。この
ため，マスターラッチ回路195ではクロック信号Ｘがハ
イレベルからローレベルへ立下がる時，データをラッチ
したのに対し，スレイブラッチ回路196ではクロック信
号Ｘがローレベルからハイレベルへ立上がる時にデータ
をラッチする。
セレクタ回路197は互いにエミッタが結合されたトラン
ジスタ114,115,116及び定電流源163から成る第１のゲー
ト回路と，互いにエミッタが結合されたトランジスタ11
7,118,119及び定電流源164から成る第２のゲート回路と
から構成されている。
ジスタ114,115,116及び定電流源163から成る第１のゲー
ト回路と，互いにエミッタが結合されたトランジスタ11
7,118,119及び定電流源164から成る第２のゲート回路と
から構成されている。
トランジスタ114,115,116は互いにエミッタが結合さ
れ，エミッタ結合部127を形成しており，トランジスタ1
14,115のコレクタは結合されて第１の電源電位170に接
続され，トランジスタ116のコレクタは抵抗146を介して
第１の電源電位170に接続されている。エミッタ結合部1
27には定電流源163の一方の端子が接続され，定電流源1
63の他方の端子は第２の電源電位171に接続されてお
り，エミッタ結合部127から第２の電源電位171へ向って
一定値I1の電流を流している。
れ，エミッタ結合部127を形成しており，トランジスタ1
14,115のコレクタは結合されて第１の電源電位170に接
続され，トランジスタ116のコレクタは抵抗146を介して
第１の電源電位170に接続されている。エミッタ結合部1
27には定電流源163の一方の端子が接続され，定電流源1
63の他方の端子は第２の電源電位171に接続されてお
り，エミッタ結合部127から第２の電源電位171へ向って
一定値I1の電流を流している。
この回路は，第１の電源電位170から第２の電源電位171
までの間にエミッタ結合部127を１段持っていることか
ら，マスターラッチ回路195やスレイブラッチ回路196の
縦型２段ECL回路に対比して,1段型のECL回路と称され
る。
までの間にエミッタ結合部127を１段持っていることか
ら，マスターラッチ回路195やスレイブラッチ回路196の
縦型２段ECL回路に対比して,1段型のECL回路と称され
る。
第２のゲート回路は第１のゲート回路と同一の回路構成
を有する１段型ECL回路である。すなわち，第２のゲー
ト回路のトランジスタ117,118,119及び定電流源164はそ
れぞれ第１のゲート回路のトランジスタ114,115,116,及
び定電流源163上に相当し，エミッタ結合部128は第１の
ゲート回路のエミッタ結合部127に相当する。第２のゲ
ート回路のトランジスタ119のコレクタは，第１のゲー
ト回路のトランジスタ116のコレクタと結合しており，
第１のゲート回路と第２のゲート回路とで抵抗146を共
有している。
を有する１段型ECL回路である。すなわち，第２のゲー
ト回路のトランジスタ117,118,119及び定電流源164はそ
れぞれ第１のゲート回路のトランジスタ114,115,116,及
び定電流源163上に相当し，エミッタ結合部128は第１の
ゲート回路のエミッタ結合部127に相当する。第２のゲ
ート回路のトランジスタ119のコレクタは，第１のゲー
ト回路のトランジスタ116のコレクタと結合しており，
第１のゲート回路と第２のゲート回路とで抵抗146を共
有している。
次に，セレクタ回路197の動作について説明する。
第１のゲート回路のトランジスタ114のベースに第１の
入力データD1が供給され，トランジスタ115のベースに
第１の入力データD1を選択するためのセレクト信号S1が
供給されている。第２のゲート回路のトランジスタ117
のベースに第２の入力データD2が供給され，トランジス
タ118のベースに第２の入力データD2を選択するための
セレクト信号S2が供給されている。また，トランジスタ
116と119のベースには，第１の入力データD1，第２の入
力データD2，及びセレクト信号S1,S2の論理振幅の中間
に相当する直流電位VR2が供給されている。
入力データD1が供給され，トランジスタ115のベースに
第１の入力データD1を選択するためのセレクト信号S1が
供給されている。第２のゲート回路のトランジスタ117
のベースに第２の入力データD2が供給され，トランジス
タ118のベースに第２の入力データD2を選択するための
セレクト信号S2が供給されている。また，トランジスタ
116と119のベースには，第１の入力データD1，第２の入
力データD2，及びセレクト信号S1,S2の論理振幅の中間
に相当する直流電位VR2が供給されている。
今，第２のリファレンス電位VR2に比べてセレクト信号S
1がローレベル，セレクト信号S2がハイレベルの場合を
考える。
1がローレベル，セレクト信号S2がハイレベルの場合を
考える。
この時，第２のゲート回路においては，トランジスタ11
8のベース電位の方が第２のリファレンス電位VR2が供給
されたトランジスタ119のベース電位より高いため，ト
ランジスタ118がオン，トランジスタ119がオフとなる。
このため，トランジスタ117のベースに供給されている
入力データD2がハイレベルであるかローレベルであるか
に関係なく，電流I1は第１の電源電位170からトランジ
スタ117のある枝を通って定電流源164へと流れ，トラン
ジスタ119はオフ状態になる。
8のベース電位の方が第２のリファレンス電位VR2が供給
されたトランジスタ119のベース電位より高いため，ト
ランジスタ118がオン，トランジスタ119がオフとなる。
このため，トランジスタ117のベースに供給されている
入力データD2がハイレベルであるかローレベルであるか
に関係なく，電流I1は第１の電源電位170からトランジ
スタ117のある枝を通って定電流源164へと流れ，トラン
ジスタ119はオフ状態になる。
また，この時，第１のゲート回路では，トランジスタ11
5のベース電位は第２のリファレンス電位VR2が供給され
たトランジスタ116のベース電位より低いため，トラン
ジスタ115がオフ状態となり，電流I1はトランジスタ114
もしくはトランジスタ116を通って定電流源163へと流れ
るが，どちらを流れるかはトランジスタ114のベースに
供給された第１の入力データD1により決定される。すな
わち，第１の入力データD1が第２のリファレンス電位V
R2よりもローレベルならば，トランジスタ14はオフ，ト
ランジスタ116がオンとなり，電流I1はトランジスタ116
を流れ，もし第１の入力データD1が第２のリファレンス
電位VR2よりもハイレベルならば，トランジスタ114がオ
ン，トランジスタ116がオフとなり，電流I1はトランジ
スタ114を流れる。
5のベース電位は第２のリファレンス電位VR2が供給され
たトランジスタ116のベース電位より低いため，トラン
ジスタ115がオフ状態となり，電流I1はトランジスタ114
もしくはトランジスタ116を通って定電流源163へと流れ
るが，どちらを流れるかはトランジスタ114のベースに
供給された第１の入力データD1により決定される。すな
わち，第１の入力データD1が第２のリファレンス電位V
R2よりもローレベルならば，トランジスタ14はオフ，ト
ランジスタ116がオンとなり，電流I1はトランジスタ116
を流れ，もし第１の入力データD1が第２のリファレンス
電位VR2よりもハイレベルならば，トランジスタ114がオ
ン，トランジスタ116がオフとなり，電流I1はトランジ
スタ114を流れる。
第１の入力データD1がローレベルで電流I1がトランジス
タ116を流れると，トランジスタ116とトランジスタ119
のコレクタ結合部135はローレベルとなる。また，第１
の入力データD1がハイレベルで電流I1がトランジスタ11
4を流れると，第１のゲート回路のトランジスタ116にも
第２のゲート回路のトランジスタ119にも電流が流れな
いため，コレクタ結合部135はハイレベルとなる。
タ116を流れると，トランジスタ116とトランジスタ119
のコレクタ結合部135はローレベルとなる。また，第１
の入力データD1がハイレベルで電流I1がトランジスタ11
4を流れると，第１のゲート回路のトランジスタ116にも
第２のゲート回路のトランジスタ119にも電流が流れな
いため，コレクタ結合部135はハイレベルとなる。
以上のように，セレクト信号S1がローレベル，セレクト
信号S2がハイレベルの時は，コレクタ結合部135に第１
の入力データD1の論理値が選択されて現れ，これがセレ
クタ回路197の出力DSとなる。
信号S2がハイレベルの時は，コレクタ結合部135に第１
の入力データD1の論理値が選択されて現れ，これがセレ
クタ回路197の出力DSとなる。
セレクト信号S1がハイレベル，セレクト信号S2がローレ
ベルの時は，セレクト信号S1がローレベル，セレクト信
号S2がハイレベルの時における第１のゲート回路の動作
と第２のゲート回路の動作が入れ替りになるため，コレ
クタ結合部135には第２の入力データD2の論理値が選択
されて現れ，これがセレクタ回路197の出力DSとなる。
ベルの時は，セレクト信号S1がローレベル，セレクト信
号S2がハイレベルの時における第１のゲート回路の動作
と第２のゲート回路の動作が入れ替りになるため，コレ
クタ結合部135には第２の入力データD2の論理値が選択
されて現れ，これがセレクタ回路197の出力DSとなる。
第２図に例示したフリップフロップは，上述したような
マスターラッチ回路195,スレイブラッチ回路196,及びセ
レクタ回路197より構成されており，セレクタ回路197に
おいてセレクト信号S1,S2により選択された入力データD
1もしくはD2の一方が，コレクタ結合部135に現れ，これ
がマスターラッチ回路195とスレイブラッチ回路196から
成るマスター・スレイブ型フリップフロップにてラッチ
される。
マスターラッチ回路195,スレイブラッチ回路196,及びセ
レクタ回路197より構成されており，セレクタ回路197に
おいてセレクト信号S1,S2により選択された入力データD
1もしくはD2の一方が，コレクタ結合部135に現れ，これ
がマスターラッチ回路195とスレイブラッチ回路196から
成るマスター・スレイブ型フリップフロップにてラッチ
される。
上述した従来のフリップフロップでは，マスターラッチ
回路195からスレイブラッチ回路196への伝達信号にフリ
ップフロップへの入出力信号と同じ論理振幅を持つ信号
を用いていた。すなわち，抵抗142の抵抗値をＲとする
と，マスターラッチ回路195の出力信号DMの論理振幅Vl
は，定電流源の電流値I1からVlI,Rとなるが，この論
理振幅Vlの値がフリップフロップの入力信号D1,D2,S1,S
2,Xや出力信号Dout等と同じ値になるように作られてい
た。このため，マスターラッチ回路の出力がハイレベル
の時に，スレイブラッチ回路の入力トランジスタ108の
ベース電位はコレクタ電位より高くなり，トランジスタ
が飽和するために，スレイブラッチ回路の信号伝播遅延
時間が大きく，フリップフロップとしての高速動作に支
障をきたすという欠点がある。
回路195からスレイブラッチ回路196への伝達信号にフリ
ップフロップへの入出力信号と同じ論理振幅を持つ信号
を用いていた。すなわち，抵抗142の抵抗値をＲとする
と，マスターラッチ回路195の出力信号DMの論理振幅Vl
は，定電流源の電流値I1からVlI,Rとなるが，この論
理振幅Vlの値がフリップフロップの入力信号D1,D2,S1,S
2,Xや出力信号Dout等と同じ値になるように作られてい
た。このため，マスターラッチ回路の出力がハイレベル
の時に，スレイブラッチ回路の入力トランジスタ108の
ベース電位はコレクタ電位より高くなり，トランジスタ
が飽和するために，スレイブラッチ回路の信号伝播遅延
時間が大きく，フリップフロップとしての高速動作に支
障をきたすという欠点がある。
本発明によるフリップフロップは， 少なくとも第1,第2,及び第３のトランジスタを含み，該
第1,第2,及び第３のトランジスタのエミッタが互いに結
合された第１のエミッタ結合部と，第４及び第５のトラ
ンジスタを含み，該第４及び第５のトランジスタのエミ
ッタが互いに結合された第２のエミッタ結合部と，前記
第１のエミッタ結合部にコレクタが接続された第６のト
ランジスタと前記第２のエミッタ結合部にコレクタが接
続された第７のトランジスタとを含み，前記第６及び第
７のトランジスタのエミッタが互いに結合された第３の
エミッタ結合部の３つのエミッタ結合部を有し，前記第
１のトランジスタのコレクタと前記第４のトランジスタ
のコレクタと前記第５のトランジスタのベースが互いに
接続された第１のコレクタ結合部と，前記第２のトラン
ジスタのコレクタと前記第３のトランジスタのコレクタ
と前記第５のトランジスタのクレクタと前記第４のトラ
ンジスタのベースが互いに接続された第２のコレクタ結
合部の２つのコレクタ結合部を有し，前記第１及び第２
のコレクタ結合部にそれぞれ一端が接続された第１及び
第２の抵抗を含み，該第１及び第２の抵抗の他端が互い
に接続された共通コレクタ抵抗部を有し，該共通コレク
タ抵抗部に一端が接続された第３の抵抗を有し，前記第
３のエミッタ結合部に一端が接続された第１の定電流源
を有し，前記第３の抵抗の他端に接続された第１の電源
電位から前記第１の定電流源の他端に接続された第２の
電源電位に向かって一定の電流を流して差動動作させる
第１のラッチ回路と， 第８及び第９のトランジスタを含み，該第８及び第９の
トランジスタのエミッタが互いに結合された第４のエミ
ッタ結合部と，第10及び第11のトランジスタを含み，該
第10及び第11のトランジスタのエミッタが互いに結合さ
れた第５のエミッタ結合部と，前記第４のエミッタ結合
部にコレクタが接続された第12のトランジスタと前記第
５のエミッタ結合部にコレクタが接続された第13のトラ
ンジスタとを含み，前記第12及び第13のトランジスタの
エミッタが互いに結合された第６のエミッタ結合部の３
つのエミッタ結合部を有し，前記第８のトランジスタの
コレクタと前記第10のトランジスタのコレクタと前記第
11のトランジスタのベースが互いに接続された第３のコ
レクタ結合部と，前記第９のトランジスタのコレクタと
前記第11のトランジスタのコレクタと前記第10のトラン
ジスタのベースが互いに接続された第４のコレクタ結合
部の２つのコレクタ結合部を有し，前記第３及び第４の
コレクタ結合部にそれぞれ一端が接続され，他端が共通
に前記第１の電源電位に接続された第４及び第５の抵抗
を有し，前記第６のエミッタ結合部に一端が接続され，
他端が前記第２の電源電位に接続された第２の定電流源
を有し，前記第１のラッチ回路の正論理出力と負論理出
力の両方をバランス入力とする第２のラッチ回路と， エミッタ同士を結合され，コレクタが抵抗を介して前記
第１の電源電位に接続された複数のトランジスタを有
し，該複数のトランジスタのエミッタ同士が結合された
点に定電流源が接続されて，前記第２の電源電位に向か
って一定の電流を流して差動動作させるゲート回路を少
なくとも２つ以上含み，これらゲート回路の入力のうち
のいずれかを選択して，その正論理出力と各ゲート回路
の負論理出力を前記第１のラッチ回路の入力とするセレ
クタ回路とから構成され， 前記第１のラッチ回路から前記第２のラッチ回路への伝
播信号だけを回路外部との入出力信号の論理振幅より小
さい論理振幅で，かつ低い直流レベルにシフトさせた信
号にして動作させることを特徴とする。
第1,第2,及び第３のトランジスタのエミッタが互いに結
合された第１のエミッタ結合部と，第４及び第５のトラ
ンジスタを含み，該第４及び第５のトランジスタのエミ
ッタが互いに結合された第２のエミッタ結合部と，前記
第１のエミッタ結合部にコレクタが接続された第６のト
ランジスタと前記第２のエミッタ結合部にコレクタが接
続された第７のトランジスタとを含み，前記第６及び第
７のトランジスタのエミッタが互いに結合された第３の
エミッタ結合部の３つのエミッタ結合部を有し，前記第
１のトランジスタのコレクタと前記第４のトランジスタ
のコレクタと前記第５のトランジスタのベースが互いに
接続された第１のコレクタ結合部と，前記第２のトラン
ジスタのコレクタと前記第３のトランジスタのコレクタ
と前記第５のトランジスタのクレクタと前記第４のトラ
ンジスタのベースが互いに接続された第２のコレクタ結
合部の２つのコレクタ結合部を有し，前記第１及び第２
のコレクタ結合部にそれぞれ一端が接続された第１及び
第２の抵抗を含み，該第１及び第２の抵抗の他端が互い
に接続された共通コレクタ抵抗部を有し，該共通コレク
タ抵抗部に一端が接続された第３の抵抗を有し，前記第
３のエミッタ結合部に一端が接続された第１の定電流源
を有し，前記第３の抵抗の他端に接続された第１の電源
電位から前記第１の定電流源の他端に接続された第２の
電源電位に向かって一定の電流を流して差動動作させる
第１のラッチ回路と， 第８及び第９のトランジスタを含み，該第８及び第９の
トランジスタのエミッタが互いに結合された第４のエミ
ッタ結合部と，第10及び第11のトランジスタを含み，該
第10及び第11のトランジスタのエミッタが互いに結合さ
れた第５のエミッタ結合部と，前記第４のエミッタ結合
部にコレクタが接続された第12のトランジスタと前記第
５のエミッタ結合部にコレクタが接続された第13のトラ
ンジスタとを含み，前記第12及び第13のトランジスタの
エミッタが互いに結合された第６のエミッタ結合部の３
つのエミッタ結合部を有し，前記第８のトランジスタの
コレクタと前記第10のトランジスタのコレクタと前記第
11のトランジスタのベースが互いに接続された第３のコ
レクタ結合部と，前記第９のトランジスタのコレクタと
前記第11のトランジスタのコレクタと前記第10のトラン
ジスタのベースが互いに接続された第４のコレクタ結合
部の２つのコレクタ結合部を有し，前記第３及び第４の
コレクタ結合部にそれぞれ一端が接続され，他端が共通
に前記第１の電源電位に接続された第４及び第５の抵抗
を有し，前記第６のエミッタ結合部に一端が接続され，
他端が前記第２の電源電位に接続された第２の定電流源
を有し，前記第１のラッチ回路の正論理出力と負論理出
力の両方をバランス入力とする第２のラッチ回路と， エミッタ同士を結合され，コレクタが抵抗を介して前記
第１の電源電位に接続された複数のトランジスタを有
し，該複数のトランジスタのエミッタ同士が結合された
点に定電流源が接続されて，前記第２の電源電位に向か
って一定の電流を流して差動動作させるゲート回路を少
なくとも２つ以上含み，これらゲート回路の入力のうち
のいずれかを選択して，その正論理出力と各ゲート回路
の負論理出力を前記第１のラッチ回路の入力とするセレ
クタ回路とから構成され， 前記第１のラッチ回路から前記第２のラッチ回路への伝
播信号だけを回路外部との入出力信号の論理振幅より小
さい論理振幅で，かつ低い直流レベルにシフトさせた信
号にして動作させることを特徴とする。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例によるフリップフロップの構
成を示す回路図である。
成を示す回路図である。
第１図の回路は，第２図に示した従来技術によるフリッ
プフロップにおいて，マスターラッチ回路195を抵抗141
と抵抗142の第１の電源電位170に接続されていた側の端
子を直接第１の電源電位170に接続しないで，これらの
端子同士を結合して共通コレクタ抵抗部50を形成し，こ
れに第３の抵抗43を接続した上で第１の電源電位70に接
続し，かつ，第１のリファレンス電位VR1が供給された
トランジスタ102を複数のトランジスタ2,3とし，各々の
ベースを負論理入力とした構成にしたマスターラッチ回
路95とし，スレーブラッチ回路196において第１のリフ
ァレンス電位VR1に接続されたトランジスタ109を負の論
理入力にしたトランジスタ９とするスレイブラッチ回路
96とし，セレクタ回路197においてトランジスタ114,115
の共通のコレクタ結合部を直接第１の電源電位170に接
続せず，抵抗48を介して第１の電源電位70に接続し，ト
ランジスタ117,118の共通のコレクタ結合部を直接第１
の電源電位170に接続するのでなく，抵抗49を介して第
１の電源電位70に接続したセレクタ回路97とした回路で
ある。マスタラッチ回路95とスレイブラッチ回路96の動
作は,2つの負の論理入力を第１のリファレンスレベルと
おきかえ，ハイレベルとローレベルの電位がシフトして
いることを除けば，従来回路と同様である。以下，本実
施例の動作について詳細に説明する。
プフロップにおいて，マスターラッチ回路195を抵抗141
と抵抗142の第１の電源電位170に接続されていた側の端
子を直接第１の電源電位170に接続しないで，これらの
端子同士を結合して共通コレクタ抵抗部50を形成し，こ
れに第３の抵抗43を接続した上で第１の電源電位70に接
続し，かつ，第１のリファレンス電位VR1が供給された
トランジスタ102を複数のトランジスタ2,3とし，各々の
ベースを負論理入力とした構成にしたマスターラッチ回
路95とし，スレーブラッチ回路196において第１のリフ
ァレンス電位VR1に接続されたトランジスタ109を負の論
理入力にしたトランジスタ９とするスレイブラッチ回路
96とし，セレクタ回路197においてトランジスタ114,115
の共通のコレクタ結合部を直接第１の電源電位170に接
続せず，抵抗48を介して第１の電源電位70に接続し，ト
ランジスタ117,118の共通のコレクタ結合部を直接第１
の電源電位170に接続するのでなく，抵抗49を介して第
１の電源電位70に接続したセレクタ回路97とした回路で
ある。マスタラッチ回路95とスレイブラッチ回路96の動
作は,2つの負の論理入力を第１のリファレンスレベルと
おきかえ，ハイレベルとローレベルの電位がシフトして
いることを除けば，従来回路と同様である。以下，本実
施例の動作について詳細に説明する。
先ず，セレクタ回路97について説明する。
第１のゲート回路のトランジスタ14のベースの第１の入
力データD1が供給されトランジスタ15のベースに第１の
入力データD1を選択するためのセレクト信号S1が供給さ
れる。第２のゲート回路のトランジスタ17のベースに第
２の入力データD2が供給され，トランジスタ18のベース
に第２の入力データD2を選択するためのセレクト信号S2
が供給される。また，トランジスタ16と19のベースに
は，D1,D2,S1,S2の論理振幅の中間に相当する直流電位V
R2が供給される。
力データD1が供給されトランジスタ15のベースに第１の
入力データD1を選択するためのセレクト信号S1が供給さ
れる。第２のゲート回路のトランジスタ17のベースに第
２の入力データD2が供給され，トランジスタ18のベース
に第２の入力データD2を選択するためのセレクト信号S2
が供給される。また，トランジスタ16と19のベースに
は，D1,D2,S1,S2の論理振幅の中間に相当する直流電位V
R2が供給される。
第２のリファレンス電位VR2に較べてセレクト信号S1が
ローレベル，セレクト信号S2がハイレベルの場合を考え
る。この時，第２のゲートにおいては，トランジスタ18
のベース電位が第２のリファレンス電位VR2よりも高い
ため，トランジスタ18はオン，トランジスタ19がオフと
なる。このため，トランジスタ17のベースに接続されて
いる入力データD2のレベルに拘らず，電流I1は第１の電
源電位70からトランジスタ18のある枝を通って定電流源
64へと流れ，トランジスタ19はオフとなる。従って，ト
ランジスタ17のコレクタ結合部37の電位は抵抗49に電流
I1が流れるため，ローレベルとなる。この時，第１のゲ
ート回路では，トランジスタ15のベース電位はローレベ
ルのため，トランジスタ15はオフ状態にあり，電流I1は
トランジスタ14もしくは16を介して定電流源63に流れる
ことになる。どちらに流れるかは，データD1により決定
される。
ローレベル，セレクト信号S2がハイレベルの場合を考え
る。この時，第２のゲートにおいては，トランジスタ18
のベース電位が第２のリファレンス電位VR2よりも高い
ため，トランジスタ18はオン，トランジスタ19がオフと
なる。このため，トランジスタ17のベースに接続されて
いる入力データD2のレベルに拘らず，電流I1は第１の電
源電位70からトランジスタ18のある枝を通って定電流源
64へと流れ，トランジスタ19はオフとなる。従って，ト
ランジスタ17のコレクタ結合部37の電位は抵抗49に電流
I1が流れるため，ローレベルとなる。この時，第１のゲ
ート回路では，トランジスタ15のベース電位はローレベ
ルのため，トランジスタ15はオフ状態にあり，電流I1は
トランジスタ14もしくは16を介して定電流源63に流れる
ことになる。どちらに流れるかは，データD1により決定
される。
すなわち，入力データD1がハイレベルであれば，電流I1
はトランジスタ14を介して流れ，コレクタ結合部36の電
位をローレベルにし，かつトランジスタ16はオフ状態と
なり，コレクタ結合部35にはトランジスタ16,19の両方
とも電流が流れないために，ハイレベルとなる。入力デ
ータD1がローレベルの時は，トランジスタ14はオフとな
り，コレクタ結合部36の電位は，トランジスタ14,15の
いずれにも電流が流れず，ハイレベルとなり，トランジ
スタ16はオンとなり，コレクタ結合部35には抵抗46を介
してトランジスタ16に電流I1が流れ，ローレベルとな
る。
はトランジスタ14を介して流れ，コレクタ結合部36の電
位をローレベルにし，かつトランジスタ16はオフ状態と
なり，コレクタ結合部35にはトランジスタ16,19の両方
とも電流が流れないために，ハイレベルとなる。入力デ
ータD1がローレベルの時は，トランジスタ14はオフとな
り，コレクタ結合部36の電位は，トランジスタ14,15の
いずれにも電流が流れず，ハイレベルとなり，トランジ
スタ16はオンとなり，コレクタ結合部35には抵抗46を介
してトランジスタ16に電流I1が流れ，ローレベルとな
る。
セレクタ信号S1がハイレベル，セレクタ信号S2がローレ
ベルの時も，同様の動作をするため，説明を省略する。
ベルの時も，同様の動作をするため，説明を省略する。
このように，セレクタ回路97は排他的な信号であるS1,S
2のローレベルの方のデータ入力D1もしくはD2が選択さ
れ，コレクタ結合部には正論理出力を得るとともに，コ
レクタ結合部36は第１のゲート回路の負論理出力，コレ
クタ結合部37は第２のゲート回路の負論理出力が出力さ
れる。各々の信号は，マスタラッチ回路95の正論理入
力，負論理入力に接続されるが,2つの負論理出力はトラ
ンジスタ2,3においてNORされ，セレクタ回路97の負論理
出力と等しくなる。
2のローレベルの方のデータ入力D1もしくはD2が選択さ
れ，コレクタ結合部には正論理出力を得るとともに，コ
レクタ結合部36は第１のゲート回路の負論理出力，コレ
クタ結合部37は第２のゲート回路の負論理出力が出力さ
れる。各々の信号は，マスタラッチ回路95の正論理入
力，負論理入力に接続されるが,2つの負論理出力はトラ
ンジスタ2,3においてNORされ，セレクタ回路97の負論理
出力と等しくなる。
本発明のフリップフロップにおいては，マスターラッチ
回路95の出力信号DMの論理振幅VlMは，セレクタ回路97
の出力信号DSやスレイブラッチ回路96の出力信号DLの論
理振幅VlSの1/2の大きさになるように設定される。これ
は，各定電流源61,62,63,64の電流値をI1とし，抵抗44,
45,46,48の抵抗値をRSとすると，論理振幅VlSは VlSI1・RS で示され，また，マスターラッチ回路95では抵抗41,42
の抵抗値をRMとすると，その出力信号DMの論理振幅VlM
は VlMI1・RM で示されることから， なる関係を満すように抵抗値RM,RSを設定すれば良い。
回路95の出力信号DMの論理振幅VlMは，セレクタ回路97
の出力信号DSやスレイブラッチ回路96の出力信号DLの論
理振幅VlSの1/2の大きさになるように設定される。これ
は，各定電流源61,62,63,64の電流値をI1とし，抵抗44,
45,46,48の抵抗値をRSとすると，論理振幅VlSは VlSI1・RS で示され，また，マスターラッチ回路95では抵抗41,42
の抵抗値をRMとすると，その出力信号DMの論理振幅VlM
は VlMI1・RM で示されることから， なる関係を満すように抵抗値RM,RSを設定すれば良い。
また，マスターラッチ回路95では，抵抗43が抵抗41,42
と第１の電源電位70との間に接続されている。抵抗43に
は，常時ほぼI1なる電流が流れるため，この抵抗値をR
COとすると，マスターラッチ回路95の出力信号DMはI1,R
COの電位差だけ，直流レベルが低くシフトした信号にな
る。
と第１の電源電位70との間に接続されている。抵抗43に
は，常時ほぼI1なる電流が流れるため，この抵抗値をR
COとすると，マスターラッチ回路95の出力信号DMはI1,R
COの電位差だけ，直流レベルが低くシフトした信号にな
る。
この時，直流レベルのシフト量がDMの論理振幅VlMの1/2
になるようにRCOの値を設定する。正論理出力および負
論理出力を，直接，スレイブラッチ回路96のトランジス
タ８及びトランジスタ９にバランス信号として接続して
動作させることが可能となる。
になるようにRCOの値を設定する。正論理出力および負
論理出力を，直接，スレイブラッチ回路96のトランジス
タ８及びトランジスタ９にバランス信号として接続して
動作させることが可能となる。
マスターラッチ回路95の出力信号DMがハイレベルの時，
スレイブラッチ回路96にこのデータが入力されると，コ
レクタ結合部33はローレベルとなるが，本発明において
は，DMのハイレベルが従来のものよりも低い直流電位側
にシフトしているため，トランジスタ８のコレクタ電位
はベース電位に比べて飽和するまでに低くならず，その
結果，スレイブラッチ回路の伝播遅延時間の遅れを防ぐ
ことができ，フリップフロップの高速動作を可能にする
ことができる。
スレイブラッチ回路96にこのデータが入力されると，コ
レクタ結合部33はローレベルとなるが，本発明において
は，DMのハイレベルが従来のものよりも低い直流電位側
にシフトしているため，トランジスタ８のコレクタ電位
はベース電位に比べて飽和するまでに低くならず，その
結果，スレイブラッチ回路の伝播遅延時間の遅れを防ぐ
ことができ，フリップフロップの高速動作を可能にする
ことができる。
以上説明したように本発明は， 少なくとも第1,第2,及び第３のトランジスタを含み，該
第1,第2,及び第３のトランジスタのエミッタが互いに結
合された第１のエミッタ結合部と，第４及び第５のトラ
ンジスタを含み，該第４及び第５のトランジスタのエミ
ッタが互いに結合された第２のエミッタ結合部と，前記
第１のエミッタ結合部にコレクタが接続された第６のト
ランジスタと前記第２のエミッタ結合部にコレクタが接
続された第７のトランジスタとを含み，前記第６及び第
７のトランジスタのエミッタが互いに結合された第３の
エミッタ結合部の３つのエミッタ結合部を有し，前記第
１のトランジスタのコレクタと前記第４のトランジスタ
のコレクタと前記第５のトランジスタのベースが互いに
接続された第１のコレクタ結合部と，前記第２のトラン
ジスタのコレクタと前記第３のトランジスタのコレクタ
と前記第５のトランジスタのコレクタと前記第４のトラ
ンジスタのベースが互いに接続された第２のコレクタ結
合部の２つのコレクタ結合部を有し，前記第１及び第２
のコレクタ結合部にそれぞれ一端が接続された第１及び
第２の抵抗を含み，該第１及び第２の抵抗の他端が互い
に接続された共通コレクタ抵抗部を有し，該共通コレク
タ抵抗部に一端が接続された第３の抵抗を有し，前記第
３のエミッタ結合部に一端が接続された第１の定電流源
を有し，前記第３の抵抗の他端に接続された第１の電源
電位から前記第１の定電流源の他端に接続された第２の
電源電位に向かって一定の電流を流して差動動作させる
第１のラッチ回路と， 第８及び第９のトランジスタを含み，該第８及び第９の
トランジスタのエミッタが互いに結合された第４のエミ
ッタ結合部と，第10及び第11のトランジスタを含み，該
第10及び第11のトランジスタのエミッタが互いに結合さ
れた第５のエミッタ結合部と，前記第４のエミッタ結合
部にコレクタが接続された第12のトランジスタと前記第
５のエミッタ結合部にコレクタが接続された第13のトラ
ンジスタとを含み，前記第12及び第13のトランジスタの
エミッタが互いに結合された第６のエミッタ結合部の３
つのエミッタ結合部を有し，前記第８のトランジスタの
コレクタと前記第10のトランジスタのコレクタと前記第
11のトランジスタのベースが互いに接続された第３のコ
レクタ結合部と，前記第９のトランジスタのコレクタと
前記第11のトランジスタのコレクタと前記第10のトラン
ジスタのベースが互いに接続された第４のコレクタ結合
部の２つのコレクタ結合部を有し，前記第３及び第４の
コレクタ結合部にそれぞれ一端が接続され，他端が共通
に前記第１の電源電位に接続された第４及び第５の抵抗
を有し，前記第６のエミッタ結合部に一端が接続され，
他端が前記第２の電源電位に接続された第２の定電流電
源を有し，前記第１のラッチ回路の正論理出力と負論理
出力の両方をバランス入力とする第２のラッチ回路と， エミッタ同士が結合され，コレクタが抵抗を介して前記
第１の電源電位に接続された複数のトランジスタを有
し，該複数のトランジスタのエミッタ同士が結合された
点に定電流源が接続されて，前記第２の電源電位に向か
って一定の電流を流して差動動作させるゲート回路を少
なくとも２つ以上含み，これらゲート回路の入力のうち
のいずれかを選択して，その正論理出力と各ゲート回路
の負論理出力を前記第１のラッチ回路の入力とするセレ
クタ回路とから構成され， 第１のラッチ回路から第２のラッチ回路への伝播信号だ
けを回路外部との入出力信号の論理振幅より小さい論理
振幅で，かつ低い直流レベルにシフトさせた信号にして
動作させることにより，第１のラッチ回路の出力信号を
受ける第２のラッチ回路の入力トランジスタにおいて，
ベースに入力させる信号がハイレベルの時に，コレクタ
電位がベース電位より低くなりすぎるために発生するト
ランジスタの飽和状態を防止し，飽和状態が引起こす第
２のラッチ回路における伝播遅延時間の増加を防いで，
フリップフロップの高速動作を可能にすることができる
という効果がある。また，第１のリファレンス電位を省
略できるという利点もある。
第1,第2,及び第３のトランジスタのエミッタが互いに結
合された第１のエミッタ結合部と，第４及び第５のトラ
ンジスタを含み，該第４及び第５のトランジスタのエミ
ッタが互いに結合された第２のエミッタ結合部と，前記
第１のエミッタ結合部にコレクタが接続された第６のト
ランジスタと前記第２のエミッタ結合部にコレクタが接
続された第７のトランジスタとを含み，前記第６及び第
７のトランジスタのエミッタが互いに結合された第３の
エミッタ結合部の３つのエミッタ結合部を有し，前記第
１のトランジスタのコレクタと前記第４のトランジスタ
のコレクタと前記第５のトランジスタのベースが互いに
接続された第１のコレクタ結合部と，前記第２のトラン
ジスタのコレクタと前記第３のトランジスタのコレクタ
と前記第５のトランジスタのコレクタと前記第４のトラ
ンジスタのベースが互いに接続された第２のコレクタ結
合部の２つのコレクタ結合部を有し，前記第１及び第２
のコレクタ結合部にそれぞれ一端が接続された第１及び
第２の抵抗を含み，該第１及び第２の抵抗の他端が互い
に接続された共通コレクタ抵抗部を有し，該共通コレク
タ抵抗部に一端が接続された第３の抵抗を有し，前記第
３のエミッタ結合部に一端が接続された第１の定電流源
を有し，前記第３の抵抗の他端に接続された第１の電源
電位から前記第１の定電流源の他端に接続された第２の
電源電位に向かって一定の電流を流して差動動作させる
第１のラッチ回路と， 第８及び第９のトランジスタを含み，該第８及び第９の
トランジスタのエミッタが互いに結合された第４のエミ
ッタ結合部と，第10及び第11のトランジスタを含み，該
第10及び第11のトランジスタのエミッタが互いに結合さ
れた第５のエミッタ結合部と，前記第４のエミッタ結合
部にコレクタが接続された第12のトランジスタと前記第
５のエミッタ結合部にコレクタが接続された第13のトラ
ンジスタとを含み，前記第12及び第13のトランジスタの
エミッタが互いに結合された第６のエミッタ結合部の３
つのエミッタ結合部を有し，前記第８のトランジスタの
コレクタと前記第10のトランジスタのコレクタと前記第
11のトランジスタのベースが互いに接続された第３のコ
レクタ結合部と，前記第９のトランジスタのコレクタと
前記第11のトランジスタのコレクタと前記第10のトラン
ジスタのベースが互いに接続された第４のコレクタ結合
部の２つのコレクタ結合部を有し，前記第３及び第４の
コレクタ結合部にそれぞれ一端が接続され，他端が共通
に前記第１の電源電位に接続された第４及び第５の抵抗
を有し，前記第６のエミッタ結合部に一端が接続され，
他端が前記第２の電源電位に接続された第２の定電流電
源を有し，前記第１のラッチ回路の正論理出力と負論理
出力の両方をバランス入力とする第２のラッチ回路と， エミッタ同士が結合され，コレクタが抵抗を介して前記
第１の電源電位に接続された複数のトランジスタを有
し，該複数のトランジスタのエミッタ同士が結合された
点に定電流源が接続されて，前記第２の電源電位に向か
って一定の電流を流して差動動作させるゲート回路を少
なくとも２つ以上含み，これらゲート回路の入力のうち
のいずれかを選択して，その正論理出力と各ゲート回路
の負論理出力を前記第１のラッチ回路の入力とするセレ
クタ回路とから構成され， 第１のラッチ回路から第２のラッチ回路への伝播信号だ
けを回路外部との入出力信号の論理振幅より小さい論理
振幅で，かつ低い直流レベルにシフトさせた信号にして
動作させることにより，第１のラッチ回路の出力信号を
受ける第２のラッチ回路の入力トランジスタにおいて，
ベースに入力させる信号がハイレベルの時に，コレクタ
電位がベース電位より低くなりすぎるために発生するト
ランジスタの飽和状態を防止し，飽和状態が引起こす第
２のラッチ回路における伝播遅延時間の増加を防いで，
フリップフロップの高速動作を可能にすることができる
という効果がある。また，第１のリファレンス電位を省
略できるという利点もある。
第１図は本発明の一実施例によるフリップフロップの構
成を示す回路図，第２図は従来技術におけるフリップフ
ロップの構成例を示す回路図である。 １〜20…トランジスタ,40〜49…抵抗,61〜64…定電流
源,21〜28…エミッタ結合部,31〜37…コレクタ結合部,5
0…共通コレクタ抵抗部,70…第１の電源電位,71…第２
の電源電位,73…第２のリファレンス電位,80,82…入力
データ信号端子,81,83…セレクト信号端子,90…クロッ
ク信号端子,75…データ出力端子,95…マスターラッチ回
路,96…スレイブラッチ回路,97…セレクタ回路。
成を示す回路図，第２図は従来技術におけるフリップフ
ロップの構成例を示す回路図である。 １〜20…トランジスタ,40〜49…抵抗,61〜64…定電流
源,21〜28…エミッタ結合部,31〜37…コレクタ結合部,5
0…共通コレクタ抵抗部,70…第１の電源電位,71…第２
の電源電位,73…第２のリファレンス電位,80,82…入力
データ信号端子,81,83…セレクト信号端子,90…クロッ
ク信号端子,75…データ出力端子,95…マスターラッチ回
路,96…スレイブラッチ回路,97…セレクタ回路。
Claims (1)
- 【請求項１】少なくとも第1,第2,及び第３のトランジス
タを含み，該第1,第2,及び第３のトランジスタのエミッ
タが互いに結合された第１のエミッタ結合部と，第４及
び第５のトランジスタを含み，該第４及び第５のトラン
ジスタのエミッタが互いに結合された第２のエミッタ結
合部と，前記第１のエミッタ結合部にコレクタが接続さ
れた第６のトランジスタと前記第２のエミッタ結合部に
コレクタが接続された第７のトランジスタとを含み，前
記第６及び第７のトランジスタのエミッタが互いに結合
された第３のエミッタ結合部の３つのエミッタ結合部を
有し，前記第１のトランジスタのコレクタと前記第４の
トランジスタのコレクタと前記第５のトランジスタのベ
ースが互いに接続された第１のコクレタ結合部と，前記
第２のトランジスタのコレクタと前記第３のトランジス
タのコレクタと前記第５のトランジスタのコレクタと前
記第４のトランジスタのベースが互いに接続された第２
のコレクタ結合部の２つのコレクタ結合部を有し，前記
第１及び第２のコレクタ結合部にそれぞれ一端が接続さ
れた第１及び第２の抵抗を含み，該第１及び第２の抵抗
の他端が互いに接続された共通コレクタ抵抗部を有し，
該共通コレクタ抵抗部に一端が接続された第３の抵抗を
有し，前記第３のエミッタ結合部に一端が接続された第
１の定電流源を有し，前記第３の抵抗の他端に接続され
た第１の電源電位から前記第１の定電流源の他端に接続
された第２の電源電位に向かって一定の電流を流して差
動動作させる第１のラッチ回路と， 第８及び第９のトランジスタを含み，該第８及び第９の
トランジスタのエミッタが互いに結合された第４のエミ
ッタ結合部と，第10及び第11のトランジスタを含み，該
第10及び第11のトランジスタのエミッタが互いに結合さ
れた第５のエミッタ結合部と，前記第４のエミッタ結合
部にコレクタが接続された第12のトランジスタと前記第
５のエミッタ結合部にコレクタが接続された第13のトラ
ンジスタとを含み，前記第12及び第13のトランジスタの
エミッタが互いに結合された第６のエミッタ結合部の３
つのエミッタ結合部を有し，前記第８のトランジスタの
コレクタと前記第10のトランジスタのコレクタと前記第
11のトランジスタのベースが互いに接続された第３のコ
レクタ結合部と，前記第９のトランジスタのコレクタと
前記第11のトランジスタのコレクタと前記第10のトラン
ジスタのベースが互いに接続された第４のコレクタ結合
部の２つのコレクタ結合部を有し，前記第３及び第４の
コレクタ結合部にそれぞれ一端が接続され，他端が共通
に前記第１の電源電位に接続された第４及び第５の抵抗
を有し，前記第６のエミッタ結合部に一端が接続され，
他端が前記第２の電源電位に接続された第２の定電流源
を有し，前記第１のラッチ回路の正論理出力と負論理出
力の両方をバランス入力とする第２のラッチ回路と， エミッタ同士が結合され，コレクタが抵抗を介して前記
第１の電源電位に接続された複数のトランジスタを有
し，該複数のトランジスタのエミッタ同士が結合された
点に定電流源が接続されて，前記第２の電源電位に向か
って一定の電流を流して差動動作させるゲート回路を少
なくとも２つ以上含み，これらゲート回路の入力のうち
のいずれかを選択して，その正論理出力と各ゲート回路
の負論理出力を前記第１のラッチ回路の入力とするセレ
クタ回路とから構成され， 前記第１のラッチ回路から前記第２のラッチ回路への伝
播信号だけを回路外部との入出力信号の論理振幅より小
さい論理振幅で，かつ低い直流レベルにシフトさせた信
号にして動作させることを特徴とするフリップフロッ
プ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214185A JPH0734536B2 (ja) | 1987-08-29 | 1987-08-29 | フリツプフロツプ |
| EP19880114042 EP0305941B1 (en) | 1987-08-29 | 1988-08-29 | Flipflop which is operable at high speed and adapted to implementation as an integrated circuit |
| DE19883875878 DE3875878T2 (de) | 1987-08-29 | 1988-08-29 | Mit hoher schnelligkeit betreibbares und zur implementierung als integrierter schaltkreis geeigneter flipflop. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214185A JPH0734536B2 (ja) | 1987-08-29 | 1987-08-29 | フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6458113A JPS6458113A (en) | 1989-03-06 |
| JPH0734536B2 true JPH0734536B2 (ja) | 1995-04-12 |
Family
ID=16651644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62214185A Expired - Fee Related JPH0734536B2 (ja) | 1987-08-29 | 1987-08-29 | フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734536B2 (ja) |
-
1987
- 1987-08-29 JP JP62214185A patent/JPH0734536B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6458113A (en) | 1989-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |