JPH04261217A

JPH04261217A - 演算回路

Info

Publication number: JPH04261217A
Application number: JP4304191A
Authority: JP
Inventors: Takao Yamazaki; 山崎　孝雄
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-02-15
Filing date: 1991-02-15
Publication date: 1992-09-17
Anticipated expiration: 2016-12-04
Also published as: JP3235105B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は演算回路、特にＤＳＰ
に用いて好適な演算回路に関する。

【０００２】

【従来の技術】従来の演算回路、例えば、ＣＰＬ（Ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ　Ｐａｓｓ　Ｔｒａｎｓｉｓｔ
ｅｒ　Ｌｏｇｉｃ）演算回路が図６に示されている。こ
のＣＰＬ演算回路〔以下、単に演算回路と称する〕８０
は、図示のように供給される信号Ａ、Ｂの論理レベルの
組み合わせによって、イクスクルーシブオア出力と、イ
クスクルーシブノア出力を得る２項演算器である。

【０００３】この演算回路８０は、端子８１〜８６に加
えられる信号Ａ、Ｂの組合わせを変えることによって、
ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲ，ＥＸＮＯ
Ｒ等の各種ロジック回路を構成することができる。尚、
以下の説明に於いて、論理レベルの反転している信号に
は、“＊”を付すものとする。例えば、上述の信号Ａ、
Ｂの論理レベルが反転している信号を、“Ａ＊”、“Ｂ
＊”のように表すものとする。

【０００４】図６の構成に於いて、端子８１とインバー
タ８８の間にはパストランジスタ９０が配され、端子８
２とインバータ８８の間にはパストランジスタ９１が配
されている。端子８３とインバータ８９の間にはパスト
ランジスタ９２が配され、端子８４とインバータ８９の
間にはパストランジスタ９３が配されている。上述のパ
ストランジスタ９０、９３のゲートは端子８５に接続さ
れており、パストランジスタ９１、９２のゲートは端子
８６に接続されている。このパストランジスタ９０〜９
３は、スイッチング手段として用いられる。

【０００５】このインバータ８８、８９が用いられてい
る理由は、この種の演算回路８０ではＮチャンネルトラ
ンジスタのみでロジックが構成されているため、高速で
ある反面、ハイレベルの電位がしきい値電圧Ｖｔｈだけ
低下してしまう。これを防止するため、演算回路８０毎
にバッファとしてのインバータ８８、８９を入れてレベ
ルの補正を行うと共に、ドライブ能力を強化しているこ
とによるものである。

【０００６】端子８２、８４には信号Ａが供給され、端
子８１、８３には信号Ａ＊が供給される。また、端子８
６には信号Ｂが供給され、端子８５には信号Ｂ＊が供給
される。パストランジスタ９０、９３、或いはパストラ
ンジスタ９１、９２の内の何れか一組が信号Ｂ、信号Ｂ
＊によって、オンすると、インバータ８８から端子９５
を介してイクスクルーシブオア出力が取出され、また、
インバータ８９から端子９６を介してイクスクルーシブ
ノア出力が取出される。インバータ８８、８９はＣＭＯ
Ｓインバータが用いられており、レベルシフト用のバッ
ファをも兼ねている。

【０００７】

【発明が解決しようとする課題】上述の演算回路８０は
、比較的、高速ではあるが、ビデオ信号処理用のＤＳＰ
に適用するために、より一層の高速化が望まれていた。

【０００８】ところで、従来からレジスタを信号経路中
に配するパイプライン処理によって、高速化を実現でき
ることが知られている。このレジスタとしては、図７に
示されるようなダイナミック型のレジスタが用いられる
ことがある。

【０００９】図７に示されるように、ダイナミック型の
レジスタ７５は、ＮチャンネルとＰチャンネルのトラン
ジスタをトランスミッション型に組み合わせてクロック
セクション６６、６８を構成する。そして、このクロッ
クセクション６６、６８の間にインバータ６７を配し、
また、クロックセクション６８と端子７０の間にインバ
ータ６９を配してなるものである。そして、端子７１〜
７４に、２相のクロック信号を加えることによって、レ
ジスタ機能を持たせるようにしたものである。尚、６５
は端子である。

【００１０】しかしながら、一般的にレジスタを用いる
と、回路規模が大きくなり、また消費電力が増加してし
まうという問題点があった。

【００１１】従って、この発明の目的は、回路規模を大
きくすることなく、より一層の高速化と低消費電力化を
実現し得る演算回路を提供することにある。

【００１２】

【課題を解決するための手段】この発明に係る演算回路
では、一対のパストランジスタと、制御信号によってス
イッチングされるトランジスタと、インバータとからな
る構成としている。

【００１３】

【作用】一対のパストランジスタとインバータの間に、
制御信号によってスイッチングされるトランジスタが挿
入されている。インバータには入力容量が存在するため
、トランジスタの動作時、インバータに供給される信号
によって入力容量が充電される。

【００１４】そして、制御信号によって上述のトランジ
スタの非動作時には、入力容量の電位が保持される。従
って、演算回路そのものに回路規模を増加させることな
くラッチ機能或いはレジスタ機能を持たせることが可能
となり、これによって、回路規模を増加させることなく
、より一層の高速化と低消費電力化を実現できる。

【００１５】

【実施例】以下、この発明の一の実施例について図１及
び図２を参照して説明する。ＣＰＬ演算回路〔以下、単
に演算回路と称する〕１は、図示のように供給される信
号Ａ、Ｂの論理レベルの組み合わせによって、イクスク
ルーシブオア出力と、イクスクルーシブノア出力を得る
２項演算器である。演算回路１は、前述したように端子
１〜６に加えられる信号Ａ、Ｂの組合わせを変えること
によって、各種ロジック回路を構成することが可能であ
る。尚、以下の説明に於いて、論理レベルの反転してい
る信号には、“＊”を付すものとする。例えば、上述の
信号Ａ、Ｂの論理レベルが反転している信号を、“Ａ＊
”、“Ｂ＊”として表すものとする。

【００１６】図１の構成に於いて、端子１とインバータ
８の間にはパストランジスタ１０、トランジスタ１１が
配され、端子２とインバータ８の間にはパストランジス
タ１２、トランジスタ１１が配されている。また、端子
３とインバータ９の間にはパストランジスタ１３、トラ
ンジスタ１４が配され、端子４とインバータ９の間には
パストランジスタ１５、トランジスタ１４が配されてい
る。インバータ８、９はＣＭＯＳインバータが用いられ
ている。

【００１７】上述のパストランジスタ１０、１５のゲー
トは端子５に接続されており、パストランジスタ１２、
１３のゲートは端子６に接続されている。このパストラ
ンジスタ１０、１２、１３、１５は、スイッチング手段
として用いられる。

【００１８】上述のパストランジスタ１０、１２に接続
されているトランジスタ１１と、パストランジスタ１３
、１５に接続されているトランジスタ１４のゲートは端
子１８に接続されている。このトランジスタ１１、１４
は、制御信号としてのクロック信号ＣＬＫ　によって動
作が制御される。

【００１９】以下、図１及び図２を参照して動作を説明
する。この時に供給される信号の論理レベルは、信号Ａ
〔＝１〕、信号Ｂ〔＝０〕とする。端子２、４を介して
、図２Ｂに示されるハイレベルの信号Ａがパストランジ
スタ１２、１５に供給される。また、端子１、３を介し
て、図２Ａに示されるローレベルの信号Ａ＊がパストラ
ンジスタ１０、１３に供給される。そして、端子５を介
して、ハイレベルの信号Ｂ＊がパストランジスタ１０、
１５に供給され、端子６を介して、ローレベルの信号Ｂ
がパストランジスタ１２、１３に供給される。

【００２０】ゲートにハイレベルの電圧が加えられてい
るパストランジスタ１０、１５のみがオンするので、図
２Ａに示されるようにトランジスタ１１にはローレベル
の信号Ａ＊が供給され、図２Ｂに示されるようにトラン
ジスタ１４にはハイレベルの信号Ａが供給される。

【００２１】端子１８を介してトランジスタ１１、１４
のゲートにクロック信号ＣＬＫ　が、図２Ｃに示される
ように供給されると、クロック信号ＣＬＫのハイレベル
の期間でトランジスタ１１、１４がオンする。これによ
って、パストランジスタ１０からの信号Ａ＊がトランジ
スタ１１を介してインバータ８に供給される。インバー
タ８によって論理レベルの反転された信号〔＝１〕が、
図２Ｄに示されるイクスクルーシブオア出力として端子
１９から取出される。また、パストランジスタ１５から
の信号Ａがトランジスタ１４を介してインバータ９に供
給され、このインバータ９によって論理レベルの反転さ
れた信号〔＝０〕がイクスクルーシブノア出力として端
子２０から取出される。

【００２２】ところで、インバータ８、９にはＣＭＯＳ
インバータが用いられているため、入力容量が存在する
。クロック信号ＣＬＫ　がハイレベルの期間では、トラ
ンジスタ１１、１４がオンするので、インバータ８、９
に供給される信号Ａ＊、信号Ａによって上述の入力容量
が充電される。また、クロック信号ＣＬＫ　がローレベ
ルの期間では、トランジスタ１１、１４がオフするので
、クロック信号ＣＬＫ　が再びハイレベルになるまで、
入力容量に充電されている電位が保持される。これによ
って、クロック信号ＣＬＫ　のローレベルの期間では、
上述の信号Ａ＊、信号Ａが保持される。

【００２３】このように、トランジスタ１１、１４がオ
ンとされる期間にインバータ８、９からイクスクルーシ
ブオア出力、イクスクルーシブノア出力が取出されると
共に、インバータ８、９の入力容量が充電され、また、
トランジスタ１１、１４がオフとされる期間にインバー
タ８、９の入力容量の電圧が保持されるので、トランジ
スタ１１とインバータ８の間、また、トランジスタ１４
とインバータ９の間にてラッチ機能を実現することがで
きる。

【００２４】この結果、演算回路１では回路規模を増す
ことなく、演算回路１そのものにラッチ機能を持たせる
ことが可能となり、これによって、回路規模を増すこと
なく、より一層の高速化と低消費電力化を実現できる。例えば、１ＧＨｚ　に近い内部クロック信号ＣＬＫ　を
用いて演算回路１を動作させることも可能である。

【００２５】次いで、他の実施例について図３及び図４
を参照して説明する。この他の実施例が、前述の一の実
施例と異なる点は、インバータ８、９と端子１９、２０
の間に、更にトランジスタ及びインバータを配すること
によって、レジスタ機能を実現していることである。尚、上述の一の実施例と共通する部分には同一符号を付
し、重複する説明を省略する。

【００２６】図３の構成に於いて、演算回路２５の端子
１８には制御信号としてのクロック信号ＣＬＫ　が供給
され、また端子２６には制御信号としてのクロック信号
ＣＬＫ　＊が供給される。

【００２７】トランジスタ１１と端子２０の間には、イ
ンバータ８、トランジスタ２７、インバータ２９が直列
に接続されている。図中、トランジスタ１１、インバー
タ８、トランジスタ２７、インバータ２９が回路ブロッ
ク３５とされる。また、トランジスタ１４と端子１９の
間には、インバータ９、トランジスタ２８、インバータ
３０が直列に接続されている。図中、トランジスタ１４
、インバータ９、トランジスタ２８、インバータ３０が
回路ブロック３６とされる。

【００２８】トランジスタ２７、２８のゲートは端子２
６に接続されており、トランジスタ２７、２８は、クロ
ック信号ＣＬＫ　＊によって動作が制御される。また、
インバータ２９、３０もＣＭＯＳインバータが用いられ
ている。

【００２９】以下、図３及び図４を参照して動作を説明
する。この時に供給される信号の論理レベルは、信号Ａ
〔＝１〕、信号Ｂ〔＝０〕とする。上述の一の実施例と
同様に、図４Ａに示されるようにトランジスタ１１には
ローレベルの信号Ａ＊が供給され、図４Ｂに示されるよ
うにトランジスタ１４にはハイレベルの信号Ａが供給さ
れる。

【００３０】端子１８を介して、トランジスタ１１、１
４のゲートにクロック信号ＣＬＫ　が、図４Ｃに示され
るように供給されると、クロック信号ＣＬＫ　のハイレ
ベルの期間でトランジスタ１１、１４がオンする。これ
によって、パストランジスタ１０からの信号Ａ＊がトラ
ンジスタ１１を介してインバータ８に供給される。イン
バータ８によって論理レベルの反転された信号〔＝“１
”〕が、トランジスタ２７に供給される。また、パスト
ランジスタ１５からの信号Ａがトランジスタ１４を介し
てインバータ９に供給され、このインバータ９によって
論理レベルの反転された信号〔＝“０”〕がトランジス
タ２８に供給される。

【００３１】クロック信号ＣＬＫ　がハイレベルの期間
では、トランジスタ１１、１４がオンするので、インバ
ータ８、９に供給される信号Ａ＊、信号Ａによって該イ
ンバータ８、９の入力容量が充電される。また、クロッ
ク信号ＣＬＫ　がローレベルの期間では、トランジスタ
１１、１４がオフするので、クロック信号ＣＬＫ　が再
びハイレベルになるまで、入力容量に充電されている電
位が保持される。これによって、クロック信号ＣＬＫ　
のローレベルの期間では、上述の信号Ａ＊、Ａが保持さ
れる。

【００３２】端子２６を介して、トランジスタ２７、２
８のゲートにクロック信号ＣＬＫ　＊が図４Ｅに示され
るように供給されると、クロック信号ＣＬＫ　＊のハイ
レベルの期間でトランジスタ２７、２８がオンする。こ
れによって、インバータ８で論理レベルの反転された信
号〔＝“１”〕がトランジスタ２７を介してインバータ
２９に供給される。インバータ２９によって論理レベル
の反転された信号〔＝“０”〕が、イクスクルーシブノ
ア出力として端子２０から取出される。

【００３３】また、インバータ９で論理レベルの反転さ
れた信号〔＝“０”〕が、トランジスタ２８を介してイ
ンバータ３０に供給される。インバータ３０によって論
理レベルの反転された信号〔＝“１”〕が、図４Ｆに示
されるようにイクスクルーシブオア出力として端子１９
から取出される。

【００３４】ところで、インバータ２９、３０にはＣＭ
ＯＳインバータが用いられているため、入力容量が存在
する。クロック信号ＣＬＫ　＊がハイレベルの期間では
、トランジスタ２７、２８がオンするので、上述のイン
バータ２９、３０に供給される信号によって上述の入力
容量が充電される。また、クロック信号ＣＬＫ　＊がロ
ーレベルの期間では、トランジスタ２７、２８がオフす
るので、クロック信号ＣＬＫ　＊が再びハイレベルにな
るまで、入力容量に充電されている電位が保持される。

【００３５】図４Ｃに示されるクロック信号ＣＬＫ　の
立ち上がりのタイミングで、インバータ９の入力容量に
保持されることになった信号〔＝“１”〕は、該インバ
ータ９によって論理レベルが反転されて信号〔＝“０”
〕とされる。そして、図４Ｅのクロック信号ＣＬＫ　＊
の立ち上がりのタイミングで、インバータ３０の入力容
量に保持されると共に、該インバータ３０によって、信
号〔＝“０”〕の論理レベルが反転されて信号〔＝“１
”〕とされる。該信号〔＝“１”〕が、インバータ３０
からイクスクルーシブオア出力として取出される。

【００３６】この結果、図４Ｃに示されるクロック信号
ＣＬＫ　に対し、図４Ｆに示されるイクスクルーシブオ
ア出力のタイミングは（１／２）　クロック分、遅れる
ことになる。

【００３７】つまり、トランジスタ１１、１４がオンと
される期間にインバータ８、９に信号が供給されると共
に、該信号によってインバータ８、９の入力容量が充電
され、また、トランジスタ１１、１４がオフとされる期
間にインバータ８、９の入力容量の電位が保持される。

【００３８】また、トランジスタ２７、２８がオンとさ
れる期間に、インバータ８、９からインバータ２９、３
０に信号が供給されると共に、該信号によってインバー
タ２９、３０の入力容量が充電され、また、トランジス
タ２７、２８がオフとされる期間にインバータ８、９の
入力容量の電位が保持される。

【００３９】これによって、前述の一の実施例で説明さ
れているトランジスタ１１、１４とインバータ８、９の
間、トランジスタ２７及びインバータ２９の間、そして
、トランジスタ２８及びインバータ３０の間にてレジス
タ機能を持たせることが可能となる。このレジスタ機能
を有することによる効果については、上述の一の実施例
と同様なので、重複する説明を省略する。尚、上述のク
ロック信号ＣＬＫ　、ＣＬＫ　＊の代わりに直流電圧Ｖ
ｃｃを加えることによって、回路ブロック３５、３６を
単なるバッファとして用いることもできる。

【００４０】次いで、更に他の実施例について図５を参
照して説明する。この他の実施例が、前述の一の実施例
及び他の実施例と異なる点は、２項演算に代え３項演算
を行える演算回路４０を対象としていることである。尚、前述の一の実施例及び他の実施例と共通する部分に
は同一符号を付し重複する説明を省略する。

【００４１】図５の構成に於いて、端子４４には、パス
トランジスタ４８、４９が接続されており、また端子４
３には、パストランジスタ５０、５１が接続されている
。上述のパストランジスタ５０、４８のゲートは端子４
１に接続されており、パストランジスタ４９、５１のゲ
ートは端子４２に接続されている。

【００４２】パストランジスタ４８、５１は、パストラ
ンジスタ５４、５５に接続されており、また、パストラ
ンジスタ４９、５０は、パストランジスタ５６、５７に
接続されている。このパストランジスタ４８〜５１、５
４〜５７は、スイッチング手段として用いられる。

【００４３】パストランジスタ５５、５６のゲートは端
子４５に接続されており、パストランジスタ５４、５７
のゲートは端子４６に接続されている。そして、パスト
ランジスタ５４、５６は回路ブロック３５に接続されて
おり、パストランジスタ５５、５７は回路ブロック３６
に接続されている。この回路ブロック３５、３６の構成
、作用は、前述の他の実施例と同様であるので、重複す
る説明を省略する。

【００４４】以下、図５を参照して動作を説明する。こ
の時に供給される信号の論理レベルは、信号Ａ〔＝１〕
、信号Ｂ〔＝０〕、信号Ｃ〔＝０〕とする。端子４１を
介して、ハイレベルの信号Ａがパストランジスタ５０、
４８に供給される。また、端子４２を介して、ローレベ
ルの信号Ａ＊がパストランジスタ４９、５１に供給され
る。また、端子４４を介して、ハイレベルの信号Ｂ＊が
パストランジスタ４８、４９に供給され、端子４３を介
して、ローレベルの信号Ｂがパストランジスタ５０、５
１に供給される。

【００４５】ゲートにハイレベルの電圧が加えられてい
るパストランジスタ４８、５０のみがオンするので、パ
ストランジスタ５６、５７にはローレベルの信号Ｂが供
給され、パストランジスタ５４、５５にはハイレベルの
信号Ｂ＊が供給される。

【００４６】端子４５を介して、ハイレベルの信号Ｃ＊
がパストランジスタ５５、５６に供給され、端子４６を
介して、ローレベルの信号Ｃがパストランジスタ５４、
５７に供給される。

【００４７】ゲートにハイレベルの電圧が加えられてい
るパストランジスタ５６、５５のみがオンする。従って
、回路ブロック３５にはローレベルの信号Ｂが供給され
、回路ブロック３６にはハイレベルの信号Ｂ＊が供給さ
れる。

【００４８】回路ブロック３６からは端子６０を介して
ハイレベルのイクスクルーシブオア出力が取出され、回
路ブロック３５からは端子６１を介してローレベルのイ
クスクルーシブノア出力が取出される。その他の内容、
動作、効果等については、前述の一の実施例及び他の実
施例と同様であるので、重複する説明を省略する。

【００４９】この実施例では、インバータ８、９、２９
、３０、６７、６９、８８、８９をＣＭＯＳインバータ
として説明しているが、これに限定されるものではなく
、同様の機能を果たし得るものであればよい。

【００５０】上述のように、回路規模を増すことなくラ
ッチ機能或いはレジスタ機能を備え、回路規模を増すこ
となくより一層高速化され、低消費電力化されてなる演
算回路１、２５、４０には、以下のような面へ応用する
ことができる。（１）　アキュムレータ、特に冗長２進の累積回路への
応用（２）　シリコンコンパイラで乗算器の自動生成を
する時のモジュール回路のコンポーネントとして（３）
　プログラムロジックアレイ、ロジックセルアレイの基
本モジュールとして（４）　プログラム方式の超高速ビデオＤＳＰの演算コ
アとして

【００５１】

【発明の効果】この発明では、一対のパストランジスタ
とインバータの間に、制御信号によってスイッチングさ
れるトランジスタが挿入され、トランジスタの動作時、
インバータに供給される信号によってインバータの入力
容量が充電され、そして、トランジスタの非動作時は、
インバータの入力容量に充電されている電位が保持され
るので、回路規模を増加させることなく演算回路そのも
のにラッチ機能或いはレジスタ機能を持たせることがで
きるという効果があり、これによって、回路規模を増加
させることなく、より一層の高速化と低消費電力化を実
現できるという効果がある。

【００５２】また、以下に示すように多方面へ応用する
ことができるという効果がある。（１）　アキュムレータ、特に冗長２進の累積回路への
応用（２）　シリコンコンパイラで乗算器の自動生成を
する時のモジュール回路のコンポーネントとして（３）
　プログラムロジックアレイ、ロジックセルアレイの基
本モジュールとして（４）　プログラム方式の超高速ビデオＤＳＰの演算コ
アとして

【図面の簡単な説明】

【図１】この発明の一の実施例を示す回路図である

【図
２】一の実施例の動作を説明するタイミングチャートで
ある。

【図３】この発明の他の実施例を示す回路図である

【図
４】他の実施例の動作を説明するタイミングチャートで
ある。

【図５】この発明の更に他の実施例を示す回路図である
。

【図６】従来の演算回路を示す回路図である。

【図７】従来のダイナミック型のレジスタを示す回路図
である。

【符号の説明】

Claims

【特許請求の範囲】

【請求項１】　　一対のパストランジスタと、制御信号
によってスイッチングされるトランジスタと、インバー
タとからなる演算回路。