JPH04243095A - 符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、符号化回路に関し、
特に連想メモリの格納データと外部から与えられる内容
検索データとの一致に応じて、その一致したデータ格納
アドレスから出力される一致信号を所定の優先度に従っ
て順次選択出力し、この選択出力された一致信号を所定
のアドレスコードに変換するデータ処理回路に関するも
のである。

【０００２】

【従来の技術】図６は連想メモリａに格納されている所
望のデータを読み出すための周辺回路部分である符号化
回路の従来例の配置構成を示す。図において、連想メモ
リａは、例えばｎ個のワード（１ワードはｍビット）、
従ってｍ×ｎビットの記憶容量を有している。

【０００３】連想メモリａに格納されているデータを読
み出す場合には、連想メモリａに対して、外部から内容
検索データ（ｍビットのワード長をもつ）をラッチ回路
ｂを介して与える。すると、この内容検索データが連想
メモリａ内に格納されているｎ個の全てのデータと比較
される。そして、内容検索データと一致したデータが存
在すれば、その一致したデータが格納されているワード
位置に対応するアドレスから一致信号が出力され、この
一致信号がラッチ回路ｄを介して優先度決定回路ｅに与
えられる。

【０００４】連想メモリａの特性上、連想メモリａ内に
は内容検索データと一致するデータが複数存在する場合
があり、そのときには、連想メモリａから同時に複数の
一致信号が出力される。これを同時並列的に処理するの
は難しいので、優先度決定回路ｅは、これらの一致信号
を外部からの制御パルスｃ１　〜ｃ３　に同期して所定
の優先度に従って一つずつ選択出力する。そして、この
優先度決定回路ｅで選択された一致信号が次段のエンコ
ード回路ｆで所定のアドレスコード（例えば２進数）に
変換され、このアドレスコードがデコード回路ｇに転送
される。デコード回路ｇは、アドレスコードをデコード
して連想メモリａに対して特定の一つの読み出しアドレ
スとして与える。これにより、連想メモリａに格納され
ているデータの内から、内容検索データに適合するデー
タ（ｍビット）が読み出される。

【０００５】図７は上述した従来の優先度決定回路ｅと
エンコード回路ｆの詳細な回路構成を示す。優先度決定
回路ｅは、連想メモリａからの一致信号をセット／リセ
ットするセット／リセット回路Ｊ７　〜Ｊ０　が連想メ
モリａの格納データのワード数ｎ（この例ではｎ＝８）
に対応してそれぞれ設けられるとともに、これらの各セ
ット／リセット回路Ｊ７　〜Ｊ０　とエンコード回路ｆ
との間に信号選別回路ｋを備えている。

【０００６】そして、各セット／リセット回路Ｊ７　〜
Ｊ０　は、図外のタイミングコントローラから与えられ
る制御クロックｃ１　に応じて連想メモリａからの一致
信号をセットする第１セット回路ｓ１　と、制御クロッ
クｃ３　に応じて信号選別回路ｋを介して帰還される一
致信号をセットする第２セット回路ｓ２　と、制御クロ
ックｃ２と第２セット回路ｓ２　にセットされた信号レ
ベルに応じて第１セット回路ｓ１　でラッチされた一致
信号をリセットするリセット回路ｒとを備えている。そ
して、第１，第２セット回路ｓ１　，ｓ２　は、本例で
はいずれも１つのＭＯＳトランジスタと３つのインバー
タとからなり、また、リセット回路ｒは、本例では２つ
のＭＯＳトランジスタからなる。一方、信号選別回路ｋ
は、アンドゲートｐとオアゲートｕを介して各第１セッ
ト回路の出力Ｉ７　〜Ｉ０　を順次カスケード接続して
構成されている。

【０００７】また、エンコード回路ｆは、連想メモリａ
からの一致信号を２進数表現のアドレスコードに変換す
るもので、この例では連想メモリａのワード数が２３　
だから３ビットの出力Ｆ２　〜Ｆ０　が得られるように
なっている。

【０００８】次に、従来の上記構成の優先度決定回路ｅ
とエンコード回路ｆの動作について、図８に示すタイミ
ングチャートを参照して説明する。ここでは、一例とし
て、優先度決定回路ｅの上位側の３つの一致信号入力端
子にデータの一致を示すハイレベルの信号入力Ｍ７　〜
Ｍ５　が加わり、残りの一致信号入力端子にはデータの
不一致を示すローレベルの信号入力Ｍ４　〜Ｍ０　が加
わったものとする。

【０００９】各セット／リセット回路Ｊ７　〜Ｊ０　に
対してハイレベルの制御クロックｃ１　が与えられると
（時刻ｔ１　）、各信号入力Ｍ７　〜Ｍ０　のレベルが
第１セット回路ｓ１　にセットされる。これに伴い、最
上位のセット／リセット回路Ｊ７　の第１セット回路ｓ
１　からのハイレベルの信号出力Ｉ７により、信号選別
回路ｋの全てのアンドゲートｐが閉じられるので、最上
位の信号出力Ｏ７　のみがハイレベルとなり、それより
も下位側の信号出力Ｏ６　〜Ｏ０　は全てローレベルと
なる。そして、これらの信号出力Ｏ７　〜Ｏ０　がエン
コード回路ｆに入力されるので、符号Ｔａで示す期間で
は、エンコード回路ｆの出力Ａ２　〜Ａ０は“１１１”
となる。また、このとき、制御クロックｃ３　はハイレ
ベルであるから、各信号出力Ｏ７　〜Ｏ０　が第２セッ
ト回路ｓ２　にセットされる。

【００１０】次に、各セット／リセット回路Ｊ７　〜Ｊ
０　のリセット回路ｒにハイレベルの制御クロックｃ２
　が加わると（時刻ｔ２　）、最上位のセット／リセッ
ト回路Ｊ７　のリセット回路ｒが導通するため、第１セ
ット回路ｓ１　にセットされていたハイレベルの一致信
号がリセットされてローレベルとなる。これに対して、
最上位から２段目のセット／リセット回路Ｊ６　の第１
セット回路ｓ１　の出力Ｉ６　はハイレベルのままなの
で、この出力Ｉ６　によって、これよりも下位側の信号
選別回路ｋのアンドゲートｐが全て閉じられる。その結
果、最上位から２段目の信号出力Ｏ６　のみがハイレベ
ルとなる。続いて、各セット／リセット回路Ｊ７　〜Ｊ
０　の第２セット回路ｓ２　にハイレベルの制御クロッ
クｃ３　が加わると（時刻ｔ３　）、各信号出力Ｏ７　
〜Ｏ０　のレベルは変化することなく、この信号レベル
が各第２セット回路ｓ２　にセットされる。従って、符
号Ｔｂで示す期間では、エンコード回路ｆの出力Ａ２　
〜Ａ０　は“１１０”となる。

【００１１】以下同様に、制御クロックのｃ２　がハイ
レベル、ｃ３　がローレベルのときに、第２セット回路
ｓ２　にセットされている信号がハイレベルなら第１セ
ット回路ｓ１　がリセットされ、また、制御クロックの
ｃ２　がローレベル、ｃ３　がハイレベルのときに、信
号出力Ｏ７　〜Ｏ０　がそのまま第２セット回路ｓ２　
にセットされる。

【００１２】こうして、制御クロックｃ２　，ｃ３　が
レベル反転を繰り返すたびに、一致信号の優先度が高い
順（この例では上位側から下位側）に、連想メモリａの
一致信号が得られるワード位置に対応するアドレスコー
ドに変換されて出力される。即ち、Ｔｃの期間では、エ
ンコード回路ｆの出力Ａ２　〜Ａ０　は“１０１”とな
り、これに続くＴｄの期間の出力Ａ２　〜Ａ０　は“０
００”となる。

【００１３】

【発明が解決しようとする課題】従来の符号化回路は以
上のように構成されているので、優先度決定回路ｅの一
部を構成する信号選別回路ｋが、アンドゲートｐとオア
ゲートｕを介して各第１セット回路の出力Ｉ７　〜Ｉ０
　を順次カスケード接続して構成されている。従って、
優先度決定回路ｅの信号出力Ｏ７　〜Ｏ０　が適正値に
落ち着くまでに時間がかかるという問題点がある。即ち
、上記の例において、最上位のセット／リセット回路Ｊ
７　からハイレベルの信号出力Ｉ７　が出力される場合
、この信号出力Ｉ７　によってエンコード回路ｆの出力
Ａ２　〜Ａ０　が“１１１”となるまでの過程では、信
号選別回路ｋの各アンドゲートｐを上位側から下位側に
向けて各段毎に順次閉じていく必要があり、それだけ伝
播遅延が生じる。 特に、連想メモリａのワード数が多くなるほど、これに
比例してアンドゲートｐとオアゲートｕとを通過する段
数も多くなるので、アドレスコードへの変換に時間がか
かっていた。しかも、優先度決定回路ｅとエンコード回
路ｆとはそれぞれ別個に設けられているので、レイアウ
ト面積が大きくなり、集積化が自ずと制限される等の問
題点があった。

【００１４】この発明は上記のような問題点を解消する
ためになされたもので、連想メモリａからの一致信号が
得られた場合に、この一致信号を所定のアドレスコード
に変換するまでの時間を短縮でき、しかもレイアウト面
積が削減できる符号化回路を得ることを目的とする。

【００１５】

【課題を解決するための手段】この発明に係る符号化回
路は、アドレスエンコードすべき、連想メモリの格納デ
ータのビット数に対応した制御クロックの１回目により
制御される、上位半数の一致信号出力端子からの出力を
共通入力して通過させる共通のゲートと、該共通ゲート
からの一致信号の有無に応じて前記信号線に対するゲー
トを開閉する個別ゲートとを有するゲート回路要素によ
りアドレスエンコードすべきビットの最上位ビットの優
先度を決定し、最上位ビット以外の各ビットの優先度決
定を順次パーフェクトシャッフル接続により、１ビット
ローテートさせた信号を上記ゲート回路要素に帰還させ
ることにより行うようにしたものである。

【００１６】

【作用】この発明においては、連想メモリの格納データ
のビット数に対応した制御クロックの１回目により制御
されるゲート回路要素によりアドレスエンコードすべき
ビットの最上位ビットの優先度を決定し、最上位ビット
以外の各ビットの優先度決定を順次パーフェクトシャッ
フル接続による、１ビットローテートさせた信号を上記
ゲート回路要素に帰還させることにより行うようにした
ので、アドレスエンコードするビット数に対応する回数
だけ制御クロックを与えるだけで、一致信号の優先度の
決定とエンコードとが同時に行うことができる。

【００１７】

【実施例】図１は本発明の実施例による符号化回路の回
路構成を示す。なおこの実施例では、説明を簡略化する
ために、連想メモリａは８ワードの記憶容量を有するも
のとする。図において、この実施例の符号化回路では、
図外の連想メモリａのワード位置に対するアドレスから
出力される一致信号をセット／リセットするセット／リ
セット回路Ｊｉ（ｉ＝７〜０）と上記一致信号の通過を
許容／遮断するゲート回路要素ｈと上記ゲート回路要素
ｈの出力をラッチするラッチ回路Ａｉ（ｉ＝７〜０）と
上記セット／リセット回路Ｊｉ（ｉ＝７〜０）および上
記ラッチ回路Ａｉ（ｉ＝７〜０）の出力をラッチするラ
ッチ回路Ｂｉ（ｉ＝７〜０）と上記ゲート回路要素ｈの
アドレスエンコード出力を受けるラッチ回路Ｃｉ（ｉ＝
４〜０）とを備えている。

【００１８】上記セット／リセット回路Ｊｉ（ｉ＝７〜
０）は連想メモリａからの一致信号をセット／リセット
する回路で、連想メモリａのワード数（本例では８ワー
ド）に対応して８個設けられている。各セット／リセッ
ト回路Ｊ７　〜Ｊ０　は従来の優先度決定回路ｅのセッ
ト／リセット回路Ｊｉ（ｉ＝７〜０）の構成と基本的に
同じである。即ち図２に示すように、セット／リセット
回路Ｊｉ（ｉ＝７〜０）は、図外のタイミングコントロ
ーラから与えられる制御クロックｃ１　に応じて連想メ
モリａからの一致信号Ｍｉ（ｉ＝７〜０）をセットする
第１セット回路ｓ１　と、制御クロックｃ２と上記ラッ
チ回路Ｂにラッチされた信号レベルに応じて第１セット
回路ｓ１　にラッチされた一致信号をリセットするリセ
ット回路ｒとを備えている。そして、第１セット回路ｓ
１　は、１つのＭＯＳトランジスタと３つのインバータ
とからなり、またリセット回路ｒは、２つのＭＯＳトラ
ンジスタからなる。そして、上記セット／リセット回路
Ｊｉ（ｉ＝７〜０）は、３つのＭＯＳトランジスタと３
つのインバータとからなる。

【００１９】上記ゲート回路要素ｈは、連想メモリａに
格納されるデータのワード数（本例では８ワード）に対
応して８つの一致信号入力端子ｘｉ（ｉ＝７〜０）およ
び一致信号出力端子ｙｉ（ｉ＝７〜０）と、１つのエン
コード出力端子ｚとを有し、かつ、上位半数の一致信号
入力端子ｘ７　〜ｘ４　と上位半数の一致信号出力端子
ｙ７　〜ｙ４　とを個別に結ぶ信号線１７〜１４に対し
ては、前記上位半数の一致信号入力端子ｘ７　〜ｘ４　
からの出力を共通入力して通過させる共通ゲートｑ（本
例ではオアゲート）が設けられるとともに、下位半数の
一致信号入力端子ｘ３　〜ｘ０　と下位半数の一致信号
出力端子ｙ３　〜ｙ０　とを個別に結ぶ信号線１３〜１
０に対しては、共通ゲートｑからの信号の有無に応じて
信号線１３〜１０に対するゲートを開閉する個別ゲート
ｗ（本例ではアンドゲート）がそれぞれ設けられている
。そして、共通ゲートｑの出力はエンコード出力端子ｚ
に接続されるとともに、各アンドゲートｗの入力にそれ
ぞれ接続されている。

【００２０】また上記ラッチ回路Ａｉ（ｉ＝７〜０）は
上記ゲート回路要素ｈの一致信号出力端子数（本例では
８個）に対応して８個設けられている。各ラッチ回路Ａ
７　〜Ａ０　は図３に示すように、図外のタイミングコ
ントローラから与えられる制御クロックφ１に応じて前
記ゲート回路要素ｈの一致信号出力ｙｉ（ｉ＝７〜０）
をそれぞれラッチする。そして、上記ラッチ回路Ａｉ（
ｉ＝７〜０）は、２つのＭＯＳトランジスタと２つのイ
ンバータとからなる。

【００２１】また上記ラッチ回路Ｂｉ（ｉ＝７〜０）は
上記ラッチ回路Ａｉ（ｉ＝７〜０）の数（本例では８個
）に対応して８個設けられている。各ラッチ回路Ｂ７　
〜Ｂ０　は図４に示すように、図外のタイミングコント
ローラから与えられる制御クロックφ２　に応じて各ラ
ッチ回路Ａ７　〜Ａ０　への信号出力をそれぞれラッチ
するとともに、図外のタイミングコントローラから与え
られる制御クロックφ３　に応じて各セット／リセット
回路Ｊ７　〜Ｊ０　信号出力を入力としてそれぞれラッ
チする。そして、上記ラッチ回路Ｂｉ（ｉ＝７〜０）は
、３つのＭＯＳトランジスタと２つのインバータとから
なる。

【００２２】また上記ラッチ回路Ｃｉ（ｉ＝４〜０）は
連想メモリａからの一致信号を所定のアドレスコード（
本例では２進数）に変換した場合のビット数（本例では
連想メモリａは８ワード＝２３　あるから２進数表現に
エンコードすると３ビット）の２倍より１少ない数、５
個設けられている。各ラッチ回路Ｃ４　〜Ｃ０　は継続
接続されており、ラッチ回路Ｃ４　，Ｃ２　，Ｃ０　は
、図外のタイミングコントローラから与えられる制御ク
ロックφ１　に応じてエンコード出力ｚ，前段各ラッチ
回路Ｃ３　，Ｃ１　の信号出力を、ラッチ回路Ｃ３　，
Ｃ１　は、図外のタイミングコントローラから与えられ
る制御クロックφ２　に応じて前段各ラッチ回路Ｃ２　
，Ｃ０　の信号出力をそれぞれラッチする。ラッチ回路
Ｃ０　は前記ゲート回路要素のエンコード出力ｚをラッ
チする。そしてラッチ回路Ｃｉ（ｉ＝４〜０）は、図３
に示すラッチ回路Ａｉ（ｉ＝７〜０）と全く同じ構成で
２つのＭＯＳトランジスタと２つのインバータとからな
る。

【００２３】さらに、ラッチ回路Ａｉ（ｉ＝７〜０）の
出力ａｉ（ｉ＝７〜０）とラッチ回路Ｂの入力ｄｉ（ｉ
＝７〜０）とは互いにパーフェクトシャッフルの関係で
接続されている。このパーフェクトシャッフル接続は入
出力ノードの番号を２進数表現で表した時、例えば（１
１０）番目のノードに（１０１）番目のノードを、（１
０１）番目のノードに（０１１）番目のノードを、（０
１１）番目のノードに（１１０）番目のノードを、とい
うように入力ノードの番号にその１ビットローテートし
た番号をもつ出力ノードを接続する接続法である。従っ
て、ａ７　はｄ７　に、ａ６　はｄ５　に、ａ５　はｄ
３　に、ａ４　はｄ１　に、ａ３はｄ６　に、ａ２　は
ｄ４　に、ａ１　はｄ２　に、ａ０　はｄ０　にそれぞ
れ接続される。

【００２４】次に、図１，図２，図３，図４に示した本
発明に係る符号化回路の動作を図５に従って説明する。 まず制御クロックｃ１　が“Ｈ”になると（時刻ｔ１　
）連想メモリａから一致信号Ｍｉ（ｉ＝７〜０）がセッ
ト／リセット回路Ｊｉ（ｉ＝７〜０）にセットされる。 次に、制御クロックφ３　が“Ｈ”になるとセット／リ
セット回路Ｊｉ（ｉ＝７〜０）の出力Ｊｉ（ｉ＝７〜０
）がラッチ回路Ｂ７　〜Ｂ０　にラッチされるとともに
、そのラッチしたデータをゲート回路要素ｈの一致信号
入力端子ｘｉ（ｉ＝７〜０）に与える。

【００２５】上位半数の一致信号入力ｘ７　〜ｘ４　は
そのデコードのアドレスの最上位ビット（本例ではＦ２
　）が“１”であり、下位半数の一致信号入力ｘ３　〜
ｘ０　は“０”となる。ｘ７　〜ｘ４　はｘ３　〜ｘ０
　よりも優先度が高いのでｘ７　〜ｘ４　の中に一つで
も“Ｈ”があればｘ３　〜ｘ０　の状態いかんに関わら
ず、優先度決定後のデコードアドレスの最上位ビット（
Ｆ２　）は“Ｈ”になる。そこでｘ７　〜ｘ４　の中に
一つでも“Ｈ”があればエンコード出力端子ｚを“Ｈ”
にして、さらに優先度の低いｘ３　〜ｘ０　の下位半数
の一致信号出力端子ｙ３　〜ｙ０　への一致情報の通過
を遮断する。またｘ７　〜ｘ４　の中に一つも“Ｈ”が
なければｘ３〜ｘ０　の中に優先度の最も高い一致情報
があるので、優先度決定後のデコードアドレスの最上位
ビット（Ｆ２　）は“Ｌ”になる。そこでｘ７　〜ｘ４
　の中に一つも“Ｈ”がなければエンコード出力端子ｚ
を“Ｌ”にして、さらに優先度の低いｘ３　〜ｘ０　の
下位半数の一致信号出力端子ｙ３　〜ｙ０　への一致情
報の通過を許容する。従って、ゲート回路要素ｈの一致
信号出力ｙｉ（ｉ＝７〜０）は、その一致信号入力ｘｉ
（ｉ＝７〜０）を優先度決定後のデコードアドレスＦ２
　に関してのみ優先度を決定した結果である。そして、
そのデコードアドレスＦ２　をエンコード出力端子ｚに
出力する。

【００２６】次に、制御クロックφ１　が“Ｈ”になる
（時刻ｔ６）とゲート回路要素ｈの一致信号出力ｙｉ（
ｉ＝７〜０）がラッチ回路Ａｉ（ｉ＝７〜０）にラッチ
される。次に、φ２　が“Ｈ”になると（時刻ｔ７　）
ラッチ回路Ｂｉ（ｉ＝７〜０）はノードｄｉ（ｉ＝７〜
０）を通じてラッチ回路Ａｉ（ｉ＝７〜０）の出力ａｉ
（ｉ＝７〜０）を取り込むとともに、そのラッチしたデ
ータをゲート回路要素ｈの一致信号入力端子ｘｉ（ｉ＝
７〜０）に与える。

【００２７】上位半数の一致信号入力端子ｘ７　〜ｘ４
　はノードａからノードｄへのパーフェクトシャッフル
接続のために、そのデコードアドレスの最上位から２番
目のビット（本実施例ではＦ１　）が“１”であり、下
位半数の一致信号入力ｘ３　〜ｘ０　は“０”となる。 従ってゲート回路要素ｈの一致信号出力端子ｙｉ（ｉ＝
７〜０）は、その一致信号入力端子ｘｉ（ｉ＝７〜０）
を優先度決定後のデコードアドレスＦ１　に関してのみ
優先度を決定した結果である。このとき既にデコードア
ドレスＦ２　に関して既に優先度が決定されているので
デコードアドレスＦ１　に関してのみ優先度を決定して
も問題はない。 そして、そのデコードアドレスＦ１　をエンコード出力
端子ｚに出力する。

【００２８】こうして、以下同様な動作を順次繰り返す
ことによって、順次優先度決定後のデコードアドレスが
順次出力される。このデコードアドレスはラッチ回路Ｃ
ｉ（ｉ＝４〜０）に順次取り込まれ、最終的に各ラッチ
回路Ｃ０　〜Ｃ４　より優先度決定後のデコードアドレ
スが得られる。

【００２９】このように本実施例では、連想メモリａの
格納データのビット数に対応した制御クロックの１回目
により制御されるゲート回路要素ｈによりアドレスエン
コードすべきビットの最上位ビットの優先度を決定し、
最上位ビット以外の各ビットの優先度決定を順次パーフ
ェクトシャッフル接続による、１ビットローテートさせ
た信号を上記ゲート回路要素ｈに帰還させることにより
行うようにしたので、アドレスエンコードするビット数
に対応する回数だけ制御クロックを与えるだけで、一致
信号の優先度の決定とエンコードとが同時に行うことが
できる。従って、一致信号を所定のアドレスコードに変
換するまでの時間を従来よりも短縮でき、しかもレイア
ウト面積も削減できる。

【００３０】

【発明の効果】以上のように、この発明に係る符号化回
路によれば、アドレスエンコードすべき連想メモリの格
納データのビット数に対応した制御クロックの１回目に
より制御される、上位半数の一致信号出力端子からの出
力を共通入力して通過させる共通のゲートと、該共通ゲ
ートからの一致信号の有無に応じて前記信号線に対する
ゲートを開閉する個別ゲートとを有するゲート回路要素
によりアドレスエンコードすべきビットの最上位ビット
の優先度を決定し、最上位ビット以外の各ビットの優先
度決定を順次パーフェクトシャッフル接続により、１ビ
ットローテートさせた信号を上記ゲート回路要素に帰還
させることにより行うように構成したので、アドレスエ
ンコードするビット数に対応する回数だけ制御クロック
を与えるだけで、一致信号の優先度の決定とエンコード
とが同時に行える。従って、一致信号を所定のアドレス
コードに変換するまでの時間を従来よりも短縮でき、し
かもレイアウト面積も削減可能となるという優れた効果
が発揮される。

【図面の簡単な説明】

【図１】この発明の実施例による符号化回路の回路構成
を示す回路構成図である。

【図２】この発明の実施例による符号化回路におけるセ
ット／リセット回路の回路構成を示す回路構成図である
。

【図３】この発明の実施例による符号化回路におけるラ
ッチ回路Ａおよびラッチ回路Ｃの回路構成を示す回路構
成図である。

【図４】この発明の実施例による符号化回路におけるラ
ッチ回路Ｂの回路構成を示す回路構成図である。

【図５】この発明の実施例による符号化回路の動作を表
すタイミング図である。

【図６】従来例による連想メモリに対する周辺回路のブ
ロック構成を示すブロック構成図である。

【図７】従来例による符号化回路における優先度決定回
路とエンコード回路の回路構成を示す回路構成図である
。

【図８】従来例による連想メモリに対する周辺回路の回
路動作を示すタイミング図である。

【符号の説明】

Ｆ０　〜Ｆ２　　　デコードアドレス Ｊ０　〜Ｊ７　　　セット／リセット回路Ｍ０　〜Ｍ７
　　　一致信号 ａ０　〜ａ７　　　ノード ｂ０　〜ｂ７　　　ノード ｄ０　〜ｄ７　　　ノード ｊ０　〜ｊ７　　　ノード ｘ０　〜ｘ７　　　一致信号入力端子 ｙ０　〜ｙ７　　　一致信号出力端子 ｃ０　〜ｃ７　　　制御クロック φ１　〜φ３　　　制御クロック ｚ　　　　エンコード出力端子 ｈ　　　　ゲート回路要素 ｑ　　　　オアゲート ｗ　　　　アンドゲート Ａ，Ｂ，Ｃ　　ラッチ回路 １０〜１７　　信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　連想メモリの格納データと外部から与
   えられた検索データとの一致に応じて、その一致したデ
   ータが格納されているワード位置に対応するアドレスか
   ら出力される一致信号を所定の優先度にしたがって順次
   選択出力し、この選択出力された一致信号をアドレスコ
   ードに変換する符号化回路において、上記連想メモリか
   らの一致信号の通過を許容／遮断するゲート回路要素と
   、上記連想メモリと上記ゲート回路要素との間に設けら
   れた上記連想メモリからの一致信号をセット／リセット
   する第１の手段と、上記ゲート回路要素の出力を受ける
   信号入力端子と該信号入力端子と同数の信号出力端子を
   有し、その入力端子と出力端子は互いにパーフェクトシ
   ャッフルで接続され、制御クロックに応じて上記ゲート
   回路要素の出力を遅延伝播する第２の手段と、上記制御
   クロックに応じて上記ゲート回路要素の出力を保持する
   第３の手段とを備え、上記ゲート回路要素は、上記連想
   メモリに格納されるデータのワード数に対応する数の一
   致信号入力端子および一致信号出力端子と、１信号中の
   優先度の高い上位半数の一致信号入力端子と上位半数の
   一致信号出力端子とを個別に結ぶ信号線に対しては、上
   記上位半数の一致信号出力端子からの出力を共通入力し
   て通過させる共通ゲートと、該共通ゲートから出力され
   る優先度の最も高い一致信号を連想メモリのアドレスと
   して出力するエンコード出力端子と、１信号中の優先度
   の低い下位半数の一致信号入力端子と下位半数の一致信
   号出力端子とを個別に結ぶ信号線に対しては、上記共通
   ゲートからの一致信号の有無に応じて上記信号線に対す
   るゲートを開閉する複数の個別ゲートとを備えたことを
   特徴とする符号化回路。