JPS6234182B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はプログラマブル・ロジツク・アレイ
（PLA）を用いた回路の改良された使用方法に関
する。特に、本発明はユーザのオプシヨンにより
多くの論理機能を実行するように設計された回路
に関する。 良く知られているように、複雑な論理機能は、
特にアンド及びオアの論理動作を含む簡単な基本
的機能の組み合せから生じる。LSI技術の分野で
なされた進歩により、製造者はアンド及びオア論
理機能を実行できる素子のマトリツクスで本質的
に構成されたいわゆるPLAの新しいタイプの回
路を開発して市場に出すことが可能となつた。こ
の最も簡単な形は、この回路が“アンド・マトリ
ツクス”と呼ばれるアンド回路のマトリツクスと
“オア・マトリツクス”と呼ばれるオア回路のマ
トリツクスで構成される。処理されるデータは通
常アンド・マトリツクスに入力される。このアン
ド・マトリツクスで、入力データ及びそれらの補
数を含むアンド・タイプの論理の組み合せが行な
われる。このマトリツクスにより提供される項
は、それからオア・マトリツクスに送られる。こ
のオア・マトリツクスで、これらの項はオア・タ
イプの論理動作を受ける。ある適用に対しては、
オア・マトリツクスの出力で所望の結果が得られ
るが、他の適用では循環動作を実行する必要があ
る。言い換えれば、オア・マトリツクスの出力で
得たデータはアンド・マトリツクスの入力にフイ
ード・バツクされなければならない。それから、
得られた結果を使用することになる続くプロセス
のあるステツプの間にそのステツプが完了すると
所望の結果が得られる。これらの機能のために、
バツフア・レジスタ（出力レジスタ）がオア・マ
トリツクスの出力に提供され、このレジスタの出
力はアンド・マトリツクスの入力に接続されてい
る。これらの論理アレイは“プログラマブル”と
言われるが、これはこれらの論理アレイがプログ
ラマのオプシヨンによつて幾つかの機能がダイナ
ミツクに実行できることを意味するのではない。
機能を変えるためには、少なくともマトリツクス
のうち１つが変えられなければならない。 本発明は、予め決められた幾つかの機能を実行
できるPLAを使用する手段を提供することによ
り上記の不利な点を克服している。 本発明の前記の及び他の目的、特徴及び利点
は、添付図面に示されている本発明の好実施例の
以下のさらに特定した説明から明らかになる。 PLAが何であるかを理解するためには、特に
マクグロウヒル出版のTexas Instruments
Electronics SeriesのWilliam N.Carr及びJack
P.Mize著、“MOS／LSIand Applications”の本
を参照されたい。上記本の第８章に幾つかの
PLAが述べられている。特にそこの第８―４図
は、各々アンドとオアの回路で構成される２つの
マトリツクスとバツフア・レジスタを含むフイー
ドバツク・ループより成るPLAの基本的な構成
成分を示す。典型的な適用のさらに詳細な記述
は、また上記本の第８章に提供されている。 さて第１図には、循環タイプのPLA入力の基
本的構成成分が示されている。これらは、Ｅで入
力論理信号とラツチＬ１及びＬ２を含む入力レジ
スタに印加されるそれらの補数を受取るAMと示
されたアンド・マトリツクスを含む。マトリツク
スAMからの出力はOMと示されたオア・マトリ
ツクスへ送られる。所望の結果を表わすデジタ
ル・データが、ラツチＱ０，Ｑ１，Ｑ２を含む出
力レジスタからOMの出力より得られ、そして並
列な入力及び出力が提供される。このレジスタ
は、フイードバツク・ループを通つてマトリツク
スAMへフイードバツクされるデータをストアす
るために全部か又は部分的に用いられる。クロツ
ク信号（CK）及び場合によつてはリセツト信号
（Ｒ）もまた、実行される動作を制御するために
提供される。 第１図のダイヤグラムにより、所定のステツプ
が実行された時にストアされた出力レジスタの内
容が次の続くステツプの間に用いられる間に、一
連の動作手段により所定の論理機能を実行するよ
うにされた装置を認識することは可能である。 特に、“INC”及び“DEC”が各々カウンタを
増加及び減少する指令を示す第２図のダイヤグラ
ムによりアツプ及びダウンのカウンタ動作を認識
することが望ましい。 以下は対応する真理表である。

【表】 略語“St”及び“Rst”は各々関係しているラ
ツチ（Ｑ０，Ｑ１又はＱ２）をセツト及びリセツ
トする指令を示す。 実行される論理機能は以下の表１に要約されて
いる。

【表】 例として取り上げた“アツプ及びダウンのカウ
ンタ”機能を実行する通常のPLAは、上記表を
リード・オンリ・メモリ（ROM）に転写するこ
とにより通常は得られる。表の左側部分はマトリ
ツクスAMをパーソナル化するのに役立ち表の右
側部分はマトリツクスOMをパーソナル化するの
に役立つ。最初に表１の位置(1)と(3)の論理等式は
St、Ｑ２と示された同じ機能を決めることに注意
すべきだ。言い換えれば、 Ｌ１．２．０．１．２＋Ｌ１．２．
０．Ｑ１．２＝StQ２従つて、ライン(1)及び
(3)は次のように示される単一のラインに置き換え
られる。 Ｌ１．２．０．２＝StQ２同様に、ライ
ン(6)及び(8)は次のようになる。 １．Ｌ２．０．２＝RstQ２上記表を簡
単にすると次のようになる。

【表】 通常のPLAを用いてこれらの機能を実行する
ためには、表２で決められた位置で“結合”（第
１図のマトリツクスでは点線で表わされている）
を確立することによりROMをパーソナル化する
ことになる。セツト及びリセツトの指令は各々ラ
ツチＱ０，Ｑ１及びＱ２のＪ及びＫ入力に印加さ
れる。 一旦ROMがパーソナル化されると、PLAの機
能は“凍結”される。通常、機能はメモリを変え
ることによりのみ変えられる。 しかしながら、ある適用例では、ユーザのオプ
シヨンにより幾つかの機能を実行するために同じ
ハードウエアを用いることが望ましい。 この目的は、第３図に概略的に示されているよ
うな配列手段による、本発明によつて達成され
る。このPLAでは、１及び２と印されたランダ
ム・アクセス・メモリがROMに取つて代つた。
この論理アレイは、さらにバツフア・レジスタ３
レジスタ３を通るデータの転送を制御する４と印
された比較手段（コンパレータ）、及び順次に且
つ循環的にメモリをアドレスしそしてレジスタ３
をリセツトするために用いられる５と印された回
路を含む。メモリ１及び２は、通常の技術により
認識される同等のPLAのROMと同じ大きさであ
る。ローデイングは対応するパーソナル化された
メモリAM及びOMに“連結される”位置には
“１”ビツトを“連結されない”位置には“０”
ビツトをストアすることにより実行される。これ
らの書き込み動作は全て、所定の機能のために論
理アレイをパーソナル化する必要のためである。
この例（前記のアツプ及びダウンのカウンタに関
連して）では、メモリの内容は以下のように示さ
れる。

【表】 アドレス回路５は、本質的には、クロツク信号
CKが提供される場合に比べて８倍の速度で２つ
のRAMのラインを順次に且つ同時にアドレスす
るモジユール８カウンタで構成される。ゼロのカ
ウントでは、カウンタはメモリのライン(1)をアド
レスする。１のカウントでは、カウンタはライン
(2)をアドレスし、５のカウントまで同様にアドレ
スする。６のカウントでは、カウンタにより第１
図のPLAでクロツク信号CKが行なつたように入
力及び出力のレジスタは再ロードされる。７のカ
ウントでは、カウンタはバツフア・レジスタ３を
リセツトする。 アドレス回路５の実施例は第４図に示されてい
る。この実施例は３ビツト・カウンタCP、２つ
の論理回路アンド１及びナンド２、インバータＩ
を含む。回路ナンド２は後で述べられるレジスタ
３をリセツトする論理データを提供する。アンド
１からの出力はクロツク信号CKを提供する。カ
ウンタCPはCKよりも８倍速く発生した信号CK
１により増分される。 コンパレータ４は、入力レジスタ及び出力レジ
スタから所定論理情報を受け取るとともに、メモ
リ１に記憶された各積項の論理情報を受け取つ
て、それらを比較し、所定論理情報と一致する積
項を見つけ出し、この積項が見つけ出されたこと
を出力Ｍによつてレジスタ３に知らせる。 メモリ１によりコンパレータ４の入力の１つに
印加されるビツトを“Ri”とし、コンパレータ
４の他の入力に印加されるビツトを“Ii”とす
る。比較によつて次の時にＭ＝１の結果が提供さ
れる。 （Ri Ii＋）＝１ (1) ところで Ri Ii＋ ＝Ri Ii＋（Ii＋） ＝Ri Ii＋ Ii＋ ＝Ri Ii＋ Ii＋ Ii＋ ＋ ＝（Ri＋）Ii＋（Ii＋） ＝Ii＋ ＝．Ri よつて関係式(1)は次のように書ける。 （＋Ii）＝１ (2) (1)及び(2)の式は、メモリ１に記憶された積項の
論理情報Riと所定論理情報Iiとが一致する場合を
論理式で表わしたものである。即ち、所定のｉで
１にそして所定のｉ以外で０になつているIiと一
致するRiは、やはり、所定のｉでは１にそして
所定のｉ以外では０になつていなければならない
が、このようなRiは、所定のｉのときにRiIiの方
が１（の方は０）となり、所定のｉ以外のと
きにの方が１（RiIiの方は０）となつて(1)の式
を満足するものである。また、そのようなRi
は、所定のｉのときにIiの方が１（の方は０と
なり、所定のｉ以外のときにRiの方が１（Iiの方
は０）となつて(2)式をも満足するものである。 第５図の回路は、この機能を実行する。真数と
補数の出力がラツチＬ１，Ｌ２，Ｑ０，Ｑ１，Ｑ
２で用いられるので、機能はこれらの出力を反
転する簡単な手段により実行される。機能．Ri
を実行するために１乃至１０と示された論理
回路が、またナンド機能を実行するために論理ア
ンド機能を実行するAllと示された回路と共に提
供された。出力がＭ＝１の時はいつでも、レジス
タ３の内容は更新される。この内容は、メモリ１
の全ワード位置が回路５によつてスキヤンされて
からのみ、出力レジスタＱ０，Ｑ１，Ｑ２へ転送
される。 レジスタ３の実施例が第６図に示されている。
この装置は本質的に論理ナンド機構を実行する回
路から構成されている。これらの回路のいくつか
は、１２乃至１７と示されているが、Ｍによ
り開かれるゲートとして働く。他の回路は、１
２乃至１７の回路からの出力でロードされる双
安定ラツチＢ１乃至Ｂ６を形成するためにペアに
接続されていて、前記の２からの出力によ
りリセツトされる。 メモリ１及び２は同じアドレス発生器により同
時にアドレスされる。従つて、これらのメモリは
単一の素子に結合できる。 上記実施例は、ハードウエアを何ら変える必要
もなく他の適用に用いることができる。メモリの
内容のみが変えられる必要がある。 例えば、所望の機能が３つのビツト位置Ｑ０，
Ｑ１，Ｑ２を含む“シフト・レジスタ”であると
仮定する。それで入力Ｉ２は、データをレジスタ
にロードするために用いられ、入力Ｉ１は、デー
タを右へシフトさせるために（第７図参照）用い
られる。Ｉ１が低い場合は、新しいデータはＱ０
にロードされ、Ｑ０の内容はＱ１へ送られ、Ｑ１
の内容はＱ２へ送られる。Ｉ１が高い場合は、レ
ジスタの内容は変化されないままである。 第８図は、所望の“シフト・レジスタ”機能を
実行することができる通常のPLAを示す。この
図のダイヤグラムと第１図のダイヤグラムとを比
較すると、アツプ及びダウンのカウンタをシフ
ト・レジスタに変えるためには、マトリツクス
AM及びOM、すなわち装置の重要な部分を変え
る必要があることは明らかに示される。 しかしながら、本発明によると、機能のこの変
化は単にメモリ１及び２の内容を変える必要があ
るだけである。所望の“シフト・レジスタ”機能
のためには、メモリは次の表に従つてロードされ
る。

【表】 【図面の簡単な説明】

第１図は、先行技術による装置の概略的なダイ
ヤグラムである。第２図は、第１図の装置の動作
を示す概略的なダイヤグラムである。第３図は、
本発明を示す概略的なダイヤグラムである。第４
乃至第６図は、本発明の回路の詳細を示す。第７
及び第８図は、本発明の適用対象である通常の
PLAを示す。 １，２……ランダム・アクセス・メモリ、３…
…バツフア・レジスタ、４……コンパレータ、５
……アドレス回路。

Claims (1)

【特許請求の範囲】
1. １ 入力端子及び出力端子と、上記入力端子に接
   続された入力レジスタと、上記出力端子に接続さ
   れた出力レジスタと、第１及び第２のランダム・
   アクセス・メモリと、上記メモリを順次に且つ循
   環的に読み出すためのアドレス手段と、一方の入
   力が上記第１のランダム・アクセス・メモリの出
   力に接続され他方の入力が上記の入力及び出力レ
   ジスタの出力に接続された比較手段であつて、上
   記第１のランダム・アクセス・メモリの出力情報
   と上記の入力及び出力レジスタの出力情報とを比
   較して一致するときに信号を出力するものと、入
   力が上記第２のランダム・アクセス・メモリの出
   力に接続され出力が上記出力レジスタの入力に接
   続されたバツフア・レジスタであつて、上記比較
   手段の出力する信号に応答して内容を上記出力レ
   ジスタに転送するものと、を含むプログラマブ
   ル・ロジツク・アレイ。