CN109478255A - 用于超导电路和可扩展计算中使用的超导装置的系统和方法 - Google Patents
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Abstract
本发明提供了可用于操作具有更多数目的逻辑装置(例如，量子位)的可扩展处理器的方法，所述方法有利地利用QFP例如来实现移位寄存器、复用器(即，MUX)、解复用器(即，DEMUX)和永磁体存储器(即，PMM)等，和/或采用XY或XYZ寻址方案，和/或采用跨越装置阵列以“编织”图案延伸的控制线。所描述的这些方法中的很多特别适合实现相对于此类处理器的输入和/或输出。提供了超导量子处理器，所述超导量子处理器包括超导数模转换器(DAC)。所述DAC可以使用动态电感来经由薄膜超导材料和/或约瑟夫逊结系列来存储能量，并且可以使用单回路或多回路设计。公开了能量存储元件的特定结构，包括曲折结构。公开了DAC之间和/或与目标装置的流电连接件，以及电感连接件。
Description
技术领域
本公开一般涉及超导装置诸如超导电路和可扩展计算例如量子计算中使用的那些，并且具体地涉及量子处理器中的超导数模转换器(DAC)的设计，以及逻辑元件诸如量子处理器的量子位的编程或读出。
背景技术
量子位
量子位可用作量子计算机的基本信息单元。量子位可以指存储信息的实际物理装置，并且它还可以指从其物理装置抽象出的信息单元本身。量子位的示例包括量子粒子、原子、电子、光子、离子等。
量子位概括了经典数字位的概念。量子位包含两个离散的物理状态，其也可标记为“0”和“1”。这两个离散状态在物理上是由量子信息存储装置的两个不同且可区别的物理状态来表示，如磁场、电流或者电压的方向和幅度，其中对位状态进行编码的量值按照量子物理学的定律来表现。如果存储这些状态的物理量值以量子力学方式来表现，则该装置可以额外地被置于0和1的叠加之中。即，该量子位能够同时以“0”和“1”状态存在，并且因此能够同时在这两个状态上进行计算。一般来讲，N个量子位可以处于2N个状态的叠加之中。
在标准符号中，将量子位的基本状态称为|0>状态和|1>状态。在量子计算期间，量子位的状态总体上是基础状态的叠加，这样量子位具有占据|0>基础状态的非零概率以及占据|1>基础状态的同时的非零概率。数学上，基础状态的叠加意味着量子位的整体状态(表示为|Ψ>)具有|Ψ>＝a|0>+b|1>的形式，其中a和b分别是对应于概率|a|2和|b|2的系数。系数a和b各自具有实部和虚部，所述实部和虚部允许量子位的相位被表征出。量子位的量子性质在很大程度上是从其在基础状态的相干叠加中存在并且使该量子位的状态具有相位的能力中得出的。当量子位与脱散源充分地隔离时，该量子位将保持这种作为基础状态的相干叠加而存在的能力。
为了使用量子位来完成计算，对量子位的状态进行测量(即，读出)。通常，当进行量子位的测量时，该量子位的量子性质暂时丢失，并且基础状态的叠加瓦解为|0>基础状态或|1>基础状态，并因此重新获得它与常规位的相似性。量子位在瓦解以后的实际状态取决于刚好在该读出操作之前的概率|a|2和|b|2。
超导量子位
正在考虑多种不同的硬件和软件方法用于量子计算机。一种硬件方法使用由超导材料诸如铝或铌形成的集成电路。
超导量子位是可以包括在超导集成电路中的一种超导装置。例如，典型的超导量子位具有可扩展性的优点并且一般根据用于编码信息的物理特性进行分类，包括例如电荷和相位装置、相位或通量装置、混合装置等。电荷装置在该装置的电荷状态中存储和操作信息，其中基本电荷由称为库珀对的电子对构成。库珀对具有2e的电荷并且由两个电子构成，所述两个电子通过例如声子相互作用结合在一起。通量装置在与通过该装置的某个部分的磁通量相关的变量内存储信息。相位装置在与该相位装置的两个区域之间的超导相位差相关的变量内存储信息。近来已经开发了使用电荷、通量和相位自由度中的两种或更多种的混合装置。
通量量子位的示例包括：rf-SQUID，其包括由一个约瑟夫逊结(Josephsonjunction)或复合约瑟夫逊结(其中单个约瑟夫逊结被两个并联的约瑟夫逊结替代)中的超导回路；或持续电流量子位，其包括由三个约瑟夫逊结中断的超导回路；等等。量子位的示例包括混合电荷相位量子位。
量子位可以与对应的局部偏置装置相关联。局部偏置装置可以包括接近超导量子位的金属回路，所述超导量子位提供到量子位的外部通量偏置。局部偏置装置也可以包括多个约瑟夫逊结。量子处理器中的每个超导量子位都可以具有对应的局部偏置装置，或者可以存在比量子位更少的局部偏置装置。在一些情况下，可以使用基于电荷的读出装置和局部偏置装置。常规的一个或多个读出装置包括dc-SQUID磁力仪，dc-SQUID磁力仪电感地连接到拓扑结构内的相应的量子位。读出装置可以提供电压或电流。dc-SQUID磁力仪通常由超导材料回路形成，超导材料回路由至少一个约瑟夫逊结中断。
量子处理器
计算机处理器可以采取模拟处理器的形式，例如量子处理器如超导量子处理器。超导量子处理器可以包括多个量子位以及相关联的局部偏置装置，例如两个或更多个超导量子位。示例性量子处理器的进一步细节和实施方案在以下进行描述：美国专利公布No.2006-0225165；美国专利申请序列号12/013,192；以及美国临时专利申请序列号60/986,554，2007年11月8日提交，名称为“Systems,Devices and Methods for AnalogProcessing”。
超导量子处理器可以包括多个耦接装置，该多个耦接装置可操作为选择性地耦接相应的量子位对。超导耦联装置的示例包括rf-SQUID和dc-SQUID，它们将量子位通过通量耦接在一起。SQUID包括由一个约瑟夫逊结中断的超导回路(rf-SQUID)或由两个约瑟夫逊结中断的超导回路(dc-SQUID)。耦接装置可能能够铁磁性地和反铁磁性地耦接，这取决于如何在互连拓扑结构内利用该耦接装置。在通量耦接的情况下，铁磁性耦接意味着并联通量在能量上是有利的，而反铁磁性耦接意味着反并联通量在能量上是有利的。另选地，也可以使用基于电荷的耦接装置。其他耦接装置可例如在美国专利公布No.2006-0147154和美国专利申请序列号12/017,995中找到。耦接装置的相应的耦接强度可以在例如零和最大值之间调谐，以在量子位之间提供铁磁性的或反铁磁性的耦接。
无论所实现的具体硬件如何，管理单个量子位可能需要控制多个参数。常规地，这个需求使得与各个量子位的外部通信(即，来自处理器架构外部的通信)成为必要。然而，由于整体处理功率随该系统中的量子位的数目的增加而增加，因此超出常规超级计算机的能力的高容量处理器必须管理大量的量子位，并且由此在各个量子位上使用对于多个参数的外部控制的常规方法要求复杂的系统进行对量子位参数的编程。
因此，量子处理器的可扩展性受到量子位参数控制系统的复杂性的限制，并且在本领域中仍然需要实现可扩展的量子位参数控制系统的装置。
数模转换器(DAC)
量子处理器提供用于执行具有量子效应的计算的多个可编程装置。可编程装置包括量子位、耦接器(其将量子位以编程方式耦接)及其部件。可编程装置经由施加的信号进行编程以影响其操作，例如，可以将偏置信号施加到通量量子位以影响其在计算期间的通量。
此类信号在施加到可编程装置之前，通常需要转换和/或存储。例如，经典计算机可以为量子处理器生成数字信号，并且这些数字信号可以经由一个或多个数模转换器(DAC)转换成模拟形式。可将转换的模拟信号施加到可编程装置。又如，量子处理器可以在计算之前或期间一次接收信号(其可以是数字的或模拟的)，并且经由DAC存储该信号，直到该信号稍后被施加到可编程装置。DAC具有许多应用程序，并且可以用于这些目的中的一个或多个(即，转换和/或存储器)和/或用于其他目的。用于这些和其他目的的DAC的应用程序的示例在例如美国专利No.7,876,248和8,098,179中更详细地描述。
超导量子处理器通常包括用于这些和其他功能的多个DAC。此类DAC包括存储通量的超导DAC(有时称为Φ-DAC)，其通常包括存储电感器(例如，超导磁线圈)和可编程耦接元件。Φ-DAC利用电路(例如，存储电感器)的通量变化率来将能量存储在它们的磁场中，从而生成有效电感(有时称为磁电感)。
Φ-DAC设计会给处理器的设计带来各种成本。例如，可以为典型设计存储足够通量的磁存储电感器通常相对较大(并且可能需要使用当前技术的若干制造层)，这可能限制处理器上的其他部件可用的空间。此外，由Φ-DAC生成的磁场可能是强大的并且需要显著的屏蔽。即使在被屏蔽的时候，Φ-DAC也可能导致与处理器上其他通量敏感装置的串扰。此外，至少一些Φ-DAC设计对制造可变性特别敏感。Φ-DAC设计的示例在以下文件中更详细地描述，例如：Johnson等人，“A scalable control system for a superconductingadiabatic quantum optimization processor”，arXiv:0907.3757；以及Bunyk等人，“Architectural considerations in the design of a superconducting quantumannealing processor”，arXiv:1401.5504。
因此，一般需要用于提供改善了至少一些这些缺陷的超导DAC的系统和方法。
量子通量参量
量子通量参量(QFP)是在某些方面类似于复合rf-SQUID的超导约瑟夫逊结装置。可以使用QFP装置生成特定的势能曲线。该势能曲线可以类似于“W”，其中中心峰或“垒”的高度可调，中心垒两侧的两个阱的独立深度也是如此。尽管“量子”一词出现在QFP装置的名称中，但该装置通常以经典方式操作。简而言之，通常认为快速升高中心垒的高度会极大地破坏系统的能量配置。因此，阻尼电阻器传统上并入QFP电路，以帮助耗散能量并使系统回到稳定的能量配置。这些阻尼电阻器以热量的形式耗散多余的能量，这一过程会对任何对热噪声特别敏感的系统产生负面影响。因此，传统的QFP电路通常不适合与对热噪声敏感的装置(诸如超导量子处理器的元件)一起使用。
可扩展性
无论处理器尺寸如何，超导处理器中的非耗散读出(NDRO)(诸如美国专利No.8,169,231中所描述的NDRO)的数据速率都是恒定的。因此，该方法不能扩展到大的处理器尺寸，例如，具有大量量子位的量子处理器或具有大量装置的经典超导处理器。
尽管可以通过添加更多NDRO线和相关硬件来提高数据速率，但该方法不能可读地扩展到大量量子位。
额外的NDRO线增加了冷藏机(即冰箱)的热负载，从而提高了冰箱的基础温度。芯片上驱动的功率的增加会增加芯片的热负载。由于处理器的性能可取决于低的芯片温度，因此可以在处理器性能和读出速度之间进行权衡。此外，添加更多的线会提高硬件的成本。
超导量子处理器的性能可受到输入线的数量和带宽的限制。例如，在一些现有的具体实施中，可以经由约200条线来访问超导量子处理器，每条线均具有30MHz的带宽。输入线的数量和带宽可以至少部分地确定系统可以在量子处理器上编码新问题的速率。
增加线的数目和带宽并不是一种容易扩展的方法。添加更多线可能会对系统产生许多要求，包括需要更大的样本空间，以及需要在处理器芯片的外围设置更多的接触垫。增加线的数目还会增加处理器的热负载。此外，线的数目的增加可以为非热光子开辟更多的通路。
相关领域的前述示例和与之相关的限制的目的是示例性的而非排他性的。在阅读说明书和研究附图之后，相关领域的其他限制将对本领域的技术人员显而易见。
发明内容
本文描述了可用于操作具有更多数量的逻辑装置(例如，量子位)的处理器并且可用于以可扩展的方式寻址那些逻辑装置的多种方法。本文所述的很多方法有利地利用例如QFP来实现移位寄存器、复用器(即，MUX)、解复用器(即，DEMUX)和永磁存储器(即，PMM)等。本文所述的许多方法采用XY或XYZ寻址方案，所述XY或XYZ寻址方案随着处理器芯片或处理器芯片组件上的不同逻辑装置的数量的增加而提供可扩展性。所描述的这些方法很多特别适合实现相对于此类处理器的输入和/或输出(即，读出)。
在超导电路中，QFP可以实现为基于磁通量的逻辑装置。因此，QFP可以用于实现超导移位寄存器、超导存储器阵列、超导加法器、超导触发器和其他基于逻辑的电路。
从量子力学的角度来看，可以足够缓慢地调节该中心垒的高度，使得该系统不会被激发超过期望的基态。这是量子系统中的绝热演化的示例。因此，虽然常规的阻尼QFP装置被设计用于以高的切换速度(大于约20GHz)操作，但本公开的系统、方法和设备提供了无阻尼QFP类装置，用于必须控制热耗散的超导电路。本公开的系统、方法和设备的操作通常绝热地受到控制。在本说明书和所附权利要求的其余部分中，术语“绝热”、“绝热地”和“绝热频率”用于描述满足以下条件的频率f：
其中L为回路电感，C为约瑟夫逊结的电容。本领域的技术人员将会知道，对于本文所述的大多数示例性电路，切换速度将小于约20GHz。
因此，本公开描述了能够扩展到大的处理器尺寸的输入/输出系统和方法，并且通过提高数据可以输入和/或输出到处理器的速率而不增加到处理器的输入/输出线的数目来提供改进的性能。
超导读出系统还可以包括：数字电子子系统，其生成并检测基带信号，该数字电子子系统包括：现场可编程门阵列(FPGA)；至少一个数模转换器(DAC)，其通信地耦接到FPGA的输出端；以及至少一个模数转换器(ADC)，其通信地耦接到FPGA的输入端。
一种系统可以概括为包括：第一数模转换器(DAC)组，该第一DAC组的DAC中的每一个均包括相应的材料回路和中断该相应的材料回路并且在相应的材料回路中彼此并联地电耦接的相应的约瑟夫逊结对；第一基于量子通量参量(QFP)的移位寄存器，其包括多个基于QFP的移位寄存器元件序列，第一基于QFP的移位寄存器能够以磁性方式或流电方式中的一种方式耦接到第一DAC组中的DAC；电力线，其将第一DAC组中的DAC串联地耦接；以及触发线，其将第一DAC组中的DAC串联地耦接，其中：第一DAC组的DAC中的每一个均可由三个信号的三元组连续多次独立地寻址以存储可变数量的通量量子，该三个信号的三元组包括经由第一基于QFP的移位寄存器的基于QFP的移位寄存器元件接收的第一信号、经由电力线接收的第二信号和经由触发线接收的第三信号。
该系统还可以包括在临界温度下超导并且包括多个电感器的电感器梯形电路，其中第一基于QFP的移位寄存器的基于QFP的移位寄存器元件中的每一个均经由电感器梯形电路磁性地耦接到第一DAC组的DAC中的一个DAC。
该系统还可以包括第一QFP放大器组，该第一QFP放大器组作为相应的通量放大器流电地耦接到第一DAC组的DAC中的相应DAC。第一QFP放大器组的QFP放大器中的每一个均可以包括在临界温度下超导的相应的材料回路以及中断相应的回路并且在材料回路中彼此并联地电耦接的相应的约瑟夫逊结对。
该系统还可以包括在临界温度下超导并包括多个电感器的电感器梯形电路，其中第一QFP放大器组的QFP放大器中的每一个均经由电感器梯形电路耦接在第一DAC组的DAC中的相应一个DAC与第一基于QFP的移位寄存器的基于QFP的移位寄存器元件之间。第一基于QFP的移位寄存器可以第一DAC组的每一DAC包括至少三个QFP寄存器元件。第一基于QFP的移位寄存器的QFP寄存器元件中的每一个均可以包括在临界温度下超导的相应的材料回路以及中断相应的回路并且在材料回路中彼此并联地电耦接的相应的约瑟夫逊结对。第一基于QFP的移位寄存器的QFP寄存器元件中的每一个均可以包括到多条地址线中的一条地址线的相应的流电接口。
该系统还可以包括多个附加的DAC组；以及多个附加的基于QFP的移位寄存器。
该系统还可以包括控制电路，该控制电路通信地耦接以将信号施加到电力线、触发线和地址线。控制电路可以将信号顺序地施加到电力线、触发线和地址线，以将单通量量子(SFQ)加载到DAC中的所选择的各个。
控制电路可以：重置第一DAC组的所有DAC；将顺时针持续电流施加到第一数目的基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要添加通量量子的DAC；将逆时针持续电流施加到第二数目的基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中不要加载通量量子的所述DAC；以及对于第一次数，将信号施加到触发线，其中第一次数至少与要添加的通量量子的总数成比例。第一次数可以等于要加载的通量量子的总数。
控制电路可以：基于要加载到DAC的多个通量量子对所有DAC级进行分类；重置所有DAC；将顺时针持续电流施加到多个基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载至少一个通量量子的DAC级；将逆时针持续电流施加到多个基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载少于一个通量量子的DAC；将信号施加到触发线；将顺时针持续电流施加到多个基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载至少两个通量量子的DAC；将逆时针持续电流施加到多个基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载少于两个通量量子的DAC；以及将信号施加到触发线。
控制电路可以：基于要加载到DAC的多个通量量子对所有DAC级进行分类；重置所有DAC级的所有DAC；以及为对通量量子进行编程整数i次(从i等于1到最大数目n)：将顺时针持续电流施加到多个基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载至少i个通量量子的DAC；将逆时针持续电流施加到多个基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载少于i个通量量子的DAC；以及将信号施加到触发线。通量量子的最大数目n可以在18和22之间。为了重置第一DAC组的所有DAC，控制电路可以重复地将信号施加到触发线。
该计算还可以包括第二DAC组，该第二DAC组的DAC中的每一个均包括在临界温度下超导的相应的材料回路以及中断相应的回路并且在材料回路中彼此并联地电耦接的相应的约瑟夫逊结对；第二基于QFP的移位寄存器，其包括多个基于QFP的移位寄存器元件序列，第二基于QFP的移位寄存器的基于QFP的移位寄存器元件能够以磁性方式或流电方式中的一种方式耦接到第二DAC组的DAC；并且第二DAC组的DAC中的每一个均可由三个信号的三元组连续多次独立地寻址以存储可变数量的通量量子，三个信号的三元组包括经由第二基于QFP的移位寄存器的基于QFP的移位寄存器元件接收的第一信号、第二信号和第三信号。DAC中的每一个的相应的材料回路可以至少在临界温度下超导并且DAC和基于QFP的移位寄存器全部驻留在单个芯片上。
一种系统可以概括为包括：多个量子通量参量(QFP)；至少一个量子通量参量数模转换器(QFP-DAC)对；电流偏置线，其在没有任何偏置电阻器的情况下，将电流偏置施加到至少一个QFP-DAC对的QFP-DAC两者；以及对于多个QFP中的每个QFP，相应的第一数目的量子通量参量锁存器(QFP锁存器)，其能够选择性地操作为在QFP与至少一个QFP-DAC对的QFP-DAC中的第一个之间通信地耦接通量；以及相应的第二数目的QFP锁存器，其能够选择性地操作为在QFP与至少一个QFP-DAC对的QFP-DAC中的第二个之间通信地耦接通量。QFP中的每一个均包括由相应的第二材料回路中断的相应的第一材料回路，第一材料回路和第二材料回路在临界温度下是超导的，并且具有相应的第一接口和相应的第二接口，第二材料回路由两个约瑟夫逊结中断，第一电感接口定位成将通量与相应的第一数目的QFP锁存器中的第一个通信地耦接，并且第二电感接口定位成将通量与相应的第二数目的QFP锁存器中的第一个通信地耦接。第一数目的QFP锁存器中的第二个和第二数目的QFP锁存器中的第二个可以各自包括由两个约瑟夫逊结中断的相应的约瑟夫逊结材料回路。QFP中的每一个均可以包括具有第一接口和第二接口的相应的回路，第一接口定位成将通量通信地耦接到相应的第一数目的QFP锁存器中的第一个，第二接口定位成将通量通信地耦接到相应的第二数目的QFP锁存器中的第一个。
相应的第一数目的QFP锁存器中的第一个可以各自包括具有相应的第二接口的相应的回路，该第二接口定位成将通量通信地耦接到相应的第一数目的QFP锁存器中的第二个，并且相应的第二数目的QFP锁存器中的一个可以各自包括具有相应的第二接口的相应的回路，该第二接口定位成将通量通信地耦接到相应的第二数目的QFP锁存器中的第二个。第一数目的QFP锁存器中的每一个的第一个可以响应于相应的第一锁存器信号，并且第二数目的QFP锁存器中的每一个的第一个可以响应于相应的第一锁存器信号的逻辑反相。第一数目的QFP锁存器中的每一个的第一个可以响应于相应的第一偏置信号，并且第二数目的QFP锁存器各自的第一个可以响应于相应的第一偏置信号。第一数目的QFP锁存器中的每一个的第一个可以响应于相应的第一地址信号，并且第二数目的QFP锁存器中的每一个的第一个可以响应于相应的地址信号的逻辑反相。第一数目的QFP锁存器中的每一个的第一个可以响应于相应的第一锁存器信号，并且第二数目的QFP锁存器中的每一个的第一个可以响应于相应的第一锁存器信号。至少一个QFP-DAC对中的每一个均可以响应于相应的第二锁存器信号。
QFP-DAC中的每一个均可以包括相应的主要材料回路、由第一约瑟夫逊结对和锁存器接口中断的锁存器材料回路和由第二约瑟夫逊结对和重置接口中断的重置材料回路、由锁存器材料回路和重置材料回路中断的主要材料回路，主要材料回路包括：第一接口，其定位成与第一或第二数目的QFP锁存器中的相应一个QFP锁存器的一个QFP锁存器通信地耦接；以及至少第二接口，其用于输入或输出中的一者。QFP-DAC可各自响应于相应的第二锁存器信号。QFP-DAC可各自响应于相应的第一尖端信号。QFP-DAC中的每一个可响应于相应的重置信号。QFP中的每一个的第一个可响应于相应的偏置信号。
该系统还可以包括控制电路，该控制电路通信地耦接以控制将信号施加到QFP-DAC和QFP锁存器。控制电路可以将信号施加到QFP锁存器以将信息加载到DAC中。控制电路可以将信号施加到QFP锁存器以作为量子通量参量解复用器(QFP-Demux)操作。控制电路可以将信号施加到QFP锁存器以从DAC加载信息。控制电路可以将信号施加到QFP锁存器以作为量子通量参量复用器(QFP-Mux)操作。QFP、QFP-DAC和QFP锁存器全部可以形成驻留在单个芯片上的非耗散可编程磁存储器(PMM)。
需要能够处理具有尺寸和/或连接性大于模拟处理器的工作图(即，物理结构或拓扑结构)(和/或至少不完全由其提供)的至少一些问题。描述了计算系统和方法，所述计算系统和方法至少在一些具体实施中允许计算至少一些问题图，所述问题图具有不适合模拟处理器的工作图的表示(例如，因为问题图需要比处理器提供的更多的计算装置和/或更多/其他的耦接器)。
本公开的一方面提供一种量子处理器，其包括多个可编程装置。可编程装置包括超导量子位和用于将量子位通信地耦接的一个或多个耦接器。量子处理器包括第一数模转换器(DAC)，其可操作为驱动多个可编程装置的目标装置中的电流。第一DAC可耦接到目标装置并且包括第一超导回路。在操作中，第一超导回路具有第一电荷载体密度。DAC还包括中断第一超导回路的第一能量存储元件。在操作中，能量存储元件具有小于第一电荷载体密度的第二电荷载体密度，从而提供第一动态电感。
在一些具体实施中，第一超导回路包括具有第一有效穿透深度的第一超导材料，并且第一能量存储元件包括具有第二有效穿透深度的第二超导材料，第二有效穿透深度大于第一有效穿透深度。
在一些具体实施中，第一能量存储元件包括第二超导材料的超导膜，超导膜的厚度小于超导回路的第一超导材料的厚度。超导膜的厚度可以是第二穿透深度的至多三倍，和/或至多一半。
在一些具体实施中，超导膜完全设置在量子处理器的层内，由此超导膜基本上是平面的。在一些具体实施中，超导膜在平面区域内曲折，该平面区域具有第一维度的区域长度和第二维度的区域宽度。超导膜在跨第一维度的区域长度延伸的多个长度方向部分中延伸。每个长度方向部分均与第二维度的邻近的长度方向部分间隔开小于区域宽度的距离并且通过在第二维度上延伸的宽度方向部分电连接到邻近的长度方向部分。
在一些具体实施中，第二超导材料选自由以下各项组成的组：NbN；NbTiN；TiN；以及粒状铝。
在一些具体实施中，第一能量存储元件包括中断第一超导回路的串联的多个约瑟夫逊结。第一DAC可以通过流电耦接件流电地耦接到目标装置，该流电耦接件包括共用的约瑟夫逊结。第一DAC可以磁性地耦接到目标装置，并且多个约瑟夫逊结中的每一个的RNA偏离目标RNA值不超过阈值量，其中RN是每一结的约瑟夫逊电阻，并且A是每一结的面积。
在一些具体实施中，量子处理器包括第二DAC。第二DAC包括第二超导回路和第二能量存储元件，该第二能量存储元件中断第二超导回路并提供第二动态电感。第二超导回路流电地耦接到第一DAC的第一超导回路。第一超导回路和第二超导回路包括第一超导回路和第二超导回路共有的共用部分。共用部分包括共用的能量存储元件，该能量存储元件在操作中提供与第一动态电感和第二动态电感中的至少一个者成比例的动态电感。在一些具体实施中，共用部分的宽度大于第一能量存储元件和第二能量存储元件的宽度，其中宽度是正交于电流和厚度方向测量的。
在一些具体实施中，第一DAC包括中断第一超导回路的耦接元件，并且第一DAC经由耦接元件直接耦接到目标装置。第二DAC经由第一DAC间接地耦接到目标装置。第一DAC可操作为表示输入串的最高有效数位，并且第二DAC可操作为表示输入串的较低有效数位。
在一些具体实施中，第一能量存储元件包括中断第一超导回路的串联的第一多个约瑟夫逊结并且第二能量存储元件包括中断第二超导回路的串联的第二多个约瑟夫逊结。共用部分包括第三多个约瑟夫逊结。第三多个约瑟夫逊结的约瑟夫逊结中的至少一个的面积大于第一和第二多个约瑟夫逊结中的每个约瑟夫逊结的面积。在一些具体实施中，第三多个约瑟夫逊结的约瑟夫逊结中的至少一个的面积是第一和第二多个约瑟夫逊结中的约瑟夫逊结中的至少一个的相应面积的至少两倍大。
在一些具体实施中，第一超导回路流电地耦接到目标装置。
一种量子处理器可以概括为包括：多个可编程装置，其包括超导量子位和用于将量子位通信地耦接的一个或多个耦接器；以及第一数模转换器(DAC)，其可操作为驱动多个可编程装置的目标装置中的电流，第一DAC可耦接到目标装置并包括：第一超导回路，在操作中，第一超导回路具有第一电荷载体密度；第一能量存储元件，其中断第一超导回路，在操作中，能量存储元件具有小于第一电荷载体密度的第二电荷载体密度，从而提供第一动态电感。第一超导回路可以包括具有第一有效穿透深度的第一超导材料，并且第一能量存储元件可以包括具有第二有效穿透深度的第二超导材料，第二有效穿透深度大于第一有效穿透深度。第一能量存储元件可以包括第二超导材料的超导膜，超导膜的厚度小于超导回路的第一超导材料的厚度。超导膜的厚度可以是第二穿透深度的至多三倍。超导膜的厚度可以是第二穿透深度的至多一半。超导膜可以完全设置在量子处理器的层内，由此超导膜基本上是平面的。
超导膜可以在平面区域内曲折，该平面区域具有第一维度的区域长度和第二维度的区域宽度，超导膜在跨第一维度的区域长度延伸的多个长度方向部分中延伸，每个长度方向部分均与第二维度的邻近的长度方向部分间隔开小于区域宽度的距离并且通过在第二维度上延伸的宽度方向部分电连接到邻近的长度方向部分。第二超导材料可以选自由以下各项组成的组：NbN；NbTiN；TiN；以及粒状铝。第一能量存储元件可以包括中断第一超导回路的串联的多个约瑟夫逊结。第一DAC可以通过流电耦接件流电地耦接到目标装置，该流电耦接件包括共用的约瑟夫逊结。第一DAC可以磁性地耦接到目标装置，并且多个约瑟夫逊结中的每一个的RNA偏离目标RNA值不超过阈值量，其中RN是每一结的约瑟夫逊电阻，并且A是每一结的面积。
量子处理器可以包括第二DAC，该第二DAC包括第二超导回路和第二能量存储元件，该第二能量存储元件中断第二超导回路并提供第二动态电感；其中：第二超导回路流电地耦接到第一DAC的第一超导回路；第一和第二超导回路包括第一和第二超导回路共有的共用部分；并且共用部分包括共用的能量存储元件，该共用的能量存储元件在操作中提供与第一和第二动态电感中的至少一者成比例的共用的动态电感。共用部分的宽度可以大于第一和第二能量存储元件的宽度，其中宽度是正交于电流和厚度方向测量的。共用部分的第一区域可以耦接到具有小于第一动态电感的较小动态电感的一个或多个超导体，其中共用部分的非耦接区域至少部分地由超导体限定以提供共用的动态电感。共用的能量存储元件在操作中可以提供与第一动态电感成比例的共用的动态电感，并且第一DAC在操作中可以表示与第二DAC相比的一个或多个更高有效数位。
第一DAC可以包括中断第一超导回路的耦接元件，并且第一DAC经由耦接元件直接耦接到目标装置；并且第二DAC可以经由DAC间接地耦接到目标装置；其中第一DAC可操作为表示输入串的最高有效数位，并且第二DAC可操作为表示输入串的较低有效数位。
第一能量存储元件可以包括中断第一超导回路的串联的第一多个约瑟夫逊结；第二能量存储元件可以包括中断第二超导回路的串联的第二多个约瑟夫逊结；并且共用部分可以包括第三多个约瑟夫逊结，该第三多个约瑟夫逊结中的至少一个的面积大于第一和第二多个约瑟夫逊结中的每个约瑟夫逊结的面积。第三多个约瑟夫逊结中的至少一个约瑟夫逊结的面积可以是第一和第二多个约瑟夫逊结的约瑟夫逊结中的至少一个的面积的至少两倍大。第一超导回路可以流电地耦接到目标装置。
附图说明
附图中，相同的参考标号标识类似的元件或动作。附图中元件的尺寸和相对位置不必按比例绘出。例如，不同元件的形状和角度并未按比例绘出，其中一些元件有意地增大和定位，用以增强附图的可读性。另外，所绘制的元件的具体形状不是为了传达关于特定元件的实际形状的信息，而且是为了易于识别附图而唯一选择的。
图1是根据至少一个示出的具体实施的包括数字计算机和量子计算机的混合计算系统的示意图，该量子计算机可结合各种逻辑装置和/或实现本文所述的各种寻址。
图2是根据至少一个示出的具体实施的示出通信地耦接到数模转换器(DAC)组的基于量子通量参量(QFP)的移位寄存器的示意图。
图3是根据至少一个示出的具体实施的示出经由多个中间QFP通信地耦接到数模转换器(DAC)组的基于量子通量参量(QFP)的移位寄存器的示意图。
图4是根据至少一个示出的具体实施的示出采用了图2或图3的基于QFP的移位寄存器的电路的操作方法的流程图。
图5示出了根据至少一个示出的具体实施的采用了基于QFP的移位寄存器的电路的操作方法，其可为图4的方法的特定具体实施。
图6示出了根据至少一个示出的具体实施的采用了基于QFP的移位寄存器的电路的操作方法，其可为图4的方法的一般化。
图7A示出了根据至少一个示出的具体实施的耦接到数模转换器(DAC)的锁存器控制的量子通量参量解复用器(QFP-Demux)电路。
图7B示出了根据至少一个示出的具体实施的耦接到数模转换器(DAC)的主体通量(地址)控制的量子通量参量解复用器(QFP-Demux)电路。
图8是根据根据至少一个示出的具体实施的与图7A的锁存器控制的QFP-Demux电路相关联的信号的曲线图。
图9示出了根据至少一个示出的具体实施的寻址数模转换器(DAC)的三结双回路通量泵。
图10是根据至少一个示出的具体实施的示出用于图9的三结双回路通量泵的编程/解编程模式的最末端结的所施加的通量波形和约瑟夫逊相位的曲线图。
图11是根据至少一个示出的具体实施的寻址数模转换器(DAC)的四结三回路通量泵电路的示意图。
图12A是根据至少一个示出的具体实施的示出用于图11的四结双回路通量泵的编程/解编程模式的最末端结的所施加的通量波形和约瑟夫逊相位的曲线图。
图12B是根据至少一个示出的具体实施的在两个通量DAC之间的直接流电连接的示意图。
图13是根据至少一个示出的具体实施的经由多条地址线寻址相应的数模转换器(DAC)的八个四结三回路通量泵电路组的示意图。
图14是根据至少一个示出的具体实施的示出用于图11的四结双回路通量泵的编程/解编程模式的最末端约瑟夫逊结的所施加的通量波形和约瑟夫逊相位的曲线图。
图15是根据至少一个示出的具体实施的操作多个多结超导量子接口装置(SQUID)通量泵的方法的流程图。
图16A是根据至少一个示出的实施方案的操作多个多结超导量子接口装置(SQUID)通量泵的方法的流程图。
图16B是根据至少一个示出的具体实施的示出用于重置图11的四结双回路通量泵的最末端约瑟夫逊结的所施加的通量波形和约瑟夫逊相位的曲线图。
图17A是根据至少一个示出的具体实施的四个数模转换器(DAC)组的示意图，多条信号线被布置成单独地寻址DAC中的每一个，并且控制电路通信地耦接以将信号经由信号线的相应的三元组提供到DAC中的所选择的DAC。
图17B是图17A的四个数模转换器(DAC)组和控制线的示意图，进一步示出了多条对角线，所述多条对角线表示跨越DAC组的编织控制线的方向。
图18是根据至少一个示出的具体实施的数模转换器(DAC)、电力线和三条控制线的四元组的示意图。
图19是根据至少一个示出的具体实施的采用控制线的编织布置来单独地寻址二维DAC组(例如，有序阵列)中的DAC的操作方法的流程图。
图20是设计用于对部件进行量子退火(和/或绝热量子计算)的示例性超导量子处理器的一部分的示意图，由此可用于实现本发明的系统和装置。
图21是具有动态电感能量存储元件的示例性单回路DAC的示意图。
图22是具有动态电感能量存储元件的两个示例性级联DAC的示意图。
图23是使用薄膜超导体的动态电感能量存储元件的示例性具体实施的示意图。
图24是使用薄膜超导体的多个动态电感能量存储元件的示例性具体实施的示意图，所述动态电感能量存储元件包括用于级联DAC的共用部分，诸如图3中所示的那些。
图25A是使用串联连接的约瑟夫逊结的动态电感能量存储元件的示例性具体实施的示意图，其中DAC电感地耦接到目标装置。
图25B是使用串联连接的约瑟夫逊结的动态电感能量存储元件的示例性具体实施的示意图，其中DAC流电地耦接到目标装置。
图26A是具有串联连接的约瑟夫逊结的两个示例性级联DAC的示例性具体实施的示意图。
图26B是具有串联连接的约瑟夫逊结的三个示例性级联DAC的示例性具体实施的示意图。
具体实施方式
在以下描述中，描述某些特定细节是为了提供对各种实施方案的全面理解。然而，相关领域的技术人员将会认识到，可以在没有一个或多个这些特定细节的情况下，或者在具有其他的方法、部件、材料等的情况下实践具体实施。在其他情况下，为了避免不必要地使具体实施的描述变得不明确，没有详细示出或者描述与计算机系统、服务器计算机、通信网络、超导电路和/或谐振器相关联的众所周知的结构。在整个说明书和所附权利要求书中，字词“一个元件”和“多个元件”是用于包含但不限于与计算机系统、服务器计算机、通信网络、超导电路和谐振器相关联的所有此类结构、系统和装置。
除非上下文另外要求，否则在整个说明书和所附权利要求书中，字词“包括/包含(comprising)”与“包括/包含(including)”是同义的，并且包括端值在内或者是开放式的(即，并不排除附加的、未记载的元素或方法动作)。
贯穿本说明书对“一个实施方案”、“实施方案”、“另一个实施方案”、“一个实施例”、“实施例”、“另一个实施例”、“一个具体实施”、“另一个具体实施”等的引用意味着结合实施方案、实施例或具体实施描述的特定特征、结构或特性包含在至少一个实施方案、实施例或具体实施中。因此，贯穿本说明书不同位置中出现的短语“在一个实施方案中”或“在实施方案中”、“另一个实施方案”等并非全部代表相同的实施方案、实施例或具体实施。此外，特定的特征、结构或特性可在一个或多个实施方案、实施例或具体实施中以任何适合的方式结合在一起。除非另外明确地指明，否则如本说明书和所附权利要求书中所使用，单数形式“一个(a/an)”和“该/所述(the)”包括多个指代物。还应当指出的是，除非另外明确地指明，否则术语“或”通常以它的包括“和/或”的含义来使用。
本文提供的标题和说明书摘要仅为了方便的目的，并不说明具体实施的范围或意义。
此外，本文的某些附图描绘了各种电压和电流波形。这些波形出于理解实施方案的操作的目的旨在是说明性的，并且不旨在按比例绘制和/或精确且准确地描绘在形状、幅度、占空比、频率、失真或其他特性方面的波形行为。
在传统的电路中，可以通过诸如晶体管的简单切换装置的特定布置来执行复杂和精细的操作。此类布置的示例包括移位寄存器、存储器阵列、加法器、触发器等。在超导电子学，特别是超导量子计算的正在发展的领域中，有必要开发实现这些配置中的每一种的超导类似物的电路。这些布置可以类似地使用简单的切换装置来构造；然而，诸如晶体管的传统切换装置在超导方案中是不合适的。因此，在许多超导系统中，重要的是建立基本的超导逻辑装置，利用该基本超导逻辑装置可以实现许多其他电路和操作。
特别感兴趣的超导电子学的应用是在量子计算领域。超导电路能够在宏观尺度上利用量子效应，为量子计算的具体实施提供了一种比一些替代方案更易于管理的机制。如本文所讨论的，量子计算的基本单位是量子位。超导量子位可以有多种形式，包括超导通量量子位。超导通量量子位可以以超导回路的形式实现，该超导回路包含至少一个称为约瑟夫逊结的切换装置。然后，量子处理器可以包括任何数目的此类超导通量量子位。因此，在实现此量子处理器时，可以开发用于制造大量超导通量量子位的技术，并形成对此类装置的操作的充分理解。本发明的系统、方法和设备描述了基础超导通量量子位结构作为量子处理器中的超导切换装置的使用。在示例性实施方案中，超导通量量子位的布置可以实现为超导量子处理器中的基于超导通量的移位寄存器。
本公开涉及超导量子处理器，其包括超导数模转换器(DAC)。DAC包括使用动态电感来存储能量的能量存储元件。在各种具体实施中公开了单回路和多回路(或“级联”)DAC设计。公开了提供动态电感的薄膜能量存储元件和基于约瑟夫逊结的能量存储元件的具体实施，包括具有曲折布局和/或流电耦接件的具体实施。
尽管始终使用术语DAC，但应理解，所描述的装置可用于各种目的，不一定限于将数字信号转换为模拟信号(而在一些具体实施中，根本不涉及这种转换)。例如，如上所述，量子处理器可以使用超导DAC在某个时间段内存储信号(例如，由此作为存储器的形式操作)。
为了帮助读者理解，下面讨论示例超导量子处理器的操作。这提供了超导DAC可以操作的环境，并且示出了这种DAC的至少一些示例性功能。
示例性混合计算系统
图1示出了根据至少一个示例性具体实施的混合计算系统100，该混合计算系统包括经典或数字计算机102和量子计算机104，该量子计算机可以结合各种逻辑装置和/或实现本文描述的各种寻址方法。
数字计算机102包括一个或多个数字处理器106，例如一个或多个单核或多核微处理器、中央处理器单元(CPU)、图形处理器单元(GPU)、数字信号处理器(DSP)或专用集成电路(ASIC)。数字计算机102可以包括一个或多个用户接口部件，例如一个或多个显示器108a、指针装置108b(例如，计算机鼠标、轨迹球)和小键盘或键盘108c(共同地称为108)。数字计算机102可以包括一个或多个非暂态计算机或处理器可读介质，例如一个或多个存储器(例如，非易失性存储器、静态存储器、只读存储器(ROM)、随机存取存储器(RAM))110和/或一个或多个存储装置(例如，磁性硬盘驱动器(HDD)、光盘驱动器、固态驱动器(SSD)和/或闪存驱动器)112。数字计算机102可以包括与量子计算机104交互的一个或多个量子计算机控制子系统114。一个或多个处理器106、存储器110、存储装置112和量子计算机控制子系统114可以经由一个或多个通信信道例如一个或多个总线(例如，电力总线、通信总线、指令总线、地址总线)116通信地耦接。
非暂态计算机或处理器可读介质(例如，一个或多个存储器110)存储处理器可执行指令和数据，所述处理器可执行指令和数据当由一个或多个处理器106执行时，使处理器106执行本文所述的各种算法中的一个或多个。处理器可执行指令和数据可以例如包括基础输入和输出系统指令集或“模块”118a，其将数字计算机102配置为在启动时进行操作。处理器可执行指令和数据可以例如包括操作系统指令集或“模块”118b，其将数字计算机102配置为进行操作，例如提供各种文件管理服务和用户接口服务。处理器可执行指令和数据可以例如包括服务器指令集或“模块”118c，其将数字计算机102配置为作为服务器操作以提供其他计算机对信息和服务的访问。处理器可执行指令和数据可以例如包括计算指令集或“模块”118d，其将数字计算机102配置为执行与将问题转换成问题图和/或对由量子计算机104生成的可能解决方案进行后处理相关联的各种计算。处理器可执行指令和数据可以例如包括量子处理器指令集或“模块”118d，其将数字计算机102配置为将问题从问题图映射到硬件图以嵌入到量子计算机104的量子处理器120中进行执行。处理器可执行指令和数据可以例如包括读出的指令集或“模块”118f，其将数字计算机102配置为执行与从量子计算机104读出问题的潜在解决方案相关联的各种读出功能。
量子计算机104包括量子处理器120，该量子处理器通常包括多个量子位和多个耦接器，每个耦接器都可选择性地操作为耦接相应的量子位对。量子计算机104包括量子位控制系统122，该量子位控制系统操作地耦接以例如经由各种接口(即，选择性地将通量耦接到量子位的电感接口)控制量子位中的每一个。量子计算机104包括耦接器控制系统124，该耦接器控制系统操作地耦接以例如经由各种接口(即，选择性地将通量耦接到耦接器以设置耦接器的耦接强度或“耦接强度”的电感接口)控制耦接器中的每一个。量子计算机104包括读出控制系统126，该读出控制系统操作地耦接以控制各种接口，该各种接口可操作为读出每个量子位的状态。
本文描述了各种相应的系统、部件、结构和用于实现它们的算法。所描述的系统、部件、结构和算法很多可以单独地实现，而一些可以彼此组合地实现。
基于量子通量参量(QFP)的移位寄存器
现有系统依赖于XYZ寻址方案来寻址DAC，其中为方便起见将Z命名为电力(C2尺寸处理器中的所有DAC级都串联地连接)，并且为方便起见将X和Y信号命名为地址(ADDR)和触发器(TRIG)。使C2块上电、认定ADDR并多次切换TRIG会将对应数目的脉冲写入一个独特选择的DAC级。该寻址方案可以处理几千个量子位级(例如，8,000或16,000)。为了继续前进到具有例如100,000个量子位以及更高的下一个复杂性水平，可以采用一种将数据串联地加载到PMM中的方法，即仅使用几行来将长的位流写入DAC。基于SFQ的移位寄存器耗散太多的芯片上功率，因此，优选采用基于QFP的方案。
在至少一种现有方法中，ADDR和TRIG中的每一个都提供约1/4的Φ0(其中Φ0是超导磁通量子)，并且所选择的DAC级(其中ADDR和TRIG在通量方向上重合，并且DAC级被上电)在切换时看到大约1/2的Φ0总信号，从而将另一个单通量量子(SFQ)插入对应的DAC存储电感器中。原则上，这些信号中的一个(例如，ADDR)可以不是从专用室温线馈送，而是在它磁性地连接到QFP移位寄存器，耦接到DAC级的一半的情况下由QFP级磁性地或流电地馈送。图2和图3中示出了两种可能的布置。具体地，图2示出了磁性地耦接到QFP-SR级的DAC，而图3示出了流电地耦接到DAC的附加QFP，该DAC用作通量放大器，以额外的结/主体占有面积为代价向DAC提供更多信号。由于所有DAC都串联地连接(经由POWER线)，因此可能期望的情况是QFP移位寄存器(QFP-SR)在各级之间具有流电连接件，这可能会在存在可能的通量偏置的情况下提高余量，并且在DAC与QFP-SR之间的某个地方应该存在(效率较低的)磁性连接件。
图2示出了根据至少一个示出的具体实施的通信地耦接到数模转换器(DAC)组202a，202b(仅示出两个，共同地称为202)的基于量子通量参量(QFP)的移位寄存器200。
基于QFP的移位寄存器包含多个基于QFP的移位寄存器元件204a，204b，204c(仅三个被调出，共同地称为204)和电感器梯形电路206，该电感器梯形电路电感地或流电地耦接到DAC 202组的DAC 202a，202b。
基于QFP的移位寄存器元件204是相应的QFP，各自包括相应的材料回路208、中断相应的材料回路208的约瑟夫逊结对210a，210b(两个被调出，共同地称为210)以及相应的接口212(例如，电感接口)。材料回路208可以是在临界温度下超导的材料回路。接口212可以被定位成通信地耦接来自地址线214(仅一条被调出)的信号(例如，通量)。基于QFP的移位寄存器200优选地DAC 202组的每一DAC 202a包括至少三个QFP寄存器元件204a，204b，204c。
电感器梯形电路206包括具有导轨对216a，216b和多个电感器218(仅一个被调出)的导电材料路径216，该多个电感器跨越导轨216a，216b上彼此并联地耦接作为“梯级”。电感器梯形电路206还包括多个接口(例如，电感接口)220(仅一个被调出)，该多个接口定位成将信号(例如，通量)经由DAC 202a的互补接口222(仅一个被调出)通信地耦接到相应的DAC 202a，202b。导电材料路径216可以是在临界温度下超导的导电材料路径。
DAC组202的DAC 202a，202b中的每一个都包括相应的材料回路224(仅一个被调出)和中断相应的材料回路224的相应的约瑟夫逊结对226a，226b(仅一对被调出)，约瑟夫逊结226a，226b利用电力线232在材料回路224的电连接件225a与225b之间并联地电耦接。DAC组202的DAC 202a，202b中的每一个都包括多个接口222，228，230(例如电感接口)以将信号耦接到其上。DAC组200的DAC 202a，202b中的每一个都可由三个信号的三元组连续多次独立地寻址，以存储可变数量的通量量子。三个信号的三元组包括经由基于QFP的移位寄存器200的基于QFP的移位寄存器元件204接收的第一信号、经由电力线232接收的第二信号以及经由触发线234接收的第三信号。
控制电路236通信地耦接以将信号施加到电力线232、触发线234和地址线214。控制电路236将信号施加到电力线232、触发线234和地址线214，以将信息(例如，多个通量量子)加载到DAC 202a，202b中的所选择的各个。
虽然被示为第一DAC组202和第一移位寄存器200，但可以采用附加的DAC组和附加的相关移位寄存器。
图3示出了根据至少一个示出的具体实施的经由多个中间QFP 340a，340b(仅示出两个，共同地称为340)通信地耦接到DAC组202a，202b(仅示出两个，共同地称为202)的基于QFP的移位寄存器200。
图3中示出的许多结构与图2中示出的结构相似或甚至相同，因此用相同的参考标号命名。为了简明和清晰起见，下面仅讨论图3和图2之间的显著差异。
中间QFP 340a，340b作为QFP通量放大器操作，其流电地耦接到第一DAC组202的相应的DAC 202a，202b。QFP 340a，340b中的每一个都包括相应的材料回路342(仅一个被调出)和中断相应的材料回路342的相应的约瑟夫逊结对344a，344b(仅一对被调出)。QFP340a，340b中的每一个都包括相应的接口(例如，电感接口)346(仅一个被调出)以将信号通信地耦接到其上。相应的材料回路342可以在临界温度下超导。QFP340a，340b中的每一个都经由电感器梯形电路206通信地耦接(例如，流电地或电感地)在DAC 202a，220b的相应一个与基于QFP的移位寄存器200的基于QFP的移位寄存器元件204a，204b，204c之间。
图4示出了根据至少一个示出的实施方案的采用了基于QFP的移位寄存器的电路的操作方法400。例如，方法400可采用图2的基于QFP的移位寄存器200或图3的QFP的移位寄存器300。
方法400在402处开始，例如响应于电力的施加、问题的提交、例如通过调出例程或程序的请求或调用。
在404处，控制电路重置第一DAC组的所有DAC。为了重置所有DAC，控制电路可以重复地向触发线或经由触发线施加信号以释放存储电感器中的所有通量。
在406处，控制电路将持续电流沿第一方向(例如，顺时针)施加到第一数目的基于QFP的移位寄存器，所述第一数目的基于QFP的移位寄存器耦接到其中要加载通量量子的相应的DAC级。在408处，控制电路将持续电流沿相反方向(例如，逆时针)施加到第二数目的基于QFP的移位寄存器，所述第二数目的基于QFP的移位寄存器耦接到其中不要加载通量量子的相应的DAC级。
在410处，控制电路将信号施加到电力线。在412处，对于第一次数，控制电路将信号施加到触发线，其中第一次数至少与要加载的通量量子的总数成比例。通常，第一次数等于要加载的通量量子的总数。因此，触发线TRIG可以用极性进行脉冲调制，这在所选择的QFP级中增添了顺时针电流，并在未选择的级中去掉了逆时针电流，总次数等于要写入的脉冲的数目，从而增加了存储电感器中的SFQ量子的数目。如果在414处，控制电路确定信号尚未被施加到触发线第一次数，则方法400返回到412。
当在414处，控制电路确定信号已经被施加到触发线第一次数，则方法400在416处终止，直到再次被调出或调用。另选地，方法400可连续地操作。
图5示出了根据至少一个示出的实施方案的采用了基于QFP的移位寄存器的电路的操作方法500。方法500可为方法400的具体实施(图4)。例如，方法500可采用图2的基于QFP的移位寄存器200或图3的QFP的移位寄存器300。
方法500在502处开始，例如响应于电力的施加、问题的提交、例如通过调出例程或程序的请求或调用。
在504处，控制电路基于要加载到DAC的多个通量量子来对所有DAC进行分类。在506处，控制电路重置所有的DAC。为了重置所有DAC，控制电路可以重复地向触发线或经由触发线施加信号。
在508处，控制电路将持续电流沿第一方向(例如，顺时针)施加到多个基于QFP的移位寄存器，所述多个基于QFP的移位寄存器耦接到其中要加载至少一个通量量子的相应的DAC级。在510处，控制电路将持续电流沿相反方向(例如，逆时针)施加到多个基于QFP的移位寄存器级，所述多个基于QFP的移位寄存器级耦接到其中要加载少于一个通量量子的相应的DAC。在512处，控制电路向电力线或经由电力线施加信号。在514处，控制电路向触发线或经由触发线施加信号。
在516处，控制电路随后将持续电流沿第一方向施加到多个基于QFP的移位寄存器，所述多个基于QFP的移位寄存器耦接到其中要加载至少两个通量量子的相应的DAC。在518处，控制电路随后将持续电流沿相反方向施加到多个基于QFP的移位寄存器，所述多个基于QFP的移位寄存器耦接到其中要加载少于两个通量量子的相应的DAC。在520处，控制电路将信号施加到电力线。在522处，控制电路随后向触发线或经由触发线施加信号。
方法500在524处终止，例如，直到被再次调出或调用。
图6示出了根据至少一个示出的实施方案的采用了基于QFP的移位寄存器的电路的操作方法600。方法600可以是方法400的一般化(图4)。例如，方法600可采用图2的基于QFP的移位寄存器200或图3的QFP的移位寄存器300。
为了节省编程时间(例如，编程数以万计的量子位，每一量子位8个DAC，每一量子位16个DAC级)，可以首先按照要添加到相应级的脉冲的数目(最高至单通量量子(MAXSFQ)的最大量，例如约20)来对DAC级进行分类。因此，可能存在很多级具有相同的目标脉冲数。例如，一些级可能需要1个脉冲，一些可能需要2个脉冲，一些其他级可能需要3个脉冲等，直到一些级需要20个脉冲。首先，选择需要至少一个脉冲的级，并且TRIG脉冲调制一次。新的模式取消选择只需要一个SFQ的级，并且TRIG脉冲调制两次。值得注意的是，所有其他级需要3个或更多个SFQ。这一直持续到只剩下需要20个SFQ的级，然后选择并填充这些级。在最坏情况下，该过程需要对整个QFP-SR进行MAXSFQ重新编程周期，以将新的“串行程序”写入处理器。通过将QFP-SR分解为更短的段，可以进一步加快这一过程，其中略多一些的线达到室温。
QFP-SR也可以用于利用NDRO进行量子位读出，而不是采用单独的结构将数据接近量子位来对它们的DAC进行编程。为了可靠性，可以采用移位寄存器级的网格或阵列来代替单个长的移位寄存器。因此，存在多条可能的路径穿过QFP-SR到达每个点，并且QFP-SR可以容忍一定比例的故障装置。
方法600在602处开始，例如响应于电力的施加、问题的提交、例如通过调出例程或程序的请求或调用。
在604处，控制电路基于将要加载到DAC的多个通量量子来对所有DAC级进行分类。在606处，控制电路重置所有的DAC。为了重置所有DAC，控制电路可以重复地向触发线或经由触发线施加信号。
在608处，为对通量量子进行编程整数i次(从i等于1到最大数目n)，控制电路将持续电流沿第一方向(例如，顺时针)施加到多个基于QFP的移位寄存器，所述多个基于QFP的移位寄存器耦接到其中要加载至少一个通量量子的相应的DAC级。如果在610处，控制电路确定i<n，则方法600的控制返回到608。如果在610处，控制电路确定i<n，则方法600的控制进行到612。
在612处，控制电路还将持续电流沿相反方向(例如，逆时针)施加到多个基于QFP的移位寄存器，所述多个基于QFP的移位寄存器耦接到其中要加载少于i个通量量子的相应的DAC。如果在614处，控制电路确定i<n，则方法600的控制返回到612。如果在614处，控制电路确定i<n，则方法600的控制进行到616。
在616处，控制电路向电力线或经由电力线施加信号。在618处，控制电路向触发线或经由触发线施加信号。通量量子的最大数目n可以例如在18和22之间。
方法600在620处终止，例如，直到被再次调出或调用。
量子通量参量(QFP)数模转换器(DAC)
可能期望实现对所有参数的4位控制、与先前的量子处理器设计相比激发态的热占用的某种程度上减的少、更可靠的永磁体存储器(PMM)和更高的总体能量标度。在大型集成标度下，性能可能受到4位控制、热占用和量子位Ip上的非线性的限制(这会通过降低能量标度以补偿和减慢处理器运行时间来增加热占用)。
本文描述了为改善量子位性能而对架构的各种显著改变(例如，收缩长度导致量子位Ip的非线性得到改善且装置更快)、加速校准(例如，芯片上无来自读出或PMM的功率耗散)、以及提高控制精度(例如，max-SFQ-DAC更高)。所描述的平台提供了通过采用高带宽线以及当输入/输出(I/O)线被释放和/或当I/O线被添加时经由并行编程和读出来加速操作的基础。
此方法可以导致编程、校准、读出更快，控制精度更高且处理器更大。此外，随着芯片上的功率耗散的降低，低频通量噪声将减小，因为具有大于例如100mK的内部能量分裂的自由旋转将不再具有可用于切换状态的热能；换句话说，1/f角部应前进到较低频率。与量子处理器芯片上的较短的量子位相结合时，这可以实现更高的控制精度，而无需显著地降低制造噪声。
尽管可以通过较低的温度和较短的量子位获得上述性能改进，但采用本文所述方法的原因更多。问题的解决和时间的校准都是需要改进的主要方面。校准和问题解决的时间取决于以下方面：1)dc SQUID读出时间；2)可以并行读取的dc SQUID的数目；3)dc SQUID读取后的冷却时间；4)PMM编程后的冷却时间；以及5)芯片上的平衡温度。
DAC锁定式测量可用于量子通量参量DAC(QFP-DAC)校准和偏置通量测量，大约为完全校准的三分之一)。对于校准的这个三分之一，上面的第四项和第五项将主导先前量子处理器架构的时间。改进的PMM可以解决这个问题。
校准的剩余部分受到读出和读出后的冷却的时间限制。本文所述的至少一种方法在解决了读出限制之后的冷却并且还可以减少读出时间。
本文所述的设计可以促进并行校准和并行读出，从而允许具有1000个量子位或更多的量子处理器在有限时间内被校准和操作。
所有中等集成标度下的问题解决时间将取决于量子位长度(设置能量标度)、温度(上面的项五；经由所需的重复)，而在较小的标度下，它将取决于读出时间，以及在一些参数范围内，PMM编程时间。
本文描述了QFP-Demux和DAC的各种实施方案，它们应当与现有的SFQ-DAC一样表现好，但有利地不耗散功率，因此去除了当前周期时间的几个重要部分。这种QFP-DAC/DEMUX实际上并没有改善加载时间，事实上它对于相同的I/O线来说稍微慢一些。改进I/O线和并行加载是加快这种速度的一种方法。QFP-DAC/DEMUX的最终参数设计由制造能力显著地驱动。
还描述了一种新的读出方案，其应该允许并行地读出量子位，以及以比现有设计高得多的速率读出量子位(例如，快约100倍)。列出了该读出方案中的设计参数。
为了满足所提出的要求，可以在DAC上运行锁定测量，其中DAC必须快速翻转状态，本节中提出了非耗散PMM方案，其消除了在现在需要的测量之间进行10毫秒冷却的需要并使测量受输入/输出(I/O)带宽或读出时间的限制。
图7A中示出的电路生成来自QFP的DAC所需的多通量量子，以与QFP解复用器树一起使用。图7A示出了由LATCH1和寻址的解复用器的最终分支的一部分。OFFSET信号被选择为QFP的“关闭”方向并且大于QFP之间耦接的通量。在这个小电路中的操作是：将OFFSET设置为0，施加LATCH1，将offset设置为大值，施加当施加LATCH信号时，这意味着将其从Φ0/2移动到Φ0，并且当未施加该信号时，它保持在Φ0/2。这可以在解复用器树的每一级别仅有一行时通过附加的共用LATCH“偏置”线很容易地实现(不同的是LATCH“偏置”是时间相关的)。
然后，在TIP没有输入的情况下认定LATCH2。原则上，可以将最后两个QFP级结合起来。现在，QFP-DAC的左手部分中只有一个具有正(负)通量量子，其余部分具有负(正)通量量子。将输入偏置电流施加到所有DAC结共用的电流偏置。这可以完成，因为一次只能切换一个DAC。最后，施加翻转脉冲，其添加到所选DAC中的信号并从所有其他DAC中去掉。所选择的DAC将暂时超过其临界电流，从而将通量量子从QFP DAC回路拖曳到DAC中。其他则不会。可以重复LATCH2/TIP周期以将所希望的一样多的通量量子加载到DAC中，而无需重新运行解复用器树。
由于量子通量参量QFP-DAC不需要芯片上功率，因此所有结的电流Ic几乎可以免费增加，尽管这可能在某个点需要新的三层结构以限制解复用器/DAC的增长，因为DAC变为结尺寸有限。这样可以降低DAC的电感、缩小DAC的占有面积并缩小量子位长度。这可以有利地形成更好的量子位和更快的处理器。值得注意的是，可能需要另一金属层或三层结构以实现较小的DAC。本文讨论的改善的重置方法可以促进DAC步长的同时减小和精度的提高。
量子通量参量数模转换器(QFP DAC)有利地促进将非常小的信号(QFP信号)用于多通量量子DAC。这可以有利地用于例如大的绝热量子处理器，或其中采用了quasi-dc磁场的任何量子处理器。这可以与高带宽线一起使用以在多GHz更新速率下运行，例如在具有以数百MHz速率更新的DAC的有限大小的树中。
图7A示出了根据至少一个示出的具体实施的耦接到QFP-数模转换器(QFP-DAC)702a，702b的锁存器控制的量子通量参量解复用器(QFP-Demux)电路700a。具体地，图7A示出了QFP解复用树的最后一级。
锁存器控制的QFP解复用器电路700a包括多个QFP 704(示出一个)，并且对于每个QFP 704，包括多个(例如，两个)量子通量参量锁存器(QFP锁存器)组或序列706a，706b(图7A中示出的每个序列都仅具有一个QFP锁存器)。每个QFP锁存器组或序列706a，706b都可选择性地操作为将通量操作性地耦接在QFP 704与相应的QFP-DAC对702a，702b的第一QFP-DAC 702a和第二QFP-DAC 702b中的相应一个之间。有利地，电流偏置线710被定位成在没有任何偏置电阻器的情况下将电流偏置施加到该QFP-DAC对702的QFP-DAC 702a，702b中的至少两者。
QFP-DAC 702包括通过电流偏置连接的非对称DC SQUID(在图7A的右手侧示出)。有可能消除电流偏置并使用磁偏置进入CJJ。没有它，电流偏置不需要偏置电阻器，这有利地没有热量，但需要将所有QFP-DAC 702串联地偏置。值得注意的是，偏置线710也可用于寻址不同的树。
QFP 704可以用作树结构中在树结构的分支之间的输入或节点。QFP 704包括第一材料回路712a，中断第一材料回路712a的第二材料回路712b以及中断第二材料回路712b的约瑟夫逊结对714a，714b。第二回路712b包括接口(例如，电感接口)716，该接口接收信号，例如命名为LATCH0的信号。第一材料回路712a包括接口(例如，电感接口)对718a，718b，该接口对被定位成将信号(例如，通量)通信地耦接到第一和第二QFP锁存器组或序列706a，706b的相应的第一QFP锁存器706a，706b的接口720a，720b(每组或每个序列中仅示出一个)。QFP 704的第一和第二材料回路712a，712b可以是例如在临界温度或低于临界温度时是超导的材料。
第一和第二QFP锁存器组或序列706a，706b的第一QFP锁存器706a，706b各自包括第一材料回路722a(图7A中仅一个被调出)、中断第一材料回路722a的第二材料回路722b(图7A中仅一个被调出)以及中断第二材料回路722b的约瑟夫逊结724a，724b对(图7A中仅一对被调出)。第一回路包括接口(例如，电感接口)725，该接口接收信号，例如命名为OFFSET的信号。第二回路722b包括接口(例如，电感接口)726，该接口接收信号，例如命名为LATCH1或的信号。通过将相反的信号LATCH1或施加到第一QFP锁存器706a，706b的第二回路722b的接口726，可以在第一回路722a中建立相反的电流(例如，顺时针和逆时针，如第一QFP锁存器706a，706b的第一回路722a中的箭头所示)。第一材料回路722a包括另一个接口(例如，电感接口)728(图7A中仅一个被调出)，该另一个接口被定位成将信号(例如，通量)通信地耦接到QFP锁存器706a，706b组或序列的相应的第二QFP锁存器或QFP-DAC 702a，702b的接口730(图7A中仅一个被调出)。第一QFP锁存器706a，706b的第一和第二材料回路722a，722b可以是例如在临界温度或低于临界温度时是超导的材料。
QFP-DAC 702a，702b各自包括第一材料回路738a(图7A中仅一个被调出)、中断第一材料回路738a的第二材料回路738b(图7A中仅一个被调出)以及中断第二材料回路738b的约瑟夫逊结对740a，740b(图7A中仅一对被调出)。第一回路738a包括多个接口(例如，三个电感接口)742，例如用于读出存储在QFP-DAC 702a，702b中的信号。第二回路738b包括接口(例如，电感接口)744，该接口接收信号，例如可操作为重置QFP-DAC 702a，702b的值的命名为RESET的信号。QFP锁存器组或序列706a，706b可操作为将经由QFP 704接收的信号解复用到QFP-DAC 702a，702b中，其最终可以从QFP-DAC 702a，702b读出。QFP-DAC 702a，702b的第一和第二材料回路可以是例如在临界温度或低于临界温度时是超导的材料。
QFP-DAC各自包括中断第一材料回路738a的第三材料回路738c(图7A中仅一个被调出)以及中断第三材料回路738c的约瑟夫逊结对746a，746b(图7A中仅一对被调出)。第一回路738a包括接口(例如，电感接口)736a，该接口接收信号，例如命名为TIP的信号。第二回路738c包括接口(例如，电感接口)736b，该接口接收信号，例如命名为LATCH2的信号。通过在QFP锁存器706a，706b的第一回路722a中建立相反的电流，可以建立相反的电流(例如，顺时针和逆时针，如QFP-DAC 702a，702b的第一回路738a中的箭头所示)。QFP-DAC 702a，702b的第一、第二和第三材料回路738a，738b，738c可以是例如在临界温度或低于临界温度时是超导的材料。
图7B示出了根据至少一个示出的具体实施的耦接到数模转换器(DAC)的主体通量(地址)控制的量子通量参量解复用器(QFP-Demux)电路700b。具体地，图7B示出了QFP解复用树的最后一级。
图7B中示出的许多结构与图7A中示出的结构相似或甚至相同，因此用相同的参考标号命名。为了简明和清晰起见，下面仅讨论图7B和图7A之间的显著差异。
与图7A的具体实施相反，图7B的具体实施将相同的LATCH1信号施加到第一QFP锁存器706a，706b两者，而不是将相同的OFFSET信号施加到第一QFP锁存器706a，706b两者，通过将相反的地址信号(其被命名为ADDR1和)经由地址线施加到第一QFP锁存器706a，706b来控制电流的方向。
需注意，解复用器在广播模式下也起作用，并且还可以使用OFFSET线生成从树的中间开始的信号。可以加载正脉冲和负脉冲。重置的方式与SFQ-DAC相同。可选地，通过过度偏置QFP-DAC的约瑟夫逊结，然后使偏置电流波动，同时抑制QFP-DAC的约瑟夫逊结以允许亚稳磁通量子离开，可以将所有QFP-DAC卸载。偏置电流的充分波动可引起已知状态。
通过使用直接寻址，QFP解复用器可以瓦解约5位(参见图7B)。例如，五条地址线可以对数地汇总到QFP主体中。这可以有利地用于处理树的物理上大部分(例如，前几个地址)。
在一些具体实施中，QFP-DAC在不受控制的MFQ模式下运行，以通过在翻转期间取消寻找DAC结和过电流偏置来提高加载速度。例如，这可能对仅用作读出链中的非线性放大器的QFP-DAC很有用。
LATCH和对的具体实施经由全局LATCHOFFSET线(图7B中未示出)和每一树级单个LATCH来最佳地完成。
LATCH寻址的解复用器可以作为复用器操作，该复用器可以用于读出。
此外，如果线真正受到限制，则QFP DAC的复合约瑟夫森结(CJJ)可以有意地进行非对称化，从而允许在LATCH寻址的具体实施中省略全局偏置线(图7A)。然而，这会导致余量减少，因为无法再来回切换“偏置”打开和关闭。
按照设计，QFP解复用器电路的负载带宽可以是能与之相比的SFQ解复用器电路的三分之一到一半。
可以实现新的重置方法作为图7A和/或图7B的QFP解复用器电路的一部分。具体地，这可以采用与每个回路并联的四个分流结，同样地偏置以提供比可能实现的改进的重置。这可以有效地被认为是DC SQUID，其中结和主回路都被抑制。结的抑制可消除非对称问题和β限制调制。在存在非对称性的情况下，它看起来比正常的分流重置要好一些。在具有QFP-DAC的情况下，MAX-SFQ可能能够显著地过度设计而不会受到任何损失，因此可以减少重置结尺寸并以这种方式赢得更可靠的重置。这种重置的好处是即使在回路中存在显著的非对称性，它也会重置为零通量量子，而分流的两个结重置具有取决于两个结的非对称性的最终状态。
使用足够短的功率脉冲进行快速锁定式测量可以有助于减少永磁存储器所采用的典型冷却时间，例如从几十毫秒到几十微秒。
图8示出了与图7A的锁存器控制的QFP解复用器电路相关联的信号的曲线图800。
具体地，曲线图800是无解复用器时，QFP-DAC的WRSPICE仿真；将解复用器模拟为通量输入。
曲线图800示出了当三个脉冲被加载到QFP-DAC中时，在曲线图800底部附近的相位802和电流804的值。曲线图800还示出了假的解复用器输入信号806、锁存器信号808和翻转脉冲810以及偏置电流812的值。曲线图800还示出了QFP结相位814的值。需注意，对QFP-DAC的重置是有噪声的，因为没有经由尖端线施加正确的输入信号来使QFP-DAC可逆地运行，因此QFP-DAC加载不是绝热的。如果输入信号(假的最后一个解复用器级)被反相，则没有通量被泵入回路。
可用于在无流电选择时进行多相通量DAC寻址的多结超导量子接口装置(SQUID)
通量泵
现有的架构使用X-Y-Z寻址方案来选择DAC进行编程。这些线中的一条(有时被命名为POWER线)流电地连接到DAC SQUID回路。然而，从POWER线到DAC的流电连接件使得一些替代的DAC内耦接方案例如流电共用电感变得不合适，如果使用约瑟夫逊DAC或者由高动态电感材料构造的DAC，则可能会以其他方式变得不合适。
另外两条线(被命名为ADDRESS和TRIGGER)在选择DAC时的动作是退化的，这意味着当它们的偏置总和超过阈值时，启用该DAC的选择(取决于POWER)。在操作点，POWER信号与ADDRESS和TRIGGER线不正交。以这种方式使用三个相对非正交偏置获得的操作余量在某种意义上比使用XY寻址获得的操作余量减少，因此这种方法不能很好地适应较高维度的寻址方案，可用的操作余量减少了1/(寻址维度的数目)。
通过下面描述的寻址方案在一定程度上改善了这两个问题，因为：(1)不需要通过寻址电路与DAC进行电流连接；以及(2)通量泵的控制信号相对更正交。
图9示出了根据至少一个示出的具体实施的寻址数模转换器(DAC)902的三结双回路通量泵电路900。
所示出的三结双回路通量泵电路900包括两个回路904a，904b(共同地称为904)。回路904中的每一个都具有由回路904中的连续邻近的一个共用的共用部分906a，906b(共同地称为906)。三结双回路通量泵电路900包括三个约瑟夫逊结908a，908b，908c。由回路904中的连续邻近的一个共用的回路904的共用部分906中的每一个都由约瑟夫逊结908a，908b，908c中的相应一个中断。三结双回路通量泵900的回路904中的每一个都具有相应的存储电感910a，910b。
两个接口912a，912b相对于回路904的相应的存储电感910a，910b定位以将通量Φxa,Φxb与其选择性地通信地耦接。每个回路904都可以由至少在临界温度下超导的材料构成。
DAC 902耦接到第一多结SQUID通量泵电路900的回路904b中的最末端一个。DAC的回路包括回路914，该回路包括由第一多结SQUID通量泵电路900的最末端回路904b共用的共用部分906b。DAC 902包括存储电感916。DAC 902的存储电感916是以下至少一个：磁电感；动态电感；约瑟夫逊电感；或磁电感、动态电感和约瑟夫逊电感中的两个或更多个的组合。DAC 902可以由至少在临界温度下超导的材料回路构成。
图9示出了最基础的实体，其中双回路、三结通量泵连接到单个超导存储电感器。电感和通量泵结的尺寸决定了DAC的最大有效容量。图10示出了用于图9的三结双回路通量泵的编程/解编程模式，所施加的通量波形1002和1004。同样示出的图9的结908c的约瑟夫逊相位1006是回路中的通量量子总数的2π倍。
图10中示出的一种编程操作模式示出了可以如何使用所施加的通量Φxa来将通量推入和推出908a/908b回路，所述施加的通量Φxb可以用于针对908b/908c回路这样做。如果一起操作，其中时钟相位Φxa相对于Φxb提前π/2，则通量被推动穿过泵进入DAC，其中编程信号每一周期一个Φ0。如果Φxa相对于Φxb延迟π/2，则通量将被泵出回路，或负通量将被泵入。图10中的三个时钟脉冲突发示出了NΦ0被泵入回路，2NΦ0被泵出，并且NΦ0被泵回。
图11示出了根据至少一个示出的具体实施的寻址数模转换器(DAC)902寻址的四结三回路通量泵电路1100。
四结三回路通量泵电路1100类似于三结三回路通量泵900(图9)，但在其上增加了一个回路。使用与图9和图12A的附带讨论中使用的相同的参考标号来标识类似或甚至相同的结构。为了简明和清晰起见，下面仅讨论图11和图9之间的显著差异。
如图所示，四结双回路通量泵增添了第三回路904c、第四约瑟夫逊结908d和第三回路904c中的第三存储电感901c。第三接口912c相对于第三存储电感910c定位以将通量Φxc与其选择性地通信地耦接。如前所述，每个回路904都可以由至少在临界温度下超导的材料构成。
图12A示出了根据至少一个示出的具体实施的用于图11的四结双回路通量泵的编程/解编程模式的最末端结908d的所施加的通量波形1202至1206和约瑟夫逊相位1208的曲线图1200a。
虽然示出为具有两个回路和三个约瑟夫逊结以及三个回路和四个约瑟夫逊结，但本文的教导内容可扩展到甚至更多的回路和约瑟夫逊结。增加回路的数目可以使通量在没有施加偏置的情况下存储在泵内，并且激活几个时钟就足以将通量放入回路中。
避开流电选择线(例如，在至少一些现有的具体实施中，POWER线)的优点之一是这允许连续的DAC存储回路流电地连接而不关心源侧的其他流电连接件，这可能继而形成其他不希望的电流返回路径。对于具有基于动态电感的存储元件的多级DAC，例如约瑟夫逊DAC或大λ薄膜TiN、NbN、NbTiN或粒状铝，这可能是特别有益的。在这种情况下，通过在铰接式存储回路中使用共用电感，而不是如在至少一些现有架构中那样将每个回路磁性地耦接到铰接式垫圈中，可以简化分配比的设计。
图12B是根据至少一个示出的具体实施的在两个通量DAC之间包括直接流电连接件的电路1200b的示意图。结1210和1212是到相应DAC的输入结，对应于例如图11中的908d。可以根据两个DAC回路的共用电感1214的值和它们各自的存储电感1216和1218来确定分配比。电路1200b包括电感1220。
利用多个相位，XYZ寻址方案是可能的，例如如图13所示。图13示出了根据至少一个示出的具体实施的经由多条地址线1352寻址相应的数模转换器(DAC)902a，902b，902c，902d，902e，902f，902g，902h(共同地称为902)的八个四结三回路通量泵电路组1100a，1100b，1100c，1100d，1100e，1100f，1100g，1100h(共同地称为1100)。
例如，四结三回路通量泵电路1100可以例如与四结三回路通量泵电路1100(图11)相同。DAC 902可以例如与DAC 902(图11)相同。使用与图11和图14的附带讨论中使用的相同的参考标号来标识类似或甚至相同的结构。为了简明和清楚起见，将不再重复对结构的描述，并且描述将集中于用于寻址四结三回路通量泵电路组或阵列的XYZ寻址方案。
具体地，八个DAC 902用由(2+2+2)条时钟线操作的八个三相通量泵1100寻址。在该装置组中，特定相位由N条线之一操作(图13中示出两条，由实线对虚线表示)。使选择成为可能，每个相位的线完全指定了哪个DAC被寻址。在每个相位处进行选择，在每种颜色的实线或虚线之间进行选择。
第一控制线组可以包括：第一控制线子组，以寻址第一多结SQUID通量泵电路子组，例如第一列多结SQUID通量泵电路1100a-1100d；以及第二控制线子组，以寻址第二多结SQUID通量泵电路子组，例如第二列多结SQUID通量泵电路1100e-1100h。
例如，第一控制线子组可以包括：第一控制线1352a，其耦接到第一子组的每个多结SQUID通量泵电路1100a-1100d的第一回路的相应接口；第二控制线1352b，其耦接到第一子组的每个多结SQUID通量泵电路1100a-1100d的第二回路的相应接口；以及第三控制线1352c，其耦接到第一子组的多结SQUID通量泵电路1100a-1100d的第三回路的相应接口。
例如，第二控制线子组可以包括：第一控制线1352d，其耦接到第二子组的每个多结SQUID通量泵电路1100e-1100h的第一回路的相应接口；第二控制线1352e，其耦接到第二子组的每个多结SQUID通量泵电路1100e-1100g的第二回路的相应接口；以及第三控制线1352f，其耦接到第三子组的多结SQUID通量泵电路1100e-1100h的第三回路的相应接口。
第一控制线组1352a-1352f(共同地称为1352)可以包括数目Nctrl条控制线，其中Nctrl＝2×N，并且其中存在总数Nfp个多结SQUID通量泵并且Nfp等于2(N+1)。
控制电路1360通信地耦接且可操作为实现通量信号的多相射频(RF)计时，而无到第一多结SQUID通量泵电路1100的回路的直流(DC)偏置。
通量信号的多相射频(RF)计时顺序地推动通量穿过第一多结SQUID通量泵的回路进入DAC 902。通量信号的多相射频(RF)计时顺序地推动通量穿过多结SQUID通量泵电路1100的回路到DAC 902之外。通量信号的多相射频(RF)计时的相位的总数等于进入DAC 902的第一多结SQUID通量泵电路1100的回路的总数N。
例如，控制电路1360可以顺序地将通量信号经由第一数目N个接口施加到多结SQUID通量泵电路1100的连续回路，其中施加到每个接口的相应的通量信号沿着多结SQUID通量泵电路1100的线性连续回路相对于施加到紧随其后的回路的相应的通量信号提前π/2。
而且例如，控制电路1360可以顺序地将通量信号经由第一数目N个接口施加到多结SQUID通量泵电路1100的连续回路，其中施加到每个接口的相应的通量信号沿着多结SQUID通量泵电路1100的线性连续回路相对于施加到紧随其后的回路的相应的通量信号延迟π/2。
一般来讲，对于n相计时方案，不完整的模式(例如，在一个或多个相上缺少时钟信号的模式)将干扰通过泵传输通量量子。至少对于某些参数值，以及对于某些时钟组合，此干扰不完整，并且部分计时可以传输脉冲。然而，阻塞脉冲可以有利地用在另外的静态线上以实现例如正常的X-Y-Z选择行为。这在图14的曲线图1400中示出。
图14示出了根据至少一个示出的具体实施的用于图11的四结双回路通量泵的编程/解编程模式的最末端结908d的所施加的通量波形和约瑟夫逊相位的曲线图1400。
具体地，曲线图1400示出了三个时钟信号1402，1404和1406，以及通量泵中的最后一个约瑟夫逊结908d的一个相位1408，展示了X-Y-Z选择能力。值得注意的是，最后一个序列在第三个时钟相位上采用了相反幅度的阻塞脉冲。
该序列示出了DAC的一个成功寻址，伴随着通量泵的输出结的相位提前，以及不导致相位提前的三个部分(2/3)选择。第三部分选择是具有挑战性的情况，并且需要阻塞脉冲(具有相反幅度的时钟脉冲)以防止对DAC的寻址。阻塞脉冲的需要并不限制X-Y-Z寻址方案，尽管它会在计算并行DAC加载方案时应用附加的约束。
图9至图14和附带讨论清楚地表明，至少多结超导量子接口装置(SQUID)通量泵可以包括：数目N个回路，其中N是大于或等于二的整数并且每个回路都包括至少在临界温度下超导的材料，回路中的每一个的一部分都由连续邻近的回路共用；数目M个约瑟夫逊结，其中M大于N，回路的各部分中的每一个都由连续邻近的回路共用，所述回路由约瑟夫逊结中的至少一个中断，回路中的每一个都具有相应的存储电感；以及第一数目N的接口，其相对于相应的回路定位以将通量与其选择性地通信地耦接。多结SQUID通量泵的回路形成线性回路阵列。数目N可以是例如从2到4的整数，包括端值在内。数目M等于和N+1。
DAC耦接到多结SQUID通量泵的最末端回路，该DAC包括材料回路和存储电感。DAC的回路的一部分由多结SQUID通量泵的最末端回路共用。接口可以各自是相应的电感接口，其定位为靠近多结SQUID通量泵的相应的回路的存储电感。
图15示出了根据至少一个示出的具体实施的操作多结超导量子接口装置(SQUID)通量泵的方法1500。
该方法在1502处开始，例如在电力的施加、问题的提交、例如通过调用例程或程序的请求或调用时。
在1504处，控制器电路将通量信号经由相应的第一接口施加到多结SQUID通量泵的第一回路。在1506处，控制器电路然后顺序地将通量信号经由相应的第二接口施加到多结SQUID通量泵的第二回路，其中施加到第二回路的通量信号与施加到第一回路的通量信号异相。
可选地，在通量泵包括第三回路的情况下，控制器电路在1508处将通量信号经由相应的第三接口顺序地施加到第一多结SQUI通量泵的至少第三回路。施加到第三回路的通量信号与施加到第二回路的通量信号异相。
可选地，在通量泵包括第四回路的情况下，控制器电路在1510处将通量信号经由相应的第四接口顺序地施加到第一多结SQUI通量泵的至少第四回路。施加到第四回路的通量信号与施加到第三回路的通量信号异相。
例如，控制器电路可以将相应的通量信号施加到相应的第一、第二和第三接口中的每一个，所述相应的通量信号沿着多结SQUI通量泵的线性连续回路相对于施加到紧随其后的回路的相应的通量信号π/2异相。
将通量信号施加到多结SQUID通量泵的第一回路、第二回路和可选地附加的(例如，第三)回路可以包括：施加通量信号，这顺序地推动通量穿过多结SQUID通量泵的回路进入数模转换器(DAC)中。例如，控制器电路可以将通量信号施加到多结SQUID通量泵的第一回路、第二回路和第三回路，其中施加到相应的第一接口、第二接口和至少第三接口中的每一个的相应的通量信号沿着多结SQUID通量泵的线性连续回路相对于施加到紧随其后的回路的相应的通量信号提前π/2。
另选地，将通量信号施加到多结SQUID通量泵的第一回路、第二回路和可选地附加的(例如，第三)回路可以包括：施加通量信号，这顺序地推动通量穿过多结SQUID通量泵的回路到数模转换器(DAC)之外。例如，控制器电路可以将通量信号施加到多结SQUID通量泵的第一回路、第二回路和第三回路，其中施加到相应的第一接口、第二接口和至少第三接口中的每一个的相应的通量信号沿着多结SQUID通量泵的线性连续回路相对于施加到紧随其后的回路的相应的通量信号延迟π/2。
将通量信号施加到第一多结SQUID通量泵的第一、第二和第三回路可以包括：经由第一、第二和第三控制线施加第一符号和第一幅度的通量信号；以及将第二符号和第一幅度的通量信号经由第四控制线顺序地施加到第二多结SQUID通量泵的回路中的至少一个，同时将通量信号施加到第一多结SQUID通量泵的第一、第二和第三回路，其中第二符号与第一符号相反。
方法1500在1512处终止，例如，直到被再次调用。
图16示出了根据至少一个示出的实施方案的操作多结超导量子接口装置(SQUID)通量泵的方法1600。
该方法在1602处开始，例如在电力的施加、问题的提交、例如通过调出例程或程序的请求或调用时。
控制器电路在1604处同时将第一符号和第一幅度的通量信号经由相应的第一接口施加到多结SQUID通量泵的第一回路；并且在1606处将第一符号和第一幅度的通量信号经由相应的第二接口施加到多结SQUID通量泵的所有其他回路，其中施加到所有回路的通量信号彼此同相。
将第一符号和第一幅度的通量信号施加到所有其他回路可以包括将第一符号和第一幅度的通量信号经由相应的第一、第二和第三控制线施加到第一多结SQUID通量泵的第一回路、第二回路和至少第三回路。
方法1600在1608处终止，例如，直到被再次调用。
重置通量DAC是一种具有挑战性的行为，因为图16B的曲线图1600b中示出的一个简单的重置方案涉及同时并且同相地激活所有时钟相位1610、1612和1614，以对DAC进行解编程(见1616)。如图16B所示，初始时钟序列1618对DAC回路进行编程，第二后续序列1620对其进行卸载。第二序列的本质区别在于脉冲同时发生，与编程序列的交错脉冲相反。当同时发生时，通量没有优选的方向，因此，将卸载任一方向的脉冲。因此，DAC首先用所描述的时钟序列进行编程。然后通过同时运行时钟来清空DAC。
对于具有相同设计容量的DAC有效的另一种方案是尝试使DAC过满，使DAC达到容量，然后将DAC通过已知量解编程。即使在各种DAC的设计容量彼此不同的情况下，这种方法仍然可以应用，并且可能只是某些DAC的编程起点不是中等规模，但可能是例如+10Φ0。实际上，所有DAC都可以充满至最大容量，然后不进行解编程，以将充满至最大容量作为起点。然而，这种方法不利地可能增加通量泵为实现给定的处理器状态而必须传输的Φ0的总数。
使用容量作为参考点并不能避免DAC的问题，DAC的容量正好在两个级别之间的边界上，因此，DAC在随后的重置中，在两种可能状态中的任一种状态下，随机地结束。可以通过为那些正好在边缘上(在名义上重置时)的DAC执行定制的逐DAC重置恢复来处理这种行为。在用于将DAC编程至最大容量的通量泵的情况下(或一些其他重置方案)，这可以通过在重置恢复序列中操作具有定制级别的单个通量泵而以类似的方式处理。
将X-Y-Z寻址扩展到多核处理器
上面讨论的X-Y-Z寻址方案可以扩展到具有多个核的处理器(例如，量子处理器)的情况。具体地，串联地增添两个或更多个处理器核允许使用一些相同的信号线(例如，用于驱动特定装置的IO线)。
信号线可以串联地连接在样品架、载体PCB或多芯片模块上，而单个芯可以在组装之前单独地测试和校准。
此多核处理器的示例具体实施可以具有N个核，其中每个核是量子位单元的布置。N可以是两个或更多个。量子位单元可以具有Q个量子位，例如八个量子位，并且核可以具有C个单元，例如24个单元。
在每一单元8个量子位的具体实施中，每一量子位有九个DAC，因此在单元中有五条触发线和15条地址线以及一条公共电力线。电力线选择片阵列，并且可以在不同的单元阵列之间共用地址线和触发线。考虑到具有每一核8个量子位的24个单元和N个核的具体实施，需要对9×8×(24×24)*N＝41,472N个DAC进行寻址。例如，在16个核的情况下，有661,248个DAC。这里讨论具有16个核的具体实施仅用于示例性目的，并且本领域技术人员将理解，也可以使用更少或更多数目的核。
X-Y-Z寻址需要三倍于线数的立方根的上限，或者在上面的示例中为264。为了使布局更规则，有可能使用电力线在每个处理器核上选择四分之一的单元，在上面的示例中为64条电力线，其中每条线选择6×24＝144个单元。为了对一组144个单元中的每个DAC进行寻址，需要24×5＝120条触发线和6×15＝90条地址线。因此，对于上面的示例，所有DAC的X-Y-Z编程的所需线的总数是64+120+90＝274。
编织的控制线
图17A示出了四个数模转换器(DAC)组1700a，1700b，1700c，1700d(共同地称为1700)，多条信号线1702a-1702c(共同地称为1702，为清楚起见，图17中仅三条被调出)被布置成单独地寻址DAC 1704(i，j)中的每一个(其中i是从1到n的整数，并且j是从1到n的整数，为了清楚说明，图17A中仅六个被调出，共同地称为1704)。根据至少一个示出的具体实施，控制电路1708通信地耦接以将信号经由相应的信号线对1702和四条电力线中的一条(未示出)提供到DAC 1704中的所选择的DAC。
在示出的具体实施中，每个DAC组1700a-1700d中的DAC 1704都被布置成相应的二维阵列，具有多个行(例如，水平地延伸跨过图纸)和多个列(例如，垂直地延伸跨过图纸)。经由四条信号线(未示出)中的相应一条控制或选择每个DAC组或阵列1700a-1700d，为了便于参考，可将该四条信号线命名为“电力线”。同样，可以将每个DAC组或阵列1700a-1700d命名为电力域；电力域中的每个DAC都由同一电力线控制或选择。每个DAC组或阵列1700a-1700d中的DAC 1704可以被布置或排列成六乘六(6×6)DAC网格或DAC四元组阵列(即，四个DAC)1710a，1710b(仅两个被调出，一个用于组或阵列1700a，一个用于组或阵列1700b，共同地称为1710)，每一电力域总共三十六(36)个DAC四元组1710和总共一百四十四(144)个DAC1704(例如，DAC组或阵列1700a-1700d)。虽然通常被示为有序阵列，但本文描述的许多技术和结构可以与非有序DAC阵列或组和/或其他装置一起使用。
除了“电力线”之外，还存在其他信号线1702与电力线组合以独特地寻址四个电力域1700a-1700d的一百四十四(144)个DAC 1704中的每一个。为便于参考，可以将这些附加的信号线1702命名为“控制线”。如下面所示和所述，这些控制线1702以编织图案或配置布置在相应组或阵列或电力域1700a-1700d上以实现非常有效的寻址方案，其中总数相对低的信号线1702用于寻址给定数目的DAC 1704。例如，数目Nsignal条信号线1702能够寻址4(Nsignal-1)2个DAC 1704，所述DAC通信地耦接到相应的信号线对1702和将经由由相应的信号线1702对承载的信号进行控制的一条电力线以及如经由控制电路1708所提供的一条电力线。因此，控制电路1708能够经由信号线对1702以及四条电力线中的一条独特地寻址每个DAC 1704。
数目Nsignal条信号线1702可以包括控制线组1702和电力线组(未示出)，并且每个三元组都由控制线1702中的两条和电力线中的一条的独特组合构成。信号线1702和电力线可以各自由至少在临界温度下超导的材料构成。
如上所述，DAC 1704排列成多个二维阵列，二维阵列中的每一个都包括相应的多个DAC 1704、该数目的信号线1702和第一信号线子组，该第一信号线子组的每条信号线都通信地耦接到相应的二维阵列的DAC。第一信号线子组的每条信号线都可以被命名为电力线并且通信地耦接到相应的二维阵列或电力域1700a-1700d的所有DAC。每条信号线1702都可以被命名为控制线1702并且在二维阵列1700a-1700d的两个或更多个中的每一个上通信地耦接到DAC子组1704。例如，第二信号线子组的每条信号线1702都通信地耦接到所有二维阵列1700a-1700d的DAC子组。
如图所示，第一控制线操作地定位为在第一二维DAC阵列的至少三行和至少三列的每一个中靠近至少一个DAC(例如，充分地接近以传输通量)以在第一二维DAC阵列的至少三行和至少三列的每一个中与相应的DAC通信地耦接。如图所示，第二控制线操作地定位为在第一二维DAC阵列的至少三行和至少三列的每一个中靠近至少一个DAC以在第一二维DAC阵列的至少三行和至少三列的每一个中与相应的DAC通信地耦接。第一控制线和第二控制线可以操作地定位为靠近不同的DAC，其中无共有的DAC。另选地，第一控制线和第二控制线可以操作地定位为靠近相同的至少一个DAC，其中至少一个DAC是共有的。
图17B示出了四个数模转换器(DAC)组1700a，1700b，1700c，1700d(共同地称为1700)和控制线1702，例如图17A的1702a，1702b和1702c(图17B中没有特别调出以防止杂乱)，并且示出了表示编织控制线1702的方向的多条对角线。
该方法可以有利地控制具有Nsignal条控制线的4(Nsignal-1)2个DAC。
关于控制线1702的编织，第一控制线定位为沿着第一二维DAC阵列1700a的第一对角线1770a靠近每个DAC以沿着第一二维DAC阵列1700a的第一对角线1770a与相应的DAC通信地耦接。第一控制线还定位为沿着第二二维DAC阵列1702b的第一对角线1770b靠近每个DAC以沿着第二二维DAC阵列1700b的第一对角线1770b与相应的DAC通信地耦接。同样，第一控制线还可以定位为沿着第三二维阵列1700c的第一对角线1770c和第四二维DAC阵列的1700d第一对角线1770d靠近每个DAC以分别沿着第三二维阵列1700c的第一对角线1770c和第四二维DAC阵列的1700d第一对角线1770d与相应的DAC通信地耦接。
在第一二维DAC阵列1700a的DAC排列成多行和多列的情况下，第一二维DAC阵列1700a的第一对角线1770a可以例如跨第一二维DAC阵列1700a的所有行和所有列延伸。在第二二维DAC阵列1700b的DAC排列成多行和多列的情况下，第二二维DAC阵列1700b的第一对角线1770b可以例如跨第二二维DAC阵列的所有行和所有列延伸。同样，第三和第四二维DAC阵列1700c，1700d的相应的第一对角线1770c，1770d可以例如分别跨第三和第四二维DAC阵列1700c，1700d的所有行和所有列延伸。
在一些具体实施中，第二二维阵列1702b的第一对角线1770b垂直于第一二维阵列1700a的第一对角线1770a，并且第三二维阵列1700c的第一对角线1770c垂直于第二二维阵列1700b的第一对角线1770b。在一些具体实施中，第四二维阵列1700d的第一对角线1770d垂直于第一二维阵列1700a的第一对角线1770a，并且第四二维阵列1700d的第一对角线1770d垂直于第三二维阵列1700c的第一对角线1770c。
具体地，第一控制线可以遵循沿着第一二维DAC阵列1700a的第一对角线1770a的曲折路径。第一控制线可以遵循沿着第二二维DAC阵列1700b的第一对角线1770b的曲折路径。第一控制线可以遵循沿着第三二维DAC阵列1700c的第一对角线1770c的曲折路径。第一控制线可以遵循沿着第四二维DAC阵列1700d的第一对角线1770d的曲折路径。同样地，附加的控制线可以遵循沿着第一、第二、或其他二维DAC阵列1700a-1700d的相应的对角线的曲折路径。
关于控制线的编织，第二控制线定位为沿着第一二维DAC阵列的第二对角线1772a靠近每个DAC以沿着第一二维DAC阵列1700a的第二对角线1772a与相应的DAC通信地耦接。第二控制线还定位为沿着第二二维DAC阵列1700b的第二对角线1772b靠近每个DAC以沿着第二二维DAC阵列1700b的第二对角线1772b与相应的DAC通信地耦接。同样，第二控制线还可以定位为沿着第三二维DAC阵列1700c的第二对角线1772c和第四二维DAC阵列的1700d的第二对角线1772d靠近每个DAC以分别沿着第三二维DAC阵列1700c的第二对角线1772c和第四二维DAC阵列的1700d的第二对角线1772d与相应的DAC通信地耦接。
在第一二维DAC阵列的DAC排列成多行和多列的情况下，第一二维DAC阵列1700a的第一对角线1772a可以例如跨第一二维DAC阵列1700a的所有行和所有列延伸。另选地，第一二维DAC阵列1700a的第二对角线1772a可以例如跨第一二维DAC阵列1700a的行子组(即，不到全部)和/或列子组(即，不到全部)延伸。因此，任何给定的控制线都可以沿着第一对角线部分地跨二维DAC阵列1700a-1700d延伸，然后切换方向，并沿着第二对角线跨二维DAC阵列1700a-1700d的其余部分延伸。第二对角线可以相对于第一对角线以非零角度例如以直角或90°延伸。在一些具体实施中，例如，对于足够大的DAC阵列，给定的控制线可以沿着一条、两条、三条或甚至更多的对角线延伸，每条连续的对角线都相对于前一条和后一条对角线以非零角度延伸。连续角度可以全部相同，或者一个或多个角度在幅度和/或方向上可以彼此不同。例如，非零角度可以例如包括90°、60°、45°或30°角。又例如，角度方向可以相对于前一条或后一条对角线顺时针或逆时针。因此，一些控制线可以在一个或多个DAC组或阵列1700a-1700d上采用侵权的的Z字形路径。
关于控制线的编织，第三控制线定位为沿着第一二维DAC阵列1800a的第三对角线1774a和第四对角线1776a靠近每个DAC以沿着第一二维DAC阵列1700a的第三对角线1774a和第四对角线1776a与相应的DAC通信地耦接。第四对角线相对于第三对角线以非零角度(例如，垂直、直角、90°)延伸。例如，在第一二维DAC阵列1700a的DAC排列成多个行和列的情况下，第一二维DAC阵列1700a的第三对角线1774a可以跨第一二维DAC阵列1700a的第一数目的行和第一数目的列延伸，并且第一二维DAC阵列1700a的第四对角线1776a可以跨第一二维DAC阵列1700a的第二数目的行和第二数目的列延伸。在一些具体实施中，第一数目和第二数目的行的组合包括第一二维DAC阵列1700a的所有行并且第一数目和第二数目的列的组合包括第一二维DAC阵列1700a的所有列。
第三控制线还可以定位为沿着第二二维DAC阵列1700b的第三对角线(未示出)和第四对角线(未示出)靠近每个DAC以沿着第二二维DAC阵列的第三对角线和第四对角线与相应的DAC通信地耦接，其中第二二维DAC阵列的第四对角线相对于第二二维DAC阵列的第三对角线以非零角度(例如，垂直、直角)延伸。第三控制线可以进一步定位为沿着第三维度DAC阵列1700c的第三对角线和第四对角线靠近每个DAC以沿着第三二维DAC阵列1700c的第三对角线和第四对角线与相应的DAC通信地耦接，其中第三二维DAC阵列1700c的第四对角线相对于第三二维DAC阵列1700c的第三对角线以非零角度延伸。第三控制线可以甚至进一步定位为沿着第四维度DAC阵列1700d的第三对角线和第四对角线靠近每个DAC以沿着第四二维DAC阵列1700d的第三对角线和第四对角线与相应的DAC通信地耦接，其中第四二维DAC阵列的第四对角线相对于第四二维DAC阵列1700d的第三对角线以非零角度延伸。
当每一列有偶数或奇数个DAC时，这个想法的具体实施存在细微差别。图18示出了用于编织交叉对的可重复片，其可以扩展到任意大量的线。
图18示出了根据至少一个示出的具体实施的DAC 1800和三条控制线1802a，1802b，1802c的四元组。DAC 1800、三条控制线1802a，1802b，1802c(共同地称为1802)的四元组可以与图17A和图17B的对应结构类似或甚至相同。图18更好地示出了控制线1802的物理布置，以单独地寻址四元组1800的DAC中的每一个。
四元组1800包括第一DAC 1804a，a、第二DAC 1804a，b、第三DAC 1804b，b和第四DAC 1804b，a。DAC中的每一个都包括材料回路、中断材料回路的约瑟夫逊结对以及接口对(例如，电感接口)。
第一控制线1802a操作地靠近四元组1800的第一DAC 1804a，a、第四DAC 1804b，a、第三DAC 1804b，b和第二DAC 1804a，b通过。第一控制线1802a包括操作地靠近第一、第四、第三和第二DAC 1804a，a、1804b，a、1804b，b、1804a，b的互补接口的接口(例如，电感接口)，以在其间提供信号(例如，通量)。
第二控制线1802b操作地靠近四元组1800的第四DAC 1804b，a和第一DAC 1804a，a通过。第二控制线1802b包括操作地靠近第四和第一DAC 1804b，a、1804a，a的互补接口的接口(例如，电感接口)，以在其间提供信号(例如，通量)。
第三控制线1802c操作地靠近四元组1800的第三DAC 1804b，b和第二DAC 1804a，b通过。第三控制线1802c包括操作地靠近第三和第二DAC 1804b，b，1804a，b的互补接口的接口(例如，电感接口)，以在其间提供信号(例如，通量)。
图19示出了根据至少一个示出的具体实施的采用控制线的编织布置来单独地寻址二维DAC组(例如，有序阵列)中的DAC的操作方法1900。
方法1900在1902处开始，例如响应于电力的施加、问题的提交、或响应于通过调出例程或程序的调用。
在第一时间段期间，控制电路在1904处将信号经由第一电力线施加到第一DAC组(例如，电力域)。
在第一时间段期间，控制电路在1906处将信号经由第一控制线施加到第一DAC组的第一子组。这与经由第一电力线施加信号同时进行。
在第一时间段期间，控制电路在1908处将信号经由第二控制线施加到第一DAC组的第二子组。这与经由第一电力线和经由第一控制线施加信号同时进行。第二DAC子组具有与第一DAC子组共同的单个DAC，因此单个DAC经由由一条电力线和两条控制线(即，三条信号线)的三元组提供的信号单独地寻址。
方法1900在1910处终止，例如，直到被再次调出或调用。
低场磁成像装置
期望在量子退火处理器附近在低温下测量磁场。现有的具体实施采用dc SQUID来测量处理器周围的磁场。通常，对于35个dc SQUID，使用13条偏置线，其中5条偏置线需要专门的滤波和电路板。随着量子处理器上的dc SQUID的消除，磁力仪是保留旧滤波器和电子板的唯一原因。数目N个DC SQUID通常需要约sqrt(N)条偏置线。Dc SQUID可能偶尔会在不需要时锁定到电压状态，从而不利地在芯片上生成热量。另外，dc SQUID设计限制了使主体电感过大，因为调制深度下降因此限制了SQUID的磁场灵敏度。
QFP磁力仪连接到移位寄存器并经由NDRO读出可用于有利地消除对DC SQUIDS的依赖。对于任何数量的线性连接的QFP磁力仪，所需的额外线的数量约为6。2维阵列的QFP磁力仪可以使用多达18条线。
QFP磁力仪是一种QFP，其主体不在地平面下，因此其简并点是外部磁场的函数。QFP的单次读取只给出0或1，因此QFP主体上的通量偏置被扫描，同时对QFP进行多次读取并监视输出，直到它从0切换到1。将结果拟合为双曲正切形状将允许非常精确地确定简并点(其中0群体和1群体相等)。
在+Φ0/2和+Φ0之间以及在-Φ0/2和-Φ0之间退火QFP，并且对得到的简并点求平均可以补偿非对称性。可以测量和补偿QFP退火线进入体内串扰。
如果QFP磁力仪配备有通量偏置线，或者如果施加的磁通量小于移位寄存器元件之间的耦接的通量，则QFP磁力仪也可以用作移位寄存器的元件。
例如，这使得设置为X-Y移位寄存器的QFP磁力仪网格能够用于磁场成像，其中一次读出QFP。必须用最简单的方法分别找到每个QFP的简并点。如果磁场足够小并且扫描每列的通量偏差以并行地找到列的QFP的简并点，则QFP也可以一次读出一列。
最简单的版本是用等效的QFP版本替换现有的X、Y、Small、Medium和Large dcSQUID。主体将是相同的，不同的是SQUID将通信地耦接到它们的邻居或者将它们连接到处理器的外部移位寄存器的小型移位寄存器以便插入外部移位寄存器的角落处的NDRO。
用作磁力仪的具有通量偏置的QFP可以例如用于补偿剩余磁场(例如，循环到9.2K、冷却、以4K读取、补偿、循环到9.2K、冷却等)。
在至少一个具体实施中，一种系统包括：第一量子通量参量(QFP)磁力仪组，第一QFP磁力仪组中的每个QFP磁力仪都包括相应的第一材料回路、相应的第二材料回路和包含约瑟夫逊结对的相应的复合约瑟夫逊结，该相应的第一材料回路和相应的第二材料回路在临界温度下超导，第二材料回路中断相应的第一材料回路，相应的约瑟夫逊结对中断第二材料回路并且在第二材料回路中相对于相应的第二材料回路中断相应的第一材料回路的节点彼此并联，相应的第二材料回路包括相应的第二回路电感接口以电感地接收控制信号从而控制相应的复合约瑟夫逊结，并且相应的第一材料回路包括第一多个回路电感接口，第一回路电感接口中的至少一个暴露于来自外部磁场的通量而无任何居间接地层以经由相应的QFP磁力仪来测量外部磁场；控制线组，其定位成将控制信号选择性地通信地耦接到第二回路电感接口；通量偏置线组，其定位成将通量偏置选择性地通信地耦接到第一QFP磁力仪组的QFP磁力仪中的每一个的第一回路电感接口中的至少一个以获得通量反馈从而测量外部磁场。在一些具体实施中，对于第一QFP磁力仪组的QFP磁力仪中的每一个，第一回路电感接口中的至少一些将相应的QFP磁力仪耦接到第一QFP磁力仪组的相邻QFP磁力仪的相应的第一回路电感接口。
该系统还可以包括处理器芯片，该处理器芯片包括多个量子位和多个耦接器，每个耦接器都操作以选择性地通信地耦接相应的量子位对，并且其中第一QFP磁力仪组被定位成检测外部磁场。第一QFP磁力仪组可以是处理器芯片的组成部分。经由通量偏置线通信地耦接到第一磁力仪组的QFP磁力仪的控制电路可操作为扫描施加到第一磁力仪组的QFP磁力仪中的主体的通量偏置，同时进行对第一磁力仪组的QFPP磁力仪的多个读出。控制电路可以至少部分地基于多个读出来确定第一磁力仪组的QFP磁力仪中的每一个的相应的简并点。例如，对于第一磁力仪组的QFP磁力仪中的每一个，控制电路将读出的相应的一组结果拟合为双曲正切形状，以便确定第一磁力仪组的QFP磁力仪中的每一个的相应的简并点。
控制电路还可以经由第一退火线组通信地耦接到到第一磁力仪组的QFP磁力仪并且可操作为对第一磁力仪组的QFP磁力仪中的每一个在+Φ0/2和+Φ0之间以及在-Φ0/2和-Φ0之间进行退火。
控制电路还可以确定确定退火线/QFP磁力仪串扰的量度；以及补偿确定的退火线/QFP磁力仪串扰。
该系统还可以包括通信地耦接到第一QFP磁力仪组的第一移位寄存器。第一移位寄存器可以采用基于QFP的移位寄存器的形式，其可以磁性方式和流电方式中的一种耦接到第一QFP磁力仪组中的相应磁力仪。
该系统还可以包括多个非耗散读出(NDRO)。
在操作中，控制电路可以对第一磁力仪组的QFP磁力仪中的每一个，扫描施加到相应QFP磁力仪的主体的通量偏置；并且进行对相应的QFP磁力仪的多个读出，同时扫描施加到相应的QFP磁力仪的主体的通量偏置。
在操作中，控制电路还可以施加通量偏置信号以在移位寄存器的连续元件之间顺序地移动量子通量值。
在操作中，控制电路还可以至少部分地基于多个读出来确定第一磁力仪组的QFP磁力仪中的每一个的相应的简并点。至少部分地基于多个读出来确定第一磁力仪组的QFP磁力仪中的每一个的相应的简并点可以例如包括将读出的相应的一组结果拟合为双曲正切形状，以便确定第一磁力仪组的QFP磁力仪中的每一个的相应的简并点。
在操作中，控制电路还可以将信号经由第一退火线组施加到第一磁力仪组的QFP磁力仪，以便对第一磁力仪组的QFP磁力仪中的每一个在+Φ0/2和+Φ0之间以及在-Φ0/2和-Φ0之间进行退火。
在操作中，控制电路还可以确定确定退火线/QFP磁力仪串扰的量度；以及至少部分地基于所确定的量度来补偿确定的退火线/QFP磁力仪串扰。
示例性超导量子处理器
图20是设计用于对部件进行量子退火(和/或绝热量子计算)的示例性超导量子处理器2000的一部分的示意图，由此可用于实现本发明的系统和装置。图20中示出的超导量子处理器2000的部分包括两个超导量子位2001和2002。还示出了在量子位2001和2002之间经由耦接器2010的可调谐耦接件(对角线耦接件)(即，提供2-本地交互)。虽然图20中示出的量子处理器2000的部分仅包括两个量子位2001，2002和一个耦接器2010，但本领域技术人员将会知道，量子处理器2000可以包括任何数目的量子位和在它们之间耦接信息的任何数目的耦接器。
可以实现图20中示出的量子处理器2000的部分以物理地实现量子退火和/或绝热量子计算。量子处理器2000包括多个接口2021-2025，该多个接口用于配置和控制量子处理器2000的状态。接口2021-2025中的每一个都可以通过相应的电感耦接结构实现，如图所示，作为编程子系统和/或进化子系统的一部分。另选地或除此之外，接口2021-2025可以通过流电耦接结构实现，例如，如本文其他地方更详细描述的。在一些实施方案中，接口2021-2025中的一个或多个可以由一个或多个DAC驱动。此编程子系统和/或进化子系统可以与量子处理器2000分离，或者它可以包括在本地(即，和量子处理器2000一起在芯片上)。
在量子处理器2000的操作中，接口2021和2024可以各自用于将通量信号耦接到量子位2001和2002的相应的复合约瑟夫逊结2031和2032中，从而实现系统哈密顿量中的可调谐隧穿项(Δi项)。该耦接件提供哈密顿量的非对角线σx项，并且这些通量信号是“离域信号”的示例。在量子计算中使用的哈密顿量(及其项)的示例在例如美国公布No.20140344322中更详细地描述。
类似地，接口2022和2023可以各自用于将通量信号施加到量子位2001和2002的相应的量子位回路中，从而实现系统哈密顿量中的hi项(量子位的无量纲本地场)。该耦接件提供系统哈密顿量中的对角线σz项。此外，接口2025可以用于将通量信号耦接到耦接器2010中，从而实现系统哈密顿量中的Jij项(耦接器的无量纲本地场)。该耦接件提供系统哈密顿量中的对角线项。
在图20中，分别在框2021a-2025a中指示接口2021-2025中的每一个对系统哈密顿量的贡献。如图所示，在图20的示例中，框2021a-2025a是用于量子退火和/或绝热量子计算的时变哈密顿量的元素。
在整个说明书和所附权利要求中，术语“量子处理器”用于概括地描述物理量子位(例如，量子位2001和2002)和耦接器(例如，耦接器2010)的集合。物理量子位2001和2002以及耦接器2010被称为量子处理器2000的“可编程装置”，并且它们的对应参数(例如，量子位hi值和耦接器Jij值)被称为量子处理器的“可编程参数”。在量子处理器的上下文中，术语“编程子系统”用于概括地描述用于将可编程参数和其他相关的控制电路和/或指令施加到量子处理器2000的可编程装置的接口(例如，“编程接口”2022，2023和2025)。
如前所述，编程子系统的编程接口可以与其他子系统通信，所述其他子系统可以与量子处理器分开或者可以本地地包括在处理器上。如稍后更详细描述的，编程子系统可以被配置为以量子处理器的机器语言接收编程指令并执行编程指令以根据编程指令对可编程装置进行编程。类似地，在量子处理器的上下文中，术语“进化子系统”用于概括地描述用于发展量子处理器2000的可编程装置和其他相关的控制电路和/或指令的接口(例如，“进化接口”2021和2024)。例如，进化子系统可以包括退火信号线和它们与量子位(2001，2002)的对应接口(2021，2024)。
量子处理器2000还包括读出装置2051和2052，其中读出装置2051与量子位2001相关联，并且读出装置2052与量子位2002相关联。在一些实施方案中，如图20所示，读出装置2051和2052中的每一个都包括电感地耦接到对应量子位的DC-SQUID。在量子处理器2000的上下文中，术语“读出子系统”用于概括地描述用于读出量子处理器中的量子位(例如，量子位2001和2002)的最终状态以产生位串的读出装置2051，2052。读出子系统还可以包括其他元件，诸如路由电路(例如，锁存元件、移位寄存器或复用器电路)和/或可以布置成替代配置(例如，XY可寻址阵列、XYZ可寻址阵列等)，其中的每一个都可以包括DAC。还可以使用诸如PCT专利公布WO2012064974中描述的替代电路来执行量子位读出。
虽然图20仅示出了两个物理量子位2001，2002、一个耦接器2010和两个读出装置2051，2052，但量子处理器(例如，处理器2000)可以使用任何数目的量子位、耦接器和/或读出装置，包括更大数目(例如，数百、数千或更多)的量子位、耦接器和/或读出装置。本文的教导内容应用于具有不同(例如，更大)数目的计算部件的处理器对于本领域普通技术人员来说应该是显而易见的。
超导量子位的示例包括超导通量量子位、超导电荷量子位等。在超导通量量子位中，约瑟夫逊结能量占主导或等于充电能量。在电荷量子位中，它是反相的。可以使用的通量量子位的示例包括：rf-SQUID，其包括由一个约瑟夫逊结中断的超导回路；持续电流量子位，其包括由三个约瑟夫逊结中断的超导回路等。
示例性超导动态电感DAC
图21示出了包括超导回路2108的示例DAC 2100，该超导回路在操作中承载超导电流。超导回路2108可包括任何合适的超导材料，例如铌、钛和/或类似物。超导回路2108可以耦接到流入线2120，其中电流被接收并流到流出线2122；通过流入线2120和流出线2122在超导回路2108上感应出电压。流出线2122可以可选地向其他装置提供电流(例如，通过充当其他装置的流入线2120)。例如，在一些具体实施中，DAC通过流入线2120和流出线2122串联地耦接在一起，从而向多个DAC提供电流。
超导回路2108由一个或多个约瑟夫逊结中断。例如，如图21所示，超导回路2108可由复合约瑟夫逊结(“CJJ”)2102中断。CJJ 2102包括多个约瑟夫逊结2104a，2104b(在示出的具体实施中，单独地和共同地称为2104，示出了两个约瑟夫逊结)，其中至少一些并联地布置。CJJ 2102的并行分支可以具有单独的偏置元件2106a，2106b(单独地和共同地称为2106)；例如，约瑟夫逊结2104a串联地耦接到偏置元件2106a，约瑟夫逊结2104b串联地耦接到偏置元件2106b。偏置元件2106可以电感地、流电地或以其他方式耦接到电信号以偏置通过它们各自的约瑟夫逊结2104的电流，从而可编程地修改CJJ 2102(以及因此DAC 2100)的行为。DAC中的约瑟夫逊结和/或CJJ的操作在例如美国专利No.7,876,248和8,098,179中更详细地描述。
超导回路2108也由耦接元件2110和能量存储元件2112中断，该耦接元件和能量存储元件接收由CJJ 2102的状态介导的超导电流。耦接元件2110将DAC 2100耦接到目标装置2130(例如，量子位、耦接器和/或量子处理器的另一可编程装置)。耦接元件2110可以包括电感器或DAC 2100和目标装置2130之间的流电连接件。图21示出了其中耦接元件2110包括电感器的示例具体实施。下文更详细地描述了其中耦接元件2110包括流电连接件的示例具体实施。
能量存储元件2112通过诱导比超导回路2108更低的电荷载体密度来提供动态电感。当电荷载体(例如，库珀电子对)通过能量存储元件2112时，它们的密度减小并且它们的速度相应地增加以便保存总电流。电荷载体的增加的速度存储动能，从而提供动态电感，该动态电感可以用来代替或辅助磁电感(诸如本文其他地方描述的传统磁电感能量存储器)。
在正常金属中，由于散射效应的优势，这种效应在亚太赫兹频率下通常可以忽略不计，散射效应通过焦耳加热快速地释放能量。然而，在超导体中，散射基本上减少。超导体中的动态电感效应可显著影响一系列频率的总电感，包括传统的AC频率。
在一些具体实施中，能量存储元件2112和耦接元件2110组合成单个元件。例如，如果能量存储元件2112也提供足够的通量，则其全部或部分可以用作全部或部分电感耦接元件。另选地或除此之外，能量存储元件2112的全部或部分可包括流电耦接元件的全部或一部分。
能量存储元件2112可以包括例如超导薄膜具体实施、基于约瑟夫逊结的具体实施和/或其他具体实施。下文将更详细地讨论能量存储元件2112的一些具体实施。某些具体实施可能在级联DAC的上下文中表现出特定行为(并且因此可以提供特定设计机会)，因此本公开将首先转向级联DAC具体实施的讨论。
示例性级联DAC
在一些具体实施中，多个DAC(包括例如DAC 2100)串联地耦接，其中DAC中的至少一个直接耦接到目标装置，而剩余的DAC通过直接耦接的DAC间接地耦接到目标装置。在一些具体实施中，第一DAC直接耦接到目标装置并且对由DAC表示的信号的一个或多个最高有效数位进行编码；其他DAC可以串联地耦接到到第一DAC，其中更远的DAC(相对于第一DAC)对越来越低的有效数位进行编码。级联DAC的具体实施在例如美国专利No.7,876,248和8,098,179中更详细地描述。
图22示出了具有第一DAC 2232a(表示一个或多个最高有效位)和第二DAC 2232B(表示一个或多个最低有效位)的级联DAC 2200的示意性示例。DAC 2232a和2232b(单独地和共同地称为DAC 2232)可经由CJJ2202a和2202b(单独地和共同地称为CJJ 2202)编程，并且分别具有能量存储元件2212a和2212b(单独地和共同地称为存储能量存储元件2212)。DAC 2232经由流入线2220接收电流并经由流出线2222接地。DAC 2232经由耦接件2210(如上所述，其可以是电感地、流电地或以其他方式实现)连接到目标装置2230。
DAC 2232共用流电连接件2216，其行为受能量存储元件2212的动态电感的影响。流电连接件2216将DAC 2232的超导回路耦接并产生共用部分2214，该共用部分是这两个DAC的超导回路的一部分。共用部分2214还提供动态电感；共用部分2214的动态电感将至少部分地定义DAC 2232之间的位权比(即，DAC 2232的位与其组合输出信号的相对有效性)。在一些具体实施中，共用部分2214的动态电感与更有效的DAC 2232(例如，DAC 2232a的能量存储元件2212a)的能量存储元件2212的动态电感成比例。
在一些具体实施中，共用部分2214的动态电感与共用部分2214的动态电感和表示一个或多个更高有效数位的DAC 2232(相对于共用共用部分2214的其他DAC 2232)的动态电感之和成比例。也就是说，总动态电感可以基于较低有效的DAC 2232的期望位权而在共用部分2214和较高有效的DAC 2232之间成比例地划分。当电流从能量存储元件2212b流过流电连接件2216时，电流将在共用部分2214和能量存储元件2212a之间相对于它们的动态电感之间的比成比例地划分。实际上，共用部分2214从较低有效的DAC 2232(例如，DAC2232b)的输出中虹吸掉电流，从而相对于较高有效的DAC 2232(例如，DAC 2232a)削弱其信号。共用部分2214的动态电感相对于较高有效的DAC 2232越低，虹吸掉的电流就越多(因为电流与电感成反比关系)，并且较低有效的DAC 2232的信号越弱。
例如，如果需要12位级联DAC 2200，则可以提供两个六位DAC 2232，其中较低有效的DAC 2232b的位权是较高有效的DAC 2232a的位权的1/64。因此，每个DAC的能量存储元件都必须能够以总电感(动态的和/或磁性的)的形式存储相当于26＝64的单通量量子Φ0的能量，并且在DAC的集体输出信号中，由较低有效的DAC 2232b提供的每个Φ0-当量贡献了由较高有效的DAC 2232a提供的一个Φ0能量的1/64。例如，这可以通过在共用部分2214和能量存储元件2212a之间划分64个单位的动态电感来实现，使得共用部分2214具有1个单位的动态电感，并且能量存储元件2212a具有63个单位的动态电感，从而导致由较低有效的DAC2232b输出的电流的1/64进入能量存储元件2212a。
在流电连接件2216和共用部分2214的动态电感与能量存储元件2212的动态电感成比例的级联DAC 2200的至少一些具体实施中，当前描述的系统和方法可以比至少一些基于磁电感的DAC相对更精确地和/或更可靠地限定DAC 2232之间的位权。如下面更详细讨论的，能量存储元件2212和共用部分2214(通常标识为图22中的区域2240)也可以或替代地需要比至少一些基于磁电感的DAC相对更小的空间。
示例性薄膜能量存储元件
图23示出了具有耦接到导线2304的超导膜2302的示例性能量存储区域2300。导线2304可为超导回路2108的一部分和/或可耦接到超导回路2108。超导膜2302是能量存储元件2112和/或2212的示例具体实施。
超导膜2302诱导动态电感LK，作为其总电感L的一部分。一般来讲，总电感L由L＝LK+LG给出，其中LG是由超导膜2302的磁场给出的几何电感。一般来讲，LK可能难以计算，因为它与复合表面阻抗Zs＝Rs+iXs成比例，其中Rs是材料在超导状态下的电阻，而Xs是阻抗Zs的电感分量(包括几何分量和动态分量)。根据德鲁特电荷传输模型，求解Rs需要求解复电导率然而，对于零温度下的理想超导体，所有激发都被抑制，因此Rs＝0。在可以忽略Xs的几何分量的情况下，可以进一步简化复合表面阻抗的计算。这对于膜的厚度t基本上小于有效穿透深度λeff(即，t<<λeff)来说是正确的。因此，对于在接近零的温度下零时的薄膜超导体，复合表面阻抗减小到大约Zs＝iXs＝iωLK＝iωμ0λeff，其中ω是角频率，μ0是真空渗透常数，并且λeff是材料的有效穿透深度。
因此，在接近零的温度下超导膜的动态电感与有效穿透深度λeff成比例。具体地，对于具有给定厚度t的膜，膜的动态电感与膜的宽度W与膜的长度L的比率成比例，其中长度在电流的方向上并且宽度与长度正交(需注意，宽度和长度都与测量厚度的维度正交)。即，对于具有给定厚度的超导膜，因此，为了以最小体积最大化动态电感，可能期望最小化膜2302的宽度，选择具有高的有效穿透深度λeff(相对于导线2304和/或超导回路208)的合适材料，并选择膜2302的长度，这实现了期望的动态电感。也可能有利的是，在受制于制造约束时，使材料的厚度t最小化，因为对于t<3λeff(bulk)(其中λeff(bulk)是整批材料而不是薄膜的有效穿透深度)，λeff成比例地增加到1/t2。在一些具体实施中，t<n·λeff(bulk)，其中n是显著小于1的某个值(例如，0.5、0.1、0.05、0.01等)。
在一些具体实施中，膜2302包括高穿透深度的材料，例如NbN、NbTiN或TiN。另选地或除此之外，可以使用其他具有高λeff的材料。例如，在一些具体实施中，可以使用粒状铝。
在一些具体实施中，膜2302完全设置在量子处理器的单个制造层内，并且基本上是平面的。膜2302的平面布置可以例如降低由于通量引起的相位下降的可能性和/或降低膜2302的动态电感对制造层之间的厚度变化的敏感性(从而使得膜2302更可能具有一致的λeff和更可预测的动态电感)。
至少一些此类具体实施涉及紧凑地布置能量存储元件212和/或312和/或降低由膜2302发出的任何通量的强度。例如，如图23的示例具体实施中所示，膜2302在平面区域内曲折。具体地，膜2302在沿长度方向维度2312和宽度方向维度2314延伸的区域2310内曲折。膜2302的长度方向部分2320跨长度方向维度延伸并在宽度方向维度2314上间隔开。宽度方向部分2322耦接长度方向部分2320。此类布置可以减小(相对于线性布置的膜2302)获得特定动态电感所需的宽度方向维度2314上的总距离。另选地或除此之外，此类布置可以使邻近的长度方向部分2320可以在相反的方向上承载电流，从而使膜2302破坏性地干扰其自身的磁场(可能减少或消除对屏蔽的需要和/或增加膜2302的行为的可预测性)。
然而，当通过膜2302的电流在角部分2324处转弯时，由包括该部分的膜2302的长度贡献的动态电感通常将小于由直部分(诸如长度方向部分2314的中心区域)贡献的动态电感。例如，在一些具体实施中，电流在那里转弯90度的角部分2324的贡献，如图23所示，估计为电流不转弯情况下的相同尺寸的区域的贡献的约0.55。在一些具体实施中，增加曲折导线的长度以补偿这一点。例如，如果角部分2324包括膜2302的区域的大约八分之一，则膜2302的长度(以电流测量，并且不一定仅在维度2312或2314的方向上测量)可以增加约7％(例如，在5％-10％的范围内的量)以补偿角部分2324的影响。
图24示出了级联的能量存储区域2400的示例具体实施，其具有流电地耦接到共用部分2414的两个超导膜2412a和2412b(共同地和单独地称为膜2412)。例如，可以通过图24的特征来实现图22的区域2240的特征；例如，能量存储元件可以至少部分地由膜2412实现，并且共用部分2214可以至少部分地由共用部分2414实现。膜2412可以流电地耦接到导线2404a，2404b和/或2404c(在图24中以虚线示出；共同地和单独地称为导线2404)。
在一些具体实施中，可能期望在共用部分2414上相对于膜2412提供低动态电感。一种实现此目的的方法是使共用部分2414比膜2412短得多(即，在电流方向上具有更短的长度)(但另外具有相同的材料、宽度和厚度)。然而，制造约束可能不允许形成这种短的共用部分2412(因为典型的制造技术涉及最小制造尺寸)。此外，可能需要或期望更多区域以将共用部分可靠地耦接到诸如导线2404和/或超导体2420的其他制造特征。
替代(或附加)方法是加宽共用部分2414(即，在与电流行进的方向正交的方向上扩展共用部分2414的区域)。如上所述，动态电感与长宽比成比例，因此(例如)将共用部分2414的宽度加倍可使其动态电感减半。然而，如果共用部分2414的长度很大，则可能需要增加大量的附加区域。
在一些具体实施中，膜2412和/或共用部分314的各部分耦接到一个或多个动态电感低的超导导线2404和/或其他超导体2420。例如，在图24中，共用部分2416的区域耦接到导线2404c，而另一区域耦接到超导体2420。超导体2420还可包括板、通孔或任何其他合适的结构。它不一定耦接到任何其他结构，尽管它可以选择性地这样做。
在共用部分2414的耦接区域中，电流具有替代的低电感路径，因此不会主要穿过共用部分2416的高电感材料。因此，此类耦接区域可能对共用部分2416的动态电感没有显著贡献。剩余的未耦接区域2416将具有由其长度、宽度、厚度和材料确定的动态电感，如上所述。这提供了一种方便的方式来提供各种尺寸的共用部分2216，同时仍然通过对未耦接的区域2416进行整形来获得期望的动态电感。
回到级联DAC 2200的较早示例，其中在DAC 2232之间存在1/64的期望位权，可以假设制造区域2400是在所有特征都由最小边长度为0.25μm的材料格形成的受限条件下制造。如果每个膜2412都曲折通过1.5μm乘2.5μm即6格×10格)的区域并包括五个6格长度方向部分，所述部分由四个1格宽度方向部分(所有部分都为一格宽)加上另外两个格(每个膜2412的靠近导线2412和超导体2420的两端上各一个)连接，那么每个膜2412都包括36个格。由于8个角格的影响，每个膜2412都具有与由约32个线性布置的格所生成的等效的有效动态电感。
为了在DAC 2232之间获得1/64的位权，可能期望共用部分2414(和/或非耦接区域2414)具有膜2412中每一个的动态电感的1/64。宽度为一个格的共用部分2414将需要半个格的长度(即，0.125μm，这违反了前述示例性制造约束)。通过使膜2412的长度加倍可以获得期望的位权，从而使由一个格组成的共用部分足够，尽管这将需要显著更大的扩展膜2412的面积。另选地，共用部分2412(和/或非耦接区域2416)可以制成其长度的两倍宽，从而在无扩展膜2412的情况下实现基本相同的位权并且导致共用部分2412(和/或未耦接区域2416)为两格宽且一格长。
为了进行比较，使用传统制造技术时，至少一些磁电感能量存储装置所占用的区域的边长为大约10μm(并且一些具体实施比这大得多)。因此，相对于至少一些磁电感能量存储装置，等效动态电感能量存储元件可能会节省超过95％的平面面积。当认为所公开的动态电感能量存储元件可以完全设置在一个制造层内并且发射相对弱的磁场，而至少一些磁感应能量存储装置使用几个(并且在一些具体实施中，全部可用)制造层并发射相对强的磁场时，这甚至更重要，这可能需要附加的屏蔽和/或需要其他装置与磁电感能量存储装置间隔开。
超导薄膜储能元件的动态电感响应被认为与电流的变化基本上是线性的，这在某些情况下可能是期望的。该特征(与本文其他地方描述的动态电感能量存储元件的其他可能期望的特征一样)不是必需的；例如，本文描述的约瑟夫逊结能量存储元件的至少一些具体实施通常不提供线性响应。
示例性约瑟夫逊结能量存储元件
图25A示出了示例约瑟夫逊结能量存储元件2500a，其包括脉冲发生器2502(其可包括例如流入导线、CJJ等)、由一个或多个约瑟夫逊结2504(示出了十四个，图25A中仅一个被调出)中断的存储回路2512以及与目标装置2530a的耦接件2532a。示例约瑟夫逊结能量存储元件2500a电感地耦接到目标装置2530。图25B示出了通过耦接件2532b流电地耦接到目标装置2530b的约瑟夫逊结能量存储元件2500b。约瑟夫逊结能量存储元件2500a和2500b在其他方面基本相似，并且为了方便起见在本文中共同地和单独地称为具有与目标装置2530的耦接件2532的约瑟夫逊结能量存储元件2500。
存储回路2512包括N个串联连接的约瑟夫逊结2504。每个约瑟夫逊结2504都诱导约瑟夫逊电感(动态电感的形式)，这取决于约瑟夫逊结2504的临界电流Ic(其通常与RNA，结电阻RN和结面积A的乘积成比例)。假设每个约瑟夫逊结2504都具有相同的临界电流Ic，则每个约瑟夫逊结2504上的相位下降为2π/N，并且在存储回路2512中的对应于p·Φ0的电流为I＝Icsin(2pπ/N)。
可以观察到N的最小尺寸以存储单个通量量子Φ0。即，对于小N(大致N<4)，由于约瑟夫逊结2504的自由能的负曲率，存储回路2512中的一个Φ0的存储通常将是不稳定的。存储回路2512的容量在N中近似为线性，因此设计来存储等效于PΦ0的能量的给定存储回路2512的N的最小尺寸是4P。在实践中，由于结临界电流Ic可能由于制造变化和/或其他因素而变化，因此可能期望提供多于4P的约瑟夫逊结2504(以避免用于将通量注入N＝4P环的电路由于此类变化需要在较低的相位阈值下工作的可能性)。例如，在一些具体实施中，N＝8P约瑟夫逊结2504设置在存储回路2512中。
尽管回路2512的能量存储随N线性地增加，但各个约瑟夫逊结不会对p(即，存储的能量的量)线性地响应。这是否影响提供给目标装置2530的信号的线性度(称为“DAC响应”)取决于耦接件2532。如果耦接件2532包括线性电感(例如，如图25A所示)，则DAC响应将随电流I＝Icsin(2pπ/N)非线性地变化。因此，由于Ic与RNA成比例，因此此具体实施可能对RNA的变化敏感。在一些具体实施中，每个约瑟夫逊结2504的RNA都相对于目标RNA偏离不超过阈值量。
然而，如果耦接件2532包括与共用约瑟夫逊结2504的流电连接(例如，如图25B所示)，则DAC响应将近似线性地变化(即，它将随着所存储的通量或sin(2pπ/N)的内核线性地变化)。因此，此类具体实施通常对RNA的变化不敏感，例外的是整个存储回路2512将受具有最小临界电流Ic的约瑟夫逊结的约束(约束该电流可能导致不可预测的行为)。
图26A和图26B示出了示例级联约瑟夫逊结DAC 2600a和2600b。图26A示出了可例如用于实现图22的级联DAC 2200的示例双DAC实施方案。图26B示出了示例三DAC实施方案，以说明扩展到两个以上级联DAC的潜力。图26A和图26B示出了DAC 2620a，2620b和(仅在图26B中)2620c(本文中共同地和单独地称为DAC 2620)，其具有存储回路2612a，2612b和(仅在图26B中)2612c(本文中共同地和单独地称为存储回路2612)，所述存储回路由相应的脉冲发生器2602a，2602b和(仅在图26B中)2602c驱动并且由共用部分2614a和(仅在图26B中)2614b(本文中共同地和单独地称为共用部分2614)耦接。回路2612包括非共用的约瑟夫逊结2604a，并且共用部分包括共用的约瑟夫逊结2604b(本文中共同地和单独地称为约瑟夫逊结2604)。
DAC 2620a经由耦接件2632直接耦接到目标装置2630，因此表示一个或多个最高有效数位。DAC 2620b和2620c串联地连接到DAC 2620a，使得DAC 2620c表示一个或多个最低有效数位，并且DAC 2620b表示比DAC 2620a较低有效且比DAC 2620c较高有效的一个或多个数位。共用部分2614包括约瑟夫逊结2604，所述约瑟夫逊结是相邻DAC 2620共有的。例如，存储回路2612a和2612b各自包括共用部分2614a，并且存储回路2612b和2612c各自包括共用部分2614b。
DAC 2612的相对位权部分地由共用部分2614确定。假设两个邻近回路2612中的每一个都包括N个约瑟夫逊结2604，其中M个约瑟夫逊结2604是公共的(即，共用部分2614具有M个约瑟夫逊结2604)。如上文讨论的，对于相当于存储在一个回路2612a上的pΦ0通量的能量，在每个约瑟夫逊结2604上存在2pπ/N的相位下降。因此，在共用部分2614的所有约瑟夫逊结2604上存在2Mpπ/N的总相位下降。这将在另一个回路2612b上诱导2Mpπ/N(N-M)的相应的相位下降。如果相当于通量qΦ0的能量也存储在另一个回路2612上，那么回路2612a中的非共用约瑟夫逊结2604a上的相位下降将是(2π/N)(p-q·M/(N-M))，从而产生有效的位权比M/(N-M)。例如，如果N＝80且M＝8，则位权比为1/9。
由于存储在一个回路2612中的能量将有效地“溢出”到邻近回路2612中(并且可能超出，如果另外的回路2612级联在一起)，则每个约瑟夫逊结2604都可能经历比单回路情况下预测的约2πp/N更大的相位下降。相反，对于双回路具体实施，非共用约瑟夫逊结2604a上的最大相位下降(对于最大p，当p＝-q时发现)为约2πp/(N-M)，并且共用约瑟夫逊结2604b上的最大相位下降是4πp/N，大约是单回路情况下的最大相位下降的两倍。
因此，在一些具体实施中，共用约瑟夫逊结2604b的面积大于非共用约瑟夫逊结2604a的面积。例如，共用约瑟夫逊结2604b的面积可以是非共用约瑟夫逊结2604a的面积的两倍。又如，共用的约瑟夫逊结2604b的面积可以是非共用的约瑟夫逊结2604a的2N/(N-M)倍大(尽管对于N>>M，这大致相同)。
由于每个约瑟夫逊结2604上的相位下降与结的面积成比例，因此增加共用约瑟夫逊结2604b的面积将导致对于给定的M，共用部分2614上的总相位下降减小。通过与共用部分2614的面积的增加成比例地增加M的大小，可以减轻这种影响。例如，如果共用约瑟夫逊结2604b的面积是非共用约瑟夫逊结2604a的面积的两倍，那么M的大小可以加倍以适应相同的最大能量存储。
另选地，约瑟夫逊结2604a和2604b的尺寸可以相同，并且可以限制施加到回路2612a和2612b的电流以避免共用约瑟夫逊结2604b过载。
可以将两个以上的约瑟夫逊结DAC 2620级联在一起，如图26B中所示(例如)。一般来讲，如果N个约瑟夫逊结2604串联地布置在单个回路2612中，则该回路具有R的动态范围，但D个回路2612(其在它们之间具有分开的N个约瑟夫逊结2604)的动态范围为约(R/D)D。例如，假设对于每个Φ0容量具有8个约瑟夫逊结2604，则四个回路2612可以实现具有大约180个约瑟夫逊结2604的1000Φ0的动态范围，而三个回路2604将需要大约240个约瑟夫逊结2604并且两个回路2604将需要大约500个约瑟夫逊结2604来实现相同的动态范围。
从前面的讨论可以明显看出，具有期望位权的级联的基于约瑟夫逊结的DAC的设计可能比等效磁电感DAC的设计简单得多，这通常通过模拟复杂三维磁结构周围的磁场来完成。此外，位权比通常对层厚度的变化和RNA相对不敏感，与某些磁电感DAC相比，这可以提供相对可预测的行为。此外，尽管约瑟夫逊结DAC的一些具体实施可能需要比薄膜能量存储DAC的一些具体实施相对更多的面积，但这两者都有可能使用显著减小的平面占有面积、使用更少的层并产生比至少一些磁电感DAC实质程度更小的磁干扰，不管是否存储了等效量的能量。
所枚举的示例实施方案
以下枚举的示例实施方案提供了本发明的非限制性示例实施方案的特征和特征组合的示例。
示例实施方案1.一种系统，其包括：
至少第一多结超导量子接口装置(SQUID)通量泵，其包括：数目N个回路，其中N是大于或等于二的整数并且每个回路都包括至少在临界温度下超导的材料，回路中的每一个的一部分都由回路中的连续邻近的一个共用；数目M个约瑟夫逊结，其中M大于N，回路的各部分中的每一个都由回路中的连续邻近的一个共用，所述回路由约瑟夫逊结中的至少一个中断，回路中的每一个都具有相应的存储电感；以及
第一数目N个接口，其相对于回路中的相应回路定位以将通量与其选择性地通信地耦接。
示例实施方案2.根据示例实施方案1所述的系统，其还包括：
数模转换器(DAC)，其耦接到第一多结SQUID通量泵的回路中的最末端一个，DAC包括至少在邻接温度下超导的材料回路和存储电感。
示例实施方案3.根据示例实施方案2所述的系统，其中DAC的存储电感是以下至少一个：磁电感；动态电感；约瑟夫逊电感；或磁电感、动态电感、约瑟夫逊电感中的两个或更多个的组合。
示例实施方案4.根据示例实施方案1所述的系统，其中DAC的回路的一部分由第一多结SQUID通量泵的最末端回路共用。
示例实施方案5.根据示例实施方案1所述的系统，其中第一数目N个接口中的接口各自是相应的电感接口，其定位为靠近第一多结SQUID通量泵的回路中的相应回路的存储电感。
示例实施方案6.根据示例实施方案1所述的系统，其中第一多结SQUID通量泵的回路形成线性回路阵列。
示例实施方案7.根据示例实施方案1所述的系统，其中数目N在2和4之间，包括端值在内。
示例实施方案8.根据示例实施方案1所述的系统，其中数目M等于N+1。
示例实施方案9.根据示例实施方案1或8中任一项所述的系统，其还包括：
控制电路，其可操作为实现通量信号的多相射频(RF)计时，而无到第一多结SQUID通量泵的回路的直流(DC)偏置。
示例实施方案10.根据示例实施方案9所述的系统，其中通量信号的多相射频(RF)计时顺序地推动通量穿过第一多结SQUID通量泵的回路进入DAC。
示例实施方案11.根据示例实施方案9所述的系统，其中通量信号的多相射频(RF)计时顺序地推动通量穿过第一多结SQUID通量泵的回路到DAC之外。
示例实施方案12.根据示例实施方案9所述的系统，其中通量信号的多相射频(RF)计时的相位的总数等于进入DAC的第一多结SQUID通量泵的回路的总数N。
示例实施方案13.根据示例实施方案1或8中任一项所述的系统，其还包括：
控制电路，其通信地耦接以将通量信号经由第一数目N个接口顺序地施加到第一多结SQUID通量泵的回路，其中施加到每个接口的相应的通量信号沿着第一多结SQUID通量泵的线性连续回路相对于施加到回路中的紧随其后的一个的相应的通量信号提前π/2。
示例实施方案14.根据示例实施方案1或8中任一项所述的系统，其还包括：
控制电路，其通信地耦接以将通量信号经由第一数目N个接口顺序地施加到第一多结SQUID通量泵的回路，其中施加到每个接口的相应的通量信号沿着第一多结SQUID通量泵的线性连续回路相对于施加到回路中的紧随其后的一个的相应的通量信号延迟π/2。
示例实施方案15.根据示例实施方案1所述的系统，其还包括：
第一控制线组，该第一控制线组由以下各项组成：第一控制线，其耦接到第一多结SQUID通量泵的回路中的第一个的接口；第二控制线，其耦接到第一多结SQUID通量泵的回路中的第二个的接口；以及第三控制线，其耦接到第一多结SQUID通量泵的回路中的第三个的接口。
示例实施方案16.根据示例实施方案1所述的系统，其还包括：
多个附加的多结SQUID通量泵，其各自包括：相应数目N个回路，回路中的每一个的一部分都由回路中的连续邻近的一个共用；相应的数目M个约瑟夫逊结，回路的各部分中的每一个都由回路中的连续邻近的一个共用，所述回路由约瑟夫逊结中的至少一个中断，回路中的每一个都具有相应的存储电感；以及
对于附加的多结SQUID通量泵中的每一个，附加数目N个接口，接口相对于附加的多结SQUID通量泵中的相应一个的回路中的相应回路定位以将通量与其选择性地通信地耦接。
示例实施方案17.根据示例实施方案16所述的系统，其还包括：
第一控制线组，该第一控制线组包括第一控制线子组，该第一控制线子组包括：第一控制线，其耦接到第一多结SQUID通量泵子组的每个多结SQUID通量泵的回路中的相应的第一个的接口；第二控制线，其耦接到第一多结SQUID通量泵子组的每个多结SQUID通量泵的回路中的相应的第二个的接口；以及第三控制线，其耦接到第一多结SQUID通量泵子组的每个多结SQUID通量泵的回路中的相应的第三个的接口，其中第一多结SQUID通量泵子组包括至少3个多结SQUID通量泵。
示例实施方案18.根据示例实施方案17所述的系统，其中：
第一控制线组包括第二控制线子组，该第二控制线子组包括：第一控制线，其耦接到第二多结SQUID通量泵子组的每个多结SQUID通量泵的回路中的相应的第一个的接口；第二控制线，其耦接到第二多结SQUID通量泵子组的每个多结SQUID通量泵的回路中的相应的第二个的接口；以及第三控制线，其耦接到第二多结SQUID通量泵子组的每个多结SQUID通量泵的回路中的相应的第三个的接口，其中第二多结SQUID通量泵子组包括至少3个多结SQUID通量泵。
示例实施方案19.根据示例实施方案16所述的系统，其还包括：
第一J个控制线组，J＝2×N，并且其中存在总数目I个多结SQUID通量泵，并且I等于2(N+1)。
示例实施方案20.一种在系统中进行操作的方法，该系统包括：多个多结超导量子接口装置(SQUID)通量泵，其各自包括：数目N个回路，其中N是大于或等于二的整数，回路中的每一个的一部分都由回路中的连续邻近的一个共用；数目M个约瑟夫逊结，其中M大于N，回路的各部分中的每一个都由回路中的连续邻近的一个共用，所述回路由约瑟夫逊结中的至少一个中断，回路中的每一个都具有相应的存储电感；对于多结SQUID通量泵中的每一个，数目N个接口，其相对于相应的多结SQUID通量泵的回路中的相应回路定位以将通量与其选择性地通信地耦接，该方法包括：
顺序地：
将通量信号经由接口中的相应的第一个施加到多结SQUID通量泵中的第一个的回路中的第一个；以及
将通量信号经由接口中的相应的第二个施加到多结SQUID通量泵中的第一个的回路中的第二个，其中施加到回路中的第二个的通量信号与施加到回路中的第一个的通量信号异相。
示例实施方案21.根据示例实施方案20所述的方法，其还包括：
将通量信号经由接口中的相应的第三个施加到多结SQUID通量泵中的第一个的回路中的第三个，其中施加到回路中的第三个的通量信号与施加到回路中的第二个的通量信号异相。
示例实施方案22.根据示例实施方案21所述的方法，其还包括：
将通量信号经由接口中的相应的第四个施加到多结SQUID通量泵中的第一个的回路中的第四个，其中施加到回路中的第四个的通量信号与施加到回路中的第三个的通量信号异相。
示例实施方案23.根据示例实施方案21所述的方法，其中将通量信号施加到多结SQUID通量泵中的第一个的回路中的第一个、第二个和第三个包括将相应的通量信号施加到相应的第一接口、第二接口和至少第三接口中的每一个，所述相应的通量信号沿着多结SQUID通量泵中的第一个的线性连续回路相对于施加到回路中的紧随其后的一个的相应的通量信号π/2异相。
示例实施方案24.根据示例实施方案23所述的方法，其中将通量信号施加到多结SQUID通量泵中的第一个的回路中的第一个、第二个和第三个包括：
将通量信号施加到多结SQUID通量泵中的第一个的第一回路、第二回路和第三回路，其中施加到相应的第一接口、第二接口和至少第三接口中的每一个的相应的通量信号沿着第一多结SQUID通量泵的线性连续回路相对于施加到回路中的紧随其后的一个的相应的通量信号提前π/2。
示例实施方案25.根据示例实施方案23所述的方法，其中将通量信号施加到多结SQUID通量泵中的第一个的回路中的第一个、第二个和第三个包括：
将通量信号施加到多结SQUID通量泵中的第一个的第一回路、第二回路和第三回路，其中施加到相应的第一接口、第二接口和至少第三接口中的每一个的相应的通量信号沿着第一多结SQUID通量泵的线性连续回路相对于施加到回路中的紧随其后的一个的相应的通量信号延迟π/2。
示例实施方案26.根据示例实施方案21所述的方法，其中将通量信号施加到多结SQUID通量泵中的第一个的回路中的第一个、第二个和第三个包括：施加通量信号，这顺序地推动通量穿过第一多结SQUID通量泵的回路进入数模转换器(DAC)。
示例实施方案27.根据示例实施方案21所述的方法，其中将通量信号施加到多结SQUID通量泵中的第一个的回路中的第一个、第二个和第三个包括：施加通量信号，这顺序地推动通量穿过第一多结SQUID通量泵的回路到数模转换器(DAC)之外。
示例实施方案28.根据示例实施方案21所述的方法，其中将通量信号施加到多结SQUID通量泵中的第一个的回路中的第一个、第二个和第三个包括：经由第一控制线、第二控制线和第三控制线施加第一符号和第一幅度的通量信号；并且还包括：
将第二符号和第一幅度的通量信号经由第四控制线顺序地施加到多结SQUID通量泵中的第二个的回路中的至少一个，同时将通量信号施加到多结SQUID通量泵中的第一个的回路中的第一个、第二个和第三个，第二符号与第一符号相反。
示例实施方案29.一种在系统中进行操作的方法，该系统包括：多个多结超导量子接口装置(SQUID)通量泵，其各自包括：数目N个回路，其中N是大于或等于二的整数，回路中的每一个的一部分都由回路中的连续邻近的一个共用；数目M个约瑟夫逊结，其中M大于N，回路的各部分中的每一个都由回路中的连续邻近的一个共用，所述回路由约瑟夫逊结中的至少一个中断，回路中的每一个都具有相应的存储电感；对于多结SQUID通量泵中的每一个，数目N个接口，其相对于相应的多结SQUID通量泵的回路中的相应回路定位以将通量与其选择性地通信地耦接，该方法包括：
同时地：
将第一符号和第一幅度的通量信号经由接口中的相应的第一个施加到多结SQUID通量泵中的第一个的回路中的第一个；以及
将第一符号和第一幅度的通量信号经由接口中的相应的第二个施加到多结SQUID通量泵中的第一个的所有其他回路，其中施加到所有回路的通量信号彼此同相。
示例实施方案30.根据示例实施方案29所述的方法，其中将第一符号和第一幅度的通量信号施加到多结SQUID通量泵中的第一个的所有其他回路包括首先将第一符号和第一幅度的通量信号经由第一控制线、第二控制线和第三控制线中的相应一个施加到多结SQUID通量泵中的第一个的第一回路、第二回路和至少第三回路。
示例实施方案31.一种在计算系统中进行操作的方法，该计算系统包括：多个数模转换器(DAC)；多个基于量子通量参量(QFP)的移位寄存器，其各自具有相应的基于QFP的移位寄存器元件组，所述基于QFP的移位寄存器元件各自可以磁性方式或流电方式中的一种方式耦接到DAC中的相应DAC；多个电力线；以及多个触发线，其中：DAC中的每一个都可由三个信号的三元组连续多次独立地寻址以存储可变数目的通量量子，三个信号的三元组包括经由移位寄存器元件接收的第一信号、经由电力线接收的第二信号和经由触发线接收的第三信号，该方法包括：
重置所有的DAC；
将信号施加到电力线中的一个或多个；
将顺时针持续电流施加到第一数目的基于QFP的移位寄存器元件，所述第一数目的基于QFP的移位寄存器元件耦接到其中将要加载通量量子的DAC；
将逆时针持续电流施加到第二数目的基于QFP的移位寄存器元件，所述第二数目的基于QFP的移位寄存器元件耦接到其中不要加载通量量子的DAC；以及
对于第一次数，将信号施加到触发线，其中第一次数等于要加载的通量量子的总数。
示例实施方案32.根据示例实施方案31所述的方法，其还包括：
基于要加载到DAC的多个通量量子来对所有DAC进行分类；
为对通量量子进行编程整数i次(从i等于2到最大数目n)：
将顺时针持续电流施加到多个基于QFP的移位寄存器元件，所述多个基于QFP的移位寄存器元件耦接到其中要加载至少i个通量量子的DAC；
将逆时针持续电流施加到多个基于QFP的移位寄存器元件，所述多个基于QFP的移位寄存器元件耦接到其中要加载少于i个通量量子的DAC；以及
将信号施加到触发线。
示例实施方案33.根据示例实施方案32所述的方法，其中通量量子的最大数目n在18和22之间。
示例实施方案34.一种操作系统的方法，该系统包括：多个量子通量参量(QFP)；至少一个量子通量参量数模转换器(QFP-DAC)对；电流偏置线，其在没有任何偏置电阻器的情况下，将电流偏置施加到至少一个QFP-DAC对的QFP-DAC两者；以及对于多个QFP中的每个QFP，相应的第一数目的量子通量参量锁存器(QFP锁存器)，其可选择性地操作为在QFP与至少一个QFP-DAC对的QFP-DAC中的第一个之间通信地耦接通量；以及相应的第二数目的QFP锁存器，其可选择性地操作为在QFP与至少一个QFP-DAC对的QFP-DAC中的第二个之间通信地耦接通量，该方法包括：
在第一时间段期间，同时地：
将信号施加到第一数目的QFP锁存器中的第一个；以及
将信号施加到第二数目的QFP锁存器中的第一个；以及
在至少一个QFP-DAC对的QFP-DAC中的至少一个与量子通量参量中的相应一个之间传递通量量子状态。
示例实施方案35.根据示例实施方案34所述的方法，其还包括：
将信号施加到QFP-DAC中的第一个；以及
将信号施加到QFP-DAC中的第二个。
示例实施方案36.根据示例实施方案35所述的方法，其中将信号施加到第一数目的QFP锁存器中的第一个和将信号施加到QFP-DAC中的第一个包括：顺序地施加信号以将信息加载到DAC的第一个中，并且其中将信号施加到第二数目的QFP锁存器中的第一个和将信号施加到QFP-DAC中的第二个包括顺序地施加信号以将信息加载到DAC的第二个中。
示例实施方案37.根据示例实施方案34所述的方法，其还包括：
将信号施加到第一QFP锁存器对中的第二个；以及
将信号施加到第二QFP锁存器对中的第二个。
示例实施方案38.根据示例实施方案37所述的方法，其还包括：
将信号顺序地施加到QFP-DAC中的第一个，同时将信号施加到第一数目的QFP锁存器中的第一QFP锁存器和第二QFP锁存器；以及
将信号顺序地施加到QFP-DAC中的第二个，同时将信号施加到第二数目的QFP锁存器中的第一QFP锁存器和第二QFP锁存器。
示例实施方案39.根据示例实施方案38所述的方法，其中将信号施加到QFP-DAC中的第一个包括将相应的第二锁存器信号施加到QFP-DAC中的第一个并且将信号顺序地施加到QFP-DAC中的第二个包括将相应的第二锁存器信号施加到QFP-DAC中的第二个。
示例实施方案40.根据示例实施方案38所述的方法，其中将信号施加到QFP-DAC中的第一个包括将相应的第一尖端信号施加到QFP-DAC中的第一个同时将第二锁存器信号施加到其上，并且将信号施加到QFP-DAC中的第二个包括将相应的第一尖端信号施加到QFP-DAC中的第二个同时将第二锁存器信号施加到其上。
示例实施方案41.根据示例实施方案40所述的方法，其还包括：
将重置信号施加到QFP-DAC中的至少一个；以及
将相应的偏置信号施加到QFP-DAC中的至少一个。
示例实施方案42.根据示例实施方案37所述的方法，其中将信号施加到第一数目的QFP锁存器中的第一个和第二个和将信号施加到第二数目的QFP锁存器中第一个和第二个包括将信号施加到QFP锁存器以将信息加载到QFP-DAC中。
示例实施方案43.根据示例实施方案42所述的方法，其还包括：
在将信号施加到QFP锁存器之前将重置信号施加到QFP-DAC以在给定周期中将信息加载到QFP-DAC中。
示例实施方案44.根据示例实施方案37所述的方法，其中将信号施加到第一数目的QFP锁存器中的第一个和第二个和将信号施加到第二数目的QFP锁存器中第一个和第二个包括将信号施加到QFP锁存器以作为量子通量参量解复用器(QFP-Demux)操作。
示例实施方案45.根据示例实施方案44所述的方法，其还包括：
在将信号施加到QFP锁存器之前将重置信号施加到QFP-DAC以在给定周期作为QFP-Demux操作。
示例实施方案46.根据示例实施方案37所述的方法，其中将信号施加到第一数目的QFP锁存器中的第一个和第二个和将信号施加到第二数目的QFP锁存器中第一个和第二个包括将信号施加到QFP锁存器以加载来自QFP-DAC的信息。
示例实施方案47.根据示例实施方案37所述的方法，其中将信号施加到第一数目的QFP锁存器中的第一个和第二个和将信号施加到第二数目的QFP锁存器中第一个和第二个包括施加信号以作为量子通量参量复用器(QFP-Mux)操作。
示例实施方案48.根据示例实施方案34所述的方法，其中将信号施加到第一数目的QFP锁存器中的第一个包括将相应的第一锁存器信号施加到第一数目的QFP锁存器中的第一个并且将信号施加到第二数目的QFP锁存器中的第一个包括将相应的第一锁存器信号的逻辑反相施加到第二数目的QFP锁存器中的第一个。
示例实施方案49.根据示例实施方案48所述的方法，其中将信号施加到第一数目的QFP锁存器中的第一个包括将相应的第一偏置信号施加到第一数目的QFP锁存器中的第一个并且将信号施加到第二数目的QFP锁存器中的第一个包括将相应的第一偏置信号施加到第二数目的QFP锁存器中的第一个。
示例实施方案50.根据示例实施方案34所述的方法，其中将信号施加到第一数目的QFP锁存器中的第一个包括将相应的第一地址信号施加到第一数目的QFP锁存器中的第一个并且将信号施加到第二数目的QFP锁存器中的第一个包括将相应的第一地址信号的逻辑反相施加到第二数目的QFP锁存器中的第一个。
示例实施方案51。根据示例实施方案50所述的方法，其还包括：
将多条地址线对数地共同汇总到QFP中的一个中。
示例实施方案52.根据示例实施方案50所述的方法，其中将信号施加到第一数目的QFP锁存器中的第一个包括将相应的第一锁存器信号施加到第一数目的QFP锁存器中的第一个并且将信号施加到第二数目的QFP锁存器中的第一个包括将相应的第一锁存器信号施加到第二数目的QFP锁存器中的第一个。
示例实施方案53.一种系统，其包括：
数目N条信号线；以及
数目4(N-1)2个数模转换器(DAC)，其通信地耦接到信号线的相应的三元组以经由由信号线的三元组承载的信号进行控制，该数目的DAC中的每个DAC都包括相应的材料回路和中断相应的回路并且在材料回路中彼此并联地电耦接的相应的约瑟夫逊结对。
示例实施方案54.根据示例实施方案53所述的系统，其中数目N条信号线包括控制线组和电力线组，并且每个三元组都由控制线中的两条和电力线中的一条的独特组合构成。
示例实施方案55.根据示例实施方案53所述的系统，其中信号线各自由至少在临界温度下超导的材料构成，并且DAC中每一个的相应的材料回路都由至少在临界温度下超导的材料构成。
示例实施方案56.根据示例实施方案53所述的系统，其中DAC排列成多个二维阵列，二维阵列中的每一个都包括相应的多个DAC，并且该数目的信号线包括第一信号线子组，第一信号线子组的每个信号线都通信地耦接到二维阵列的相应一个的DAC。
示例实施方案57.根据示例实施方案56所述的系统，其中第一信号线子组的每条信号线都通信地耦接到二维阵列的相应一个的所有DAC。
示例实施方案58.根据示例实施方案56或57中任一项所述的系统，其中该数目的信号线包括第二信号线子组，该第二信号线子组的每条信号线都通信地耦接到两个或更多个二维阵列的每一个上的DAC子组。
示例实施方案59.根据示例实施方案58所述的系统，其还包括：
控制电路，其通信地耦接以使信号经由信号线的相应的三元组供应到DAC中的所选择的DAC。
示例实施方案60.根据示例实施方案56或57中任一项所述的系统，其中该数目的信号线包括第二信号线子组，第二信号线子组的每条信号线都通信地耦接到全部二维阵列的DAC子组。
示例实施方案61.一种系统，其包括：
第一二维数模转换器(DAC)阵列，该第一二维阵列包括多个DAC；
至少第二二维DAC阵列，该第二二维阵列包括并非第一二维阵列中的DAC的多个DAC；
第一电力线，其耦接以将电流选择性地提供到第一二维DAC阵列的DAC；
第二电力线，其耦接以将电流选择性地提供到第二二维DAC阵列的DAC；
控制线组，该控制线组包括至少：
第一控制线，其定位为沿着第一二维DAC阵列的第一对角线靠近每个DAC以沿着第一二维DAC阵列的第一对角线与相应的DAC通信地耦接，第一控制线还定位为沿着第二二维DAC阵列的第一对角线靠近每个DAC以沿着第二二维DAC阵列的第一对角线与相应的DAC通信地耦接。
示例实施方案62.根据示例实施方案61所述的系统，其中第一二维DAC阵列的DAC排列成多行和多列，并且第一二维DAC阵列的第一对角线跨第一二维DAC阵列的所有行和所有列延伸。
示例实施方案63.根据示例实施方案62所述的系统，其中第二二维DAC阵列的DAC排列成多行和多列，并且第二二维DAC阵列的第一对角线跨第二二维DAC阵列的所有行和所有列延伸。
示例实施方案64.根据示例实施方案61所述的系统，其还包括：
第三二维DAC阵列，该第三二维DAC阵列包括并非第一或第二二维阵列中的DAC的多个DAC；
第四二维DAC阵列，该第四二维DAC阵列包括并非第一、第二或第三二维阵列中的DAC的多个DAC；
第三电力线，其耦接以将电流选择性地提供到第三二维DAC阵列的DAC；
第四电力线，其耦接以将电流选择性地提供到第四二维DAC阵列的DAC，其中
第一控制线定位为沿着第三二维DAC阵列的第一对角线靠近每个DAC以沿着第三二维DAC阵列的第一对角线与相应的DAC通信地耦接；并且第一控制线进一步定位为沿着第四二维DAC阵列的第一对角线靠近每个DAC以沿着第四二维DAC阵列的第一对角线与相应的DAC通信地耦接。
示例实施方案65.根据示例实施方案64所述的系统，其中第一二维DAC阵列的DAC排列成多行和多列，并且第一二维DAC阵列的第一对角线跨第一二维DAC阵列的所有行和所有列延伸。
示例实施方案66.根据示例实施方案65所述的系统，其中第二二维DAC阵列的DAC排列成多行和多列，并且第二二维DAC阵列的第一对角线跨第二二维DAC阵列的所有行和所有列延伸。
示例实施方案67.根据示例实施方案66所述的系统，其中第三二维DAC阵列的DAC排列成多行和多列，并且第三二维DAC阵列的第一对角线跨第三二维DAC阵列的所有行和所有列延伸。
示例实施方案68.根据示例实施方案67所述的系统，其中第四二维DAC阵列的DAC排列成多行和多列，并且第四二维DAC阵列的第一对角线跨第四二维DAC阵列的所有行和所有列延伸。
示例实施方案69.根据示例实施方案65所述的系统，其中第二二维阵列的第一对角线垂直于第一二维阵列的第一对角线，并且第三二维阵列的第一对角线垂直于第二二维阵列的第一对角线。
示例实施方案70.根据示例实施方案65所述的系统，其中第四二维阵列的第一对角线垂直于第一二维阵列的第一对角线，并且第四二维阵列的第一对角线垂直于第三二维阵列的第一对角线。
示例实施方案71.根据示例实施方案64所述的系统，其中第一控制线遵循沿着第一二维DAC阵列的第一对角线的曲折路径、遵循沿着第二二维DAC阵列的第一对角线的曲折路径、遵循沿着第三二维DAC阵列的第一对角线的曲折路径以及遵循沿着第四二维DAC阵列的第一对角线的曲折路径。
示例实施方案72.根据示例实施方案64所述的系统，其中该控制线组还包括：
第二控制线，该第二控制线定位为沿着第一二维DAC阵列的第二对角线靠近每个DAC以沿着第一二维DAC阵列的第二对角线与相应的DAC通信地耦接，第二控制线还定位为沿着第二二维DAC阵列的第二对角线靠近每个DAC以沿着第二二维DAC阵列的第二对角线与相应的DAC通信地耦接，第二控制线进一步定位为沿着第三二维DAC阵列的第二对角线靠近每个DAC以沿着第三二维DAC阵列的第二对角线与相应的DAC通信地耦接；并且第二控制线甚至进一步定位为沿着第四二维DAC阵列的第二对角线靠近每个DAC以沿着第四二维DAC阵列的第二对角线与相应的DAC通信地耦接。
示例实施方案73.根据示例实施方案72所述的系统，其中第一二维DAC阵列的DAC排列成多行和多列，并且第一二维DAC阵列的第二对角线跨第一二维DAC阵列的所有行和所有列延伸。
示例实施方案74.根据示例实施方案72所述的系统，其中该控制线组还包括：
第三控制线，该第三控制线定位为沿着第一二维DAC阵列的第三对角线和第四对角线靠近每个DAC以沿着第一二维DAC阵列的第三对角线和第四对角线与相应的DAC通信地耦接，第四对角线垂直于第三对角线。
示例实施方案75.根据示例实施方案74所述的系统，其中第一二维DAC阵列的DAC排列成多行和多列并且第一二维DAC阵列的第三对角线跨第一二维DAC阵列的第一数目的行和第一数目的列延伸，并且第一二维DAC阵列的第四对角线跨第一二维DAC阵列的第二数目的行和第二数目的列延伸，第一数目和第二数目的行的组合包括第一二维DAC阵列的所有行并且第一数目和第二数目的列的组合包括第一二维DAC阵列的所有列。
示例实施方案76.根据示例实施方案74所述的系统，其中
第三控制线还定位为沿着第二二维DAC阵列的第三对角线和第四对角线靠近每个DAC以沿着第二二维DAC阵列的第三对角线和第四对角线与相应的DAC通信地耦接，其中第二二维DAC阵列的第四对角线垂直于第二二维DAC阵列的第三对角线，
第三控制线进一步定位为沿着第三二维DAC阵列的第三对角线和第四对角线靠近每个DAC以沿着第三二维DAC阵列的第三对角线和第四对角线与相应的DAC通信地耦接，其中第三二维DAC阵列的第四对角线垂直于第三二维DAC阵列的第三对角线，并且
第三控制线甚至进一步定位为沿着第四二维DAC阵列的第三对角线和第四对角线靠近每个DAC以沿着第四二维DAC阵列的第三对角线和第四对角线与相应的DAC通信地耦接，其中第四二维DAC阵列的第四对角线垂直于第四二维DAC阵列的第三对角线。
示例实施方案77.根据示例实施方案64至74中任一项所述的系统，其中存在总数N条信号线并且第一、第二、第三和第四DAC阵列各自包括数目4(N-1)2个DAC。
示例实施方案78.根据示例实施方案64至74中任一项所述的系统，其还包括：
控制电路，其通信地耦接以使信号经由由一条电力线和两条信号线构成的相应的三元组提供给DAC中的所选择的DAC，三元组独特地通信地耦接以操作单个相应的DAC。
示例实施方案79.一种在系统中进行操作的方法，该系统包括：第一二维数模转换器(DAC)阵列，该第一二维阵列包括多个DAC；至少第二二维DAC阵列，该第二二维阵列包括并非第一二维DAC中的DAC的多个DAC；第一电力线，其耦接以将电流选择性地提供到第一二维DAC阵列的DAC；第二电力线，其耦接以将电流选择性地提供到第二二维DAC阵列的DAC；控制线组，该控制线组至少包括：第一控制线，该第一控制线定位为沿着第一二维DAC阵列的第一对角线靠近每个DAC以沿着第一二维DAC阵列的第一对角线与相应的DAC通信地耦接，第一控制线还定位为沿着第二二维DAC阵列的第一对角线靠近每个DAC以沿着第二二维DAC阵列的第一对角线与相应的DAC通信地耦接；以及第二控制线，该第二控制线定位为沿着第一二维DAC阵列的第二对角线靠近每个DAC以沿着第一二维DAC阵列的第二对角线与相应的DAC通信地耦接，第二控制线还定位为沿着第二二维DAC阵列的第二对角线定位为靠近每个DAC以沿着第二二维DAC阵列的第二对角线与相应的DAC通信地耦接，该方法包括：
在第一时间段期间，同时地：
将信号经由第一电力线施加到第一DAC；
将信号经由第一控制线施加到第一DAC；以及
将信号经由第二控制线施加到第一DAC。
示例实施方案80.一种系统，其包括：
数目N条信号线；
第一多个数模转换器(DAC)，其布置成第一二维阵列，第一多个DAC中的每个DAC都包括相应的材料回路和中断相应的回路并且在材料回路中彼此并联地电耦接的相应的约瑟夫逊结对；以及
多条信号线，其通过第一多个DAC的第一二维阵列布置成编织配置，并且通信地耦接到第一多个DAC中的DAC。
示例实施方案81.根据示例实施方案80所述的系统，其还包括：
第二多个数模转换器(DAC)，其布置成第二二维阵列，第二多个DAC中的每个DAC都包括相应的材料回路和中断相应的回路并且在材料回路中彼此并联地电耦接的相应的约瑟夫逊结对；
第三多个数模转换器(DAC)，其布置成第三二维阵列，第三多个DAC中的每个DAC都包括相应的材料回路和中断相应的回路并且在材料回路中彼此并联地电耦接的相应的约瑟夫逊结对；以及
第四多个数模转换器(DAC)，其布置成第四二维阵列，第四多个DAC中的每个DAC都包括相应的材料回路和中断相应的回路并且在材料回路中彼此并联地电耦接的相应的约瑟夫逊结对，其中该数目的信号和该多条信号线分别通过第二、第三和第四多个DAC的第二、第三和第四二维阵列布置成编织配置，并且通信地耦接到第二、第三和第四多个DAC中的DAC。
示例实施方案82.根据示例实施方案80或81中任一项所述的系统，其中第一、第二、第三和第四多个DAC中的DAC的总和包括数目4(N-1)2个DAC，所述DAC通信地耦接到信号线的相应三元组以经由由信号线的相应的三元组承载的信号进行控制。
示例实施方案83.根据示例实施方案72所述的系统，其中多条信号线包括数目N条信号线，所述信号线包括控制线组和电力线组，并且每个DAC都经由相应的控制线进行控制，每个三元组都由控制线中的两条和电力线中的一条的独特组合构成。
示例实施方案84.一种系统，其包括：
第一二维数模转换器(DAC)阵列，该第一二维阵列包括多个DAC，该多个DAC布置成第一二维阵列的多个行和多个列；
第一电力线，其耦接以将电流选择性地提供到第一二维DAC阵列的DAC；以及
控制线组，该控制线组包括至少：
第一控制线，该第一控制线操作地定位为在第一二维DAC阵列的至少三行和至少三列的每一个中靠近至少一个DAC，以在第一二维DAC阵列的至少三行和至少三列的每一个中与相应的DAC通信地耦接。
示例实施方案85.根据示例实施方案84所述的系统，其还包括：
至少第二二维DAC阵列，该第二二维阵列包括多个DAC，该多个DAC包括并非第一二维阵列中的DAC并且布置成第二二维阵列的多个行和多个列多个DAC；以及
第二电力线，其耦接以将电流选择性地提供到第二二维DAC阵列的DAC，其中第一控制线还操作地定位为在第二二维DAC阵列的至少三行和至少三列的每一个中靠近至少一个DAC，以在第二二维DAC阵列的至少三行和至少三列的每一个中与相应的DAC通信地耦接。
示例实施方案86.根据示例实施方案84或85中任一项所述的系统，其还包括：
第二控制线，其操作地定位为在第一二维DAC阵列的至少三行和至少三列的每一个中靠近至少一个DAC，以在第一二维DAC阵列的至少三行和至少三列的每一个中与相应的DAC通信地耦接。
示例实施方案87.根据示例性实施方案86所述的系统，其中第一控制线和第二控制线操作地定位为靠近不同的DAC，其中无共有的DAC。
示例实施方案88.根据示例性实施方案87所述的系统，其中第一控制线和第二控制线操作地定位为靠近DAC中的相同的至少一个，其中至少一个DAC是共有的。
示例实施方案89.一种系统，其包括：
第一量子通量参量(QFP)磁力仪组，第一QFP磁力仪组中的每个QFP磁力仪都包括相应的第一材料回路、相应的第二材料回路和包含约瑟夫逊结对的相应的复合约瑟夫逊结，该相应的第一材料回路和相应的第二材料回路在临界温度下超导，第二材料回路中断相应的第一材料回路，相应的约瑟夫逊结对中断第二材料回路并且在第二材料回路中相对于相应的第二材料回路中断相应的第一材料回路的节点彼此并联，相应的第二材料回路包括相应的第二回路电感接口以电感地接收控制信号从而控制相应的复合约瑟夫逊结，并且相应的第一材料回路包括第一多个回路电感接口，第一回路电感接口中的至少一个暴露于来自外部磁场的通量而无任何居间接地层以经由相应的QFP磁力仪来测量外部磁场；
控制线组，其定位成将控制信号选择性地通信地耦接到第二回路电感接口；以及
通量偏置线组，其定位成将通量偏置选择性地通信地耦接到第一QFP磁力仪组的每个QFP磁力仪的第一回路电感接口中的至少一个以获得通量反馈从而测量外部磁场。
示例实施方案90.根据示例实施方案89所述的系统，其还包括：
处理器芯片，其包括多个量子位和多个耦接器，每个耦接器操作以选择性地通信地耦接相应的量子位对，并且其中第一QFP磁力仪组被定位成检测外部磁场。
示例实施方案91.根据示例实施方案90所述的系统，其中第一QFP磁力仪组是处理器芯片的组成部件。
示例实施方案92.根据示例实施方案89或91中任一项所述的系统，其还包括：
第一移位寄存器，其通信地耦接到第一QFP磁力仪组。
示例实施方案93.根据示例实施方案89所述的系统，其中第一移位寄存器是基于QFP的移位寄存器，其可以磁性方式或流电方式中的一种方式耦接到第一QFP磁力仪组中的相应磁力仪。
示例实施方案94.根据示例实施方案93所述的系统，其还包括：
多个非耗散读出(NDRO)。
示例实施方案95.根据示例实施方案93所述的系统，其还包括：
控制电路，其经由通量偏置线通信地耦接到第一磁力仪组的QFP磁力仪并且可操作为扫描施加到第一组磁力仪的QFP磁力仪中的每一个的主体的通量偏置，同时进行对第一P磁力仪组的QFPP磁力仪的多个读出。
示例实施方案96.根据示例实施方案95所述的系统，其中控制电路还至少部分地基于多个读出来确定第一磁力仪组的QFP磁力仪中的每一个的相应简并点。
示例实施方案97.根据示例实施方案96所述的系统，其中，对于第一磁力仪组的QFP磁力仪中的每一个，控制电路将读出的相应的一组结果拟合为双曲正切形状，以便确定第一磁力仪组的QFP磁力仪中的每一个的相应简并点。
示例实施方案98.根据示例实施方案97所述的系统，其中控制电路还经由第一退火线组通信地耦接到第一磁力仪组的QFP磁力仪，并且可操作为对第一磁力仪组的QFP磁力仪中的每一个在+Φ0/2和+Φ0之间以及在-Φ0/2和-Φ0之间进行退火。
示例实施方案99.根据示例实施方案98所述的系统，其中控制电路还：
确定退火线/QFP磁力仪串扰的量度；以及
补偿确定的退火线/QFP磁力仪串扰。
示例实施方案100.根据示例实施方案89所述的系统，其中，对于第一磁力仪组的QFP磁力仪中的每一个，第一回路电感接口中的至少一些将相应的QFP磁力仪耦接到第一QFP磁力仪组的相邻QFP磁力仪的相应的第一回路电感接口。
示例实施方案101.一种在系统中进行操作的方法，该系统包括：第一量子通量参量(QFP)磁力仪组，第一QFP磁力仪组中的每个QFP磁力仪都包括相应的第一材料回路、相应的第二材料回路和包含约瑟夫逊结对的相应的复合约瑟夫逊结，该相应的第一材料回路和相应的第二材料回路在临界温度下超导，第二材料回路中断相应的第一材料回路，相应的约瑟夫逊结对中断第二材料回路并且在第二材料回路中相对于相应的第二材料回路中断相应的第一材料回路的节点彼此并联，相应的第二材料回路包括相应的第二回路电感接口以电感地接收控制信号从而控制相应的复合约瑟夫逊结，并且相应的第一材料回路包括第一多个回路电感接口，第一回路电感接口中的至少一个暴露于来自外部磁场的通量而无任何居间接地层以经由相应的QFP磁力仪来测量外部磁场；控制线组，其定位成将控制信号选择性地通信地耦接到第二回路电感接口；通量偏置线组，其定位成将通量偏置选择性地通信地耦接到第一QFP磁力仪组的QFP磁力仪中的每一个的第一回路电感接口中的至少一个以获得通量反馈从而测量外部磁场；以及控制电路，该方法包括：
对于第一磁力仪组的QFP磁力仪中的每一个，
扫描施加到相应的QFP磁力仪的主体的通量偏置；以及
进行对相应的QFP磁力仪的多个读出，同时扫描施加到相应的QFP磁力仪的主体的通量偏置。
示例实施方案102.根据示例实施方案101所述的系统，其中该系统还包括第一移位寄存器，该方法还包括：
将第一QFP磁力仪组通信地耦接到第一移位寄存器；以及
施加通量偏置信号以在移位寄存器的连续元件之间顺序地移动量子通量值。
示例实施方案103.根据示例实施方案102所述的系统，其中对相应的QFP磁力计进行多个读出包括经由非耗散读出(NDRO)来读出相应的QFP磁力仪。
示例实施方案104.根据示例实施方案101或103中任一项所述的方法，其还包括：
至少部分地基于多个读出来确定第一磁力仪组的QFP磁力仪中的每一个的相应简并点。
示例实施方案105.根据示例实施方案104所述的系统，其中至少部分地基于多个读出来确定第一磁力仪组的QFP磁力仪中的每一个的相应简并点包括将读出的相应的一组结果拟合为双曲正切形状，以便确定第一磁力仪组的QFP磁力仪中的每一个的相应简并点。
示例实施方案106.根据示例实施方案105所述的方法，其还包括：
将信号经由第一退火线组施加到第一磁力仪组的QFP磁力仪，以便对第一磁力仪组的QFP磁力仪中的每一个在+Φ0/2和+Φ0之间以及在-Φ0/2和-Φ0之间进行退火。
示例实施方案107.根据示例实施方案106所述的方法，其还包括：
确定退火线/QFP磁力仪串扰的量度；以及
补偿确定的退火线/QFP磁力仪串扰。
示例实施方案108.一种系统，其包括：
第一量子通量参量(QFP)磁力仪组，其作为第一QFP移位寄存器布置且彼此通信地耦接，第一QFP磁力仪组的每个QFP磁力仪都包括相应的第一材料回路、相应的第二材料回路和包含约瑟夫逊结对的相应的复合约瑟夫逊结，该相应的第一材料回路和相应的第二材料回路在临界温度下超导，第二材料回路中断相应的第一材料回路，相应的约瑟夫逊结对中断第二材料回路并且在第二材料回路中相对于相应的第二材料回路中断相应的第一材料回路的节点彼此并联，相应的第二材料回路包括相应的第二回路电感接口以电感地接收控制信号从而控制相应的复合约瑟夫逊结，并且相应的第一材料回路包括多个第一回路电感接口；
控制线组，其定位成将控制信号选择性地通信地耦接到第二回路电感接口；
通量偏置线组，其定位成将通量偏置选择性地通信地耦接到第一QFP磁力仪组的每个QFP磁力仪的第一回路电感接口中的至少一个；以及
控制电路，其通信地耦接以将通量信号经由第一回路电感接口顺序地施加到第一QFP磁力仪组的回路，以沿着第一QFP移位寄存器的至少一个维度移位值。
示例实施方案109.根据示例实施方案108所述的系统，其中控制电路将通量信号经由第一回路电感接口顺序地施加到第一QFP磁力仪组的回路，其中施加到第一回路电感接口中的每一个的相应的通量信号沿着第一QFP磁力仪组的线性连续回路相对于施加到回路中的紧随其后的一个的相应的通量信号偏置π/2。
示例实施方案110.根据示例实施方案109所述的系统，其中施加到每个回路的第一回路电感接口的相应的通量信号沿着第一QFP磁力仪组的线性连续回路相对于施加到回路中的紧随其后的一个的相应的通量信号提前π/2。
示例实施方案111.根据示例实施方案109所述的系统，其中施加到每个回路的第一回路电感接口的相应的通量信号沿着第一QFP磁力仪组的线性连续回路相对于施加到回路中的紧随其后的一个的相应的通量信号延迟π/2。
示例实施方案112.根据示例实施方案108至111中任一项所述的系统，其中第一QFP磁力仪组被布置为一维阵列移位寄存器。
示例实施方案113.根据示例实施方案108至111中任一项所述的系统，其中第一QFP磁力仪组被布置为二维阵列移位寄存器。
示例实施方案114.根据示例实施方案108所述的系统，其中控制电路使移位寄存器一次读出一个QFP磁力仪。
示例实施方案115.根据示例实施方案108所述的系统，其中控制电路使移位寄存器一次读出整列QFP磁力仪。
示例实施方案116.根据示例实施方案108、114或115中任一项所述的系统，其中控制电路还可操作为扫描施加到第一磁力仪组的QFP磁力仪中的每一个的主体的通量偏置，同时进行对第一P磁力仪组的QFPP磁力仪的多个读出。
示例实施方案117.根据示例实施方案116所述的系统，其中控制电路还至少部分地基于多个读出来确定第一磁力仪组的QFP磁力仪中的每一个的相应简并点。
示例实施方案118.根据示例实施方案117所述的系统，其中，对于第一磁力仪组的QFP磁力仪中的每一个，控制电路将读出的相应的一组结果拟合为双曲正切形状，以便确定第一磁力仪组的QFP磁力仪中的每一个的相应简并点。
示例实施方案119.根据示例实施方案118所述的系统，其中控制电路还经由第一退火线组通信地耦接到第一磁力仪组的QFP磁力仪，并且可操作为对第一磁力仪组的QFP磁力仪中的每一个在+Φ0/2和+Φ0之间以及在-Φ0/2和-Φ0之间进行退火。
示例实施方案120.根据示例实施方案119所述的系统，其中控制电路还：
确定退火线/QFP磁力仪串扰的量度；以及
补偿确定的退火线/QFP磁力仪串扰。
121.一种包括数字计算机和量子计算机的混合计算系统，该量子计算机包括多个逻辑装置和/或控制电路，该控制电路实现如示例实施方案1至120中任一项所述的寻址方法中的任一种或多种。
上述一种或多种方法、过程或技术可由存储在一个或多个非暂态处理器可读介质上的一系列处理器可读指令来实现。上述一种或多种方法、过程或技术的一些示例部分地由诸如绝热量子计算机或量子退火器的专用装置或用于编程或以其他方式控制绝热量子计算机或量子退火器的操作的系统例如包括至少一个数字处理器的计算机来执行。上述一种或多种方法、过程或技术可以包括各种动作，但本领域技术人员将理解，在替代示例中，可以省略某些动作和/或可以添加附加动作。本领域的技术人员将会知道，所示动作顺序仅出于示例性目的而示出，并且可以在替代示例中改变。上述一种或多种方法、过程或技术的一些示例性动作或操作迭代地执行。上述一种或多种方法、过程或技术的一些动作可以在每次迭代期间、在多次迭代之后或者在所有迭代结束时执行。
所示具体实施的上述描述，包括摘要中所描述的内容，并非旨在是穷举性的或将具体实施限制于所公开的精确形式。尽管本文为说明的目的描述了特定的具体实施和实施例，但相关领域技术人员能够理解，在不偏离本公开的精神和范围的条件下能够进行各种等同的修改。本文提供的各种具体实施的教导内容可以应用于其他量子计算方法，而不一定应用于上文概括地描述的示例性量子计算方法。
可组合上文所述的各种具体实施、实施例和实施方案，以分别提供进一步的具体实施、实施例和实施方案。如果它们与本文中的具体教导内容和定义不矛盾，则在本说明书中提及和/或申请数据表中列出的所有美国专利、美国专利申请公布、美国专利申请、外国专利、外国专利申请和非专利公布都以引用方式并入本文，包括但不限于以下：美国临时专利申请序列号60/986,554，2007年11月8日提交，名称为“Systems,Devices and Methodsfor Analog Processing”；美国临时专利申请62/161,780，2015年5月14日提交；美国临时专利申请62/288,251，2016年1月28日提交；美国专利8,854,074；美国专利申请序列号12/017,995；美国专利No.8,169,231；美国专利公布No.2006-0225165；美国专利公布No.2006-0147154；美国专利申请序列号12/013,192；美国临时申请No.62/331,287，2016年5月3日提交；美国临时申请No.62/405,027，2016年10月6日提交；国际专利申请序列号PCT/US2016/031885，2016年6月1日提交，名称为“Frequency Multiplexed Resonator Input And/OrOutput For A Superconducting Device”；美国专利No.7,876,248；美国专利No.8,098,179；以及US公布No.2014-0344322；
如有必要，可以修改实施方案的各个方面，以使用不同的专利、申请和公布的系统、电路和概念来提供进一步的实施方案。根据以上详细说明可以对具体实施作出这些和其他改变。一般来讲，在所附权利要求书中，所用的术语不应被解释为将所附权利要求限制为说明书和权利要求书中公开的特定具体实施，而应当被解释为包括所有可能的具体实施以及此类权利要求书所包含的等同手段的全部范围。因此，随附权利要求不受公开内容的限制。
Claims (59)
1.一种系统，包括：
第一数模转换器(DAC)组，所述第一DAC组的所述DAC中的每一个均包括相应的材料回路和中断所述相应的材料回路并且在所述相应的材料回路中彼此并联地电耦接的相应的约瑟夫逊结对；
第一基于量子通量参量(QFP)的移位寄存器，所述第一基于QFP的移位寄存器包括多个基于QFP的移位寄存器元件序列，所述第一基于QFP的移位寄存器能够以磁性方式或流电方式中的一种方式耦接到所述第一DAC组中的所述DAC；
电力线，所述电力线将所述第一DAC组中的所述DAC串联地耦接；以及
触发线，所述触发线将所述第一DAC组中的所述DAC串联地耦接，其中：
所述第一DAC组的所述DAC中的每一个均可由三个信号的三元组连续多次独立地寻址以存储可变数量的通量量子，所述三个信号的三元组包括经由所述第一基于QFP的移位寄存器的所述基于QFP的移位寄存器元件接收的第一信号、经由所述电力线接收的第二信号和经由所述触发线接收的第三信号。
2.根据权利要求1所述的系统，还包括：
电感器梯形电路，所述电感器梯形电路在临界温度下超导并且包括多个电感器，其中所述第一基于QFP的移位寄存器的所述基于QFP的移位寄存器元件中的每一个均经由所述电感器梯形电路磁性地耦接到所述第一DAC组的所述DAC中的一个DAC。
3.根据权利要求1所述的系统，还包括：
第一QFP放大器组，所述第一QFP放大器组作为相应的通量放大器流电地耦接到所述第一DAC组的所述DAC中的相应DAC。
4.根据权利要求3所述的系统，其中所述第一QFP放大器组中的所述QFP放大器中的每一个均包括在临界温度下超导的相应的材料回路以及中断所述相应的回路并且在所述材料回路中彼此并联地电耦接的相应的约瑟夫逊结对。
5.根据权利要求3所述的系统，并且还包括：
电感器梯形电路，所述电感器梯形电路在临界温度下超导并且包括多个电感器，其中所述第一QFP放大器组中的所述QFP放大器中的每一个均经由所述电感器梯形电路耦接在所述第一DAC组的所述DAC中的相应一个DAC与所述第一基于QFP的移位寄存器的所述基于QFP的移位寄存器元件之间。
6.根据权利要求1至5中任一项所述的系统，其中所述第一基于QFP的移位寄存器所述第一DAC组的每一DAC包括至少三个QFP寄存器元件。
7.根据权利要求6所述的系统，其中所述第一基于QFP的移位寄存器的所述QFP寄存器元件中的每一个均包括在临界温度下超导的相应的材料回路以及中断所述相应的回路并且在所述材料回路中彼此并联地电耦接的相应的约瑟夫逊结对。
8.根据权利要求7所述的系统，其中所述第一基于QFP的移位寄存器的所述QFP寄存器元件中的每一个均包括到多条地址线中的一条地址线的相应的流电接口。
9.根据权利要求7所述的系统，还包括：
多个附加的DAC组；以及
多个附加的基于QFP的移位寄存器。
10.根据权利要求6所述的系统，还包括：
控制电路，所述控制电路通信地耦接以将信号施加到所述电力线、所述触发线和地址线。
11.根据权利要求10所述的系统，其中所述控制电路将信号顺序地施加到所述电力线、所述触发线和所述地址线以将单通量量子(SFQ)加载到所述DAC中所选择的DAC。
12.根据权利要求10所述的系统，其中所述控制电路：
重置所述第一DAC组的所有所述DAC；
将顺时针持续电流施加到第一数目的所述基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要添加通量量子的所述DAC；
将逆时针持续电流施加到第二数目的所述基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中不要加载通量量子的所述DAC；以及
在第一次数中，将信号施加到所述触发线，其中所述第一次数至少与要添加的通量量子的总数成比例。
13.根据权利要求12所述的系统，其中所述第一次数可以等于要加载的通量量子的总数。
14.根据权利要求10所述的系统，其中所述控制电路：
基于要加载到所述DAC的多个通量量子来对所有所述DAC进行分类；
重置所有所述DAC；
将顺时针持续电流施加到多个所述基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载至少一个通量量子的所述DAC级；
将逆时针持续电流施加到多个所述基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载少于一个通量量子的所述DAC；
将信号施加到所述触发线；
将顺时针持续电流施加到多个所述基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载至少两个通量量子的所述DAC；
将逆时针持续电流施加到多个所述基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载少于两个通量量子的所述DAC；以及
将信号施加到所述触发线。
15.根据权利要求10所述的系统，其中所述控制电路：
基于要加载到所述DAC的多个通量量子对所有所述DAC级进行分类；
重置所有所述DAC级的所有所述DAC；以及
为对通量量子进行编程整数i次(从i等于1到最大数目n)：
将顺时针持续电流施加到多个所述基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载至少i个通量量子的所述DAC；
将逆时针持续电流施加到多个所述基于QFP的移位寄存器元件，所述移位寄存器元件耦接到其中要加载少于i个通量量子的所述DAC；以及
将信号施加到所述触发线。
16.根据权利要求15所述的系统，其中通量量子的所述最大数目n在18和22之间。
17.根据权利要求10所述的系统，其中为了重置所述第一DAC组的所有所述DAC，所述控制电路重复地将信号施加到所述触发线。
18.根据权利要求1所述的计算系统，还包括：
第二DAC组，所述第二DAC组的所述DAC中的每一个均包括在临界温度下超导的相应的材料回路以及中断所述相应的回路并且在所述材料回路中彼此并联地电耦接的相应的约瑟夫逊结对；
第二基于QFP的移位寄存器，所述第二基于QFP的移位寄存器包括多个基于QFP的移位寄存器元件序列，所述第二基于QFP的移位寄存器的所述基于QFP的移位寄存器元件能够以磁性方式或流电方式中的一种方式耦接到所述第二DAC组的所述DAC；并且
所述第二DAC组的所述DAC中的每一个均可由三个信号的三元组连续多次独立地寻址以存储可变数量的通量量子，所述三个信号的三元组包括经由所述第二基于QFP的移位寄存器的所述基于QFP的移位寄存器元件接收的第一信号、第二信号和第三信号。
19.根据权利要求1或18所述的计算系统，其中所述DAC中的每一个的所述相应的材料回路均至少在临界温度下超导并且所述DAC和所述基于QFP的移位寄存器全部驻留在单个芯片上。
20.一种系统，包括：
多个量子通量参量(QFP)；
至少一个量子通量参量数模转换器(QFP-DAC)对；
电流偏置线，所述电流偏置线在没有任何偏置电阻器的情况下将电流偏置施加到所述至少一个QFP-DAC对的所述QFP-DAC两者；并且
对于所述多个QFP的每个QFP，相应的第一数目的量子通量参量锁存器(QFP锁存器)能够选择性地操作为在所述QFP与所述至少一个QFP-DAC对的所述QFP-DAC中的第一个之间通信地耦接通量，并且相应的第二数目的QFP锁存器能够选择性地操作为在所述QFP与所述至少一个QFP-DAC对的所述QFP-DAC中的第二个之间通信地耦接通量。
21.根据权利要求20所述的系统，其中所述QFP中的每一个均包括由相应的第二材料回路中断的相应的第一材料回路，所述第一材料回路和所述第二材料回路在临界温度下是超导的，并且具有相应的第一接口和相应的第二接口，所述第二材料回路由两个约瑟夫逊结中断，第一电感接口定位成将通量与所述相应的第一数目的QFP锁存器中的所述第一个通信地耦接，并且第二电感接口定位成将通量与所述相应的第二数目的QFP锁存器中的所述第一个通信地耦接。
22.根据权利要求20所述的系统，其中所述第一数目的QFP锁存器中的第二个和所述第二数目的QFP锁存器中的第二个各自包括由两个约瑟夫逊结中断的相应的约瑟夫逊结材料回路。
23.根据权利要求20所述的系统，其中所述QFP中的每一个均包括具有第一接口和第二接口的相应的回路，所述第一接口定位成将通量通信地耦接到所述相应的第一数目的QFP锁存器中的第一个，所述第二接口定位成将通量通信地耦接到所述相应的第二数目的QFP锁存器中的第一个。
24.根据权利要求23所述的系统，其中所述相应的第一数目的QFP锁存器中的所述第一个中的每一个均包括具有相应的第二接口的相应的回路，所述第二接口定位成将通量通信地耦接到所述相应的第一数目的QFP锁存器中的第二个，并且所述相应的第二数目的QFP锁存器中的所述第一个中的每一个均包括具有相应的第二接口的相应的回路，所述第二接口定位成将通量通信地耦接到所述相应的第二数目的QFP锁存器中的第二个。
25.根据权利要求24所述的系统，其中所述第一数目的QFP锁存器中的每一个的所述第一个均响应于相应的第一锁存器信号，并且所述第二数目的QFP锁存器中的每一个的所述第一个均响应于所述相应的第一锁存器信号的逻辑反相。
26.根据权利要求25所述的系统，其中所述第一数目的QFP锁存器中的每一个的所述第一个均响应于相应的第一偏置信号，并且所述第二数目的QFP锁存器中的每一个的所述第一个均响应于所述相应的第一偏置信号。
27.根据权利要求24所述的系统，其中所述第一数目的QFP锁存器中的每一个的所述第一个均响应于相应的第一地址信号，并且所述第二数目的QFP锁存器中的每一个的所述第一个均响应于所述相应的地址信号的逻辑反相。
28.根据权利要求27所述的系统，其中所述第一数目的QFP锁存器中的每一个的所述第一个均响应于相应的第一锁存器信号，并且所述第二数目的QFP锁存器中的每一个的所述第一个均响应于所述相应的第一锁存器信号。
29.根据权利要求26或28中任一项所述的系统，其中所述至少一个QFP-DAC对中的每一个均响应于相应的第二锁存器信号。
30.根据权利要求29所述的系统，其中所述QFP-DAC中的每一个均包括相应的主要材料回路、由第一约瑟夫逊结对和锁存器接口中断的锁存器材料回路和由第二约瑟夫逊结对和重置接口中断的重置材料回路，所述主要材料回路由所述锁存器材料回路中断并由所述重置材料回路中断，所述主要材料回路包括：第一接口，所述第一接口定位成与所述第一数目或所述第二数目的QFP锁存器中的相应一个QFP锁存器的一个QFP锁存器通信地耦接；以及至少第二接口，所述第二接口用于输入或输出中的一者。
31.根据权利要求30所述的系统，其中所述QFP-DAC各自响应于相应的第二锁存器信号。
32.根据权利要求31所述的系统，其中所述QFP-DAC各自响应于相应的第一尖端信号。
33.根据权利要求32所述的系统，其中所述QFP-DAC中的所述每一个均响应于相应的重置信号。
34.根据权利要求33所述的系统，其中所述QFP中的每一个的所述第一个均响应于相应的偏置信号。
35.根据权利要求20至27中任一项所述的系统，还包括：
控制电路，所述控制电路通信地耦接以控制将信号施加到所述QFP-DAC和所述QFP锁存器。
36.根据权利要求35所述的系统，其中所述控制电路将信号施加到所述QFP锁存器以将信息加载到所述DAC中。
37.根据权利要求35所述的系统，其中所述控制电路将信号施加到所述QFP锁存器以作为量子通量参量解复用器(QFP-Demux)操作。
38.根据权利要求35所述的系统，其中所述控制电路将信号施加到所述QFP锁存器以从所述DAC加载信息。
39.根据权利要求35所述的系统，其中所述控制电路将信号施加到所述QFP锁存器以作为量子通量参量复用器(QFP-Mux)操作。
40.根据权利要求20至35中任一项所述的计算系统，其中所有所述QFP、QFP-DAC和QFP锁存器都形成驻留在单个芯片上的非耗散可编程磁存储器(PMM)。
41.一种量子处理器，包括：
多个可编程装置，所述多个可编程装置包括超导量子位和用于将量子位通信地耦接的一个或多个耦接器；以及
第一数模转换器(DAC)，所述第一数模转换器能够操作为驱动所述多个可编程装置的目标装置中的电流，所述第一DAC能够耦接到所述目标装置并包括：
第一超导回路，在操作中，所述第一超导回路具有第一电荷载体密度；
第一能量存储元件，所述第一能量存储元件中断所述第一超导回路，在操作中，所述能量存储元件具有小于所述第一电荷载体密度的第二电荷载体密度，从而提供第一动态电感。
42.根据权利要求41所述的量子处理器，其中所述第一超导回路包括具有第一有效穿透深度的第一超导材料，并且所述第一能量存储元件包括具有第二有效穿透深度的第二超导材料，所述第二有效穿透深度大于所述第一有效穿透深度。
43.根据权利要求42所述的量子处理器，其中所述第一能量存储元件包括所述第二超导材料的超导膜，所述超导膜的厚度小于所述超导回路的所述第一超导材料的厚度。
44.根据权利要求43所述的量子处理器，其中所述超导膜的所述厚度至多是第二穿透深度的三倍。
45.根据权利要求44所述的量子处理器，其中所述超导膜的所述厚度至多是所述第二穿透深度的一半。
46.根据权利要求43所述的量子处理器，其中所述超导膜完全设置在所述量子处理器的层内，由此所述超导膜基本上是平面的。
47.根据权利要求46所述的量子处理器，其中所述超导膜在平面区域内曲折，所述平面区域具有第一维度的区域长度和第二维度的区域宽度，所述超导膜在跨所述第一维度的所述区域长度延伸的多个纵向部分中延伸，每个长度方向部分均与所述第二维度的邻近的长度方向部分间隔开小于所述区域宽度的距离并且通过在所述第二维度上延伸的宽度方向部分电连接到邻近的长度方向部分。
48.根据权利要求42所述的量子处理器，其中所述第二超导材料选自由以下各项组成的组：NbN；NbTiN；TiN；以及粒状铝。
49.根据权利要求41所述的量子处理器，其中所述第一能量存储元件包括中断所述第一超导回路的串联的多个约瑟夫逊节。
50.根据权利要求49所述的量子处理器，其中所述第一DAC通过流电耦接件流电地耦接到所述目标装置，所述流电耦接件包括共用约瑟夫逊结。
51.根据权利要求49所述的量子处理器，其中所述第一DAC磁性地耦接到所述目标装置，并且所述多个约瑟夫逊结中的每一个的RNA偏离目标RNA值不超过阈值量，其中RN是每一结的约瑟夫逊电阻，并且A是每一结的区域。
52.根据权利要求51所述的量子处理器，包括第二DAC，所述第二DAC包括第二超导回路和第二能量存储元件，所述第二能量存储元件中断所述第二超导回路并提供第二动态电感；其中：
所述第二超导回路流电地耦接到所述第一DAC的所述第一超导回路；
所述第一超导回路和所述第二超导回路包括所述第一超导回路和所述第二超导回路共有的共用部分；并且
所述共用部分包括共用的能量存储元件，所述共用的能量存储元件在操作中提供与所述第一和所述第二动态电感中的至少一者成比例的共用的动态电感。
53.根据权利要求52所述的量子处理器，其中所述共用部分的宽度大于所述第一和所述第二能量存储元件的宽度，其中宽度是正交于电流和厚度方向测量的。
54.根据权利要求52所述的量子处理器，其中所述共用部分的第一区域耦接到具有小于所述第一动态电感的较小动态电感的一个或多个超导体，其中所述共用部分的非耦接区域至少部分地由所述超导体限定以提供所述共用的动态电感。
55.根据权利要求52所述的量子处理器，其中所述共用的能量存储元件在操作中提供与所述第一动态电感成比例的所述共用的动态电感，并且所述第一DAC在操作中表示与所述第二DAC相比的一个或多个更高有效数位。
56.根据权利要求51所述的量子处理器，其中：
所述第一DAC包括中断所述第一超导回路的耦接元件，并且所述第一DAC经由耦接元件直接耦接到所述目标装置；并且
所述第二DAC经由所述第一DAC间接地耦接到所述目标装置；
其中所述第一DAC能够操作为表示输入串的最高有效数位，并且所述第二DAC能够操作为表示所述输入串的较低有效数位。
57.根据权利要求52所述的量子处理器，其中：
所述第一能量存储元件包括中断所述第一超导回路的串联的第一多个约瑟夫逊结；
所述第二能量存储元件包括中断所述第二超导回路的串联的第二多个约瑟夫逊结；并且
所述共用部分包括第三多个约瑟夫逊结，所述第三多个约瑟夫逊结的所述约瑟夫逊结中的至少一个的面积大于所述第一和所述第二多个约瑟夫逊结中的每个约瑟夫逊结的面积。
58.根据权利要求57所述的量子处理器，其中所述第三多个约瑟夫逊结的所述约瑟夫逊结中的所述至少一个的面积是所述第一和所述第二多个约瑟夫逊结的所述约瑟夫逊结中的至少一个的面积的至少两倍大。
59.根据权利要求51所述的量子处理器，其中所述第一超导回路流电地耦接到所述目标装置。
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