WO2023167070A1 - 量子ビット制御回路 - Google Patents

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WO2023167070A1
WO2023167070A1 PCT/JP2023/006454 JP2023006454W WO2023167070A1 WO 2023167070 A1 WO2023167070 A1 WO 2023167070A1 JP 2023006454 W JP2023006454 W JP 2023006454W WO 2023167070 A1 WO2023167070 A1 WO 2023167070A1
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WO
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pulse train
excitation current
circuit
sfq
frequency
Prior art date
Application number
PCT/JP2023/006454
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English (en)
French (fr)
Inventor
尚輝 竹内
信行 吉川
Original Assignee
国立大学法人横浜国立大学
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/92—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of superconductive devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices

Definitions

  • the present invention relates to qubit control circuits. This application claims priority based on Japanese Patent Application No. 2022-033636 filed in Japan on March 4, 2022, the content of which is incorporated herein.
  • Quantum computers can simulate quantum systems composed of a large number of electrons, so they are expected to be applied to material design and drug discovery. Quantum bits controlled in quantum computers need to be controlled at low temperatures because they are composed of superconducting elements. Therefore, the configuration of a quantum computer includes refrigerators to keep the qubits cold and equipment that operates at room temperature. Devices operating at room temperature output control signals to qubits through cables.
  • a control circuit that operates on the low-temperature side, like a qubit, is required.
  • a quantum computing system is known in which the number of communication lines is smaller than the number of devices to be controlled (Patent Document 1).
  • a superconducting quantum processor having a superconducting digital/analog converter that uses magnetic flux quantum parametrons as shift registers (Patent Document 2).
  • the present invention has been made in view of the above points, and provides a circuit that constitutes a qubit control circuit that can control a large number of qubits with a small number of cables.
  • the present invention has been made to solve the above problems, and one aspect of the present invention includes a first power supply line to which a first excitation current that is a current with a predetermined frequency is input, and a current with a predetermined waveform.
  • a second power supply line to which a second excitation current is input, a first input signal line to which a first input signal indicating a logic state is input, and a first Josephson junction, wherein the first excitation current is A pulse train generated by the first Josephson junction based on the frequency and the waveform of the second excitation current and the logic state indicated by the first input signal, the pulse train having a repetition frequency corresponding to the frequency.
  • a first pulse train generating circuit for outputting one pulse train; and a second Josephson junction, wherein the pulse train is generated by the second Josephson junction based on the frequency of the first excitation current, wherein and a third Josephson junction for outputting an output pulse train in which the waveform of the first pulse train is shaped by the repetition frequency of the second pulse train. and a pulse train generation circuit.
  • a second input signal line to which a second input signal indicating a predetermined logic state is input; a third power supply line to which a current is input, wherein the second pulse train generation circuit detects the second Josephson junction based on the frequency of the first excitation current and the DC waveform of the third excitation current.
  • the generated pulse train is output as the second pulse train.
  • the first excitation current input to the first power supply line includes a plurality of frequencies
  • the first pulse train generation circuit and the first A combination of a 2-pulse train generation circuit and the output pulse train generation circuit, and a resonance circuit are provided for each of the plurality of frequencies, wherein the resonance circuit is one of the plurality of frequencies included in the first excitation current.
  • the resonance frequency is supplied to the first pulse train generation circuit and the second pulse train generation circuit as the frequency of the first excitation current.
  • the number of pulses in the output pulse train output by the output pulse train generation circuit is controlled by the amplitude of the first excitation current.
  • the first pulse train generation circuit and the second pulse train generation circuit have a configuration of a magnetic flux quantum parametron circuit or a configuration of a single magnetic flux quantum circuit. Any one or more is included.
  • FIG. 1 is a diagram showing an example configuration of a quantum bit control circuit according to a first embodiment of the present invention
  • FIG. FIG. 5 is a diagram showing an example of simulation results by the quantum bit control circuit according to the first embodiment of the present invention
  • 1 is a diagram showing an example of a circuit configuration of a QFP/SFQ interface according to a first embodiment of the invention
  • FIG. 1 is a diagram showing an example of a circuit configuration of a QFP/SFQ interface according to a first embodiment of the invention
  • FIG. FIG. 5 is a diagram showing an example of the configuration of a quantum bit control circuit according to a second embodiment of the present invention
  • FIG. FIG. 10 is a diagram showing an example of simulation results by the quantum bit control circuit according to the second embodiment of the present invention
  • FIG. 9 is a diagram showing an example of the relationship between the spectrum of the first excitation current and the number of output pulses according to the second embodiment of the present invention;
  • FIG. 1 is a diagram showing an example of the configuration of a quantum bit control circuit 1 according to this embodiment.
  • a quantum bit control circuit 1 is a pulse generator that generates an SFQ pulse train.
  • a QFP/SFQ interface is used as an example.
  • the qubit control circuit 1 includes a first power line 2, a second power line 3, a third power line 4, a first input signal line 51, a second input signal line 52, a QFP/SFQ interface 61, and , a QFP/SFQ interface 62 , a first output signal line 71 , a second output signal line 72 , and a D flip-flop 8 .
  • the first power line 2 is a power line to which the first excitation current Ilo is input.
  • the first excitation current Ilo is a current containing a predetermined frequency.
  • the frequency of the first excitation current Ilo is, for example, 5 GHz.
  • the first excitation current Ilo is a local oscillator signal provided by a Local Oscillator (not shown).
  • the local oscillator is provided separately from the quantum bit control circuit 1 .
  • the second power line 3 is a power line to which the second excitation current Ibb is input.
  • the second excitation current Ibb is a current with a predetermined waveform.
  • the second excitation current Ibb is a baseband signal supplied as an output signal from a baseband circuit (not shown).
  • the baseband circuit is provided separately from the quantum bit control circuit 1 .
  • a waveform of the second excitation current Ibb is, for example, a triangular wave.
  • the third power line 4 is a power line to which the DC offset current Idc is input.
  • the DC offset current Idc is a direct current with a predetermined magnitude.
  • the DC offset current Idc is supplied from a DC power supply (not shown).
  • the first input signal line 51 is a control line to which the first input current Iin is input.
  • the second input signal line 52 is a control line to which the second input current I1 is input.
  • a first input current Iin is a current that determines the logic state of the QFP/SFQ interface 61 .
  • a second input current I 1 is the current that determines the logic state of the QFP/SFQ interface 62 .
  • the QFP/SFQ interface 61 generates the first SFQ pulse train Vin from the first excitation current Ilo.
  • a first power line 2 , a second power line 3 , a first input signal line 51 , and a first output signal line 71 are connected to the QFP/SFQ interface 61 .
  • the QFP/SFQ interface 61 Based on the first excitation current Ilo and the second excitation current Ibb, the QFP/SFQ interface 61 generates the first SFQ pulse train Vin according to the logic state determined by the first input current Iin.
  • the QFP/SFQ interface 61 outputs the generated first SFQ pulse train Vin to the D flip-flop 8 via the first output signal line 71 .
  • the QFP/SFQ interface 62 generates the second SFQ pulse train Vclk from the second input current I1.
  • a first power line 2 , a third power line 4 , a second input signal line 52 , and a second output signal line 72 are connected to the QFP/SFQ interface 62 .
  • the QFP/SFQ interface 62 generates a second SFQ pulse train Vclk based on the first excitation current Ilo and the DC offset current Idc.
  • the second SFQ pulse train Vclk is a pulse train with a repetition frequency corresponding to the frequency of the first excitation current Ilo.
  • the QFP/SFQ interface 62 outputs the generated second SFQ pulse train Vclk to the D flip-flop 8 via the second output signal line 72 .
  • the QFP/SFQ interface 61 and the QFP/SFQ interface 62 are circuits each including a superconducting element and a configuration of a Quantum Flux Parametron (QFP) circuit. Circuit configurations of the QFP/SFQ interface 61 and the QFP/SFQ interface 62 will be described later.
  • the QFP/SFQ interface 61 is an example of a first pulse train generation circuit.
  • the QFP/SFQ interface 62 is an example of a second pulse train generation circuit. That is, each of the QFP/SFQ interface 61 and the QFP/SFQ interface 62 is a pulse train generation circuit that includes a QFP configuration and converts current input to the QFP into a pulse train.
  • the logic state determined by the second input current I1 is always fixed to "1".
  • a DC offset current Idc is applied to the QFP/SFQ interface 62 while the logic state determined by the second input current I1 is always fixed at "1". Therefore, the QFP/SFQ interface 62 always generates the second SFQ pulse train Vclk.
  • the D flip-flop 8 generates an output pulse train Vout by waveform-shaping the first SFQ pulse train Vin with the repetition frequency of the second SFQ pulse train Vclk.
  • the repetition frequency of the output pulse train Vout is the same as the frequency of the first excitation current Ilo. Since the pulse intervals of the first SFQ pulse train Vin are not always uniform, the quantum bit control circuit 1 uses the D flip-flop 8 to shape the waveform of the first SFQ pulse train Vin.
  • the first SFQ pulse train Vin is generated only during the period when the amplitude of the second excitation current Ibb is greater than the predetermined value.
  • the first SFQ pulse train Vin does not necessarily have uniform pulse intervals, but has a predetermined number of pulses in the pulse train.
  • the second SFQ pulse train Vclk has uniform pulse intervals, but since it is always output, the number of pulses in the pulse train does not reach the predetermined number.
  • the D flip-flop 8 From the first SFQ pulse train Vin and the second SFQ pulse train Vclk, the D flip-flop 8 generates an output pulse train Vout having uniform pulse intervals and a predetermined number of pulses in the pulse train.
  • the D flip-flop 8 is, for example, a Single Flux Quantum (SFQ) circuit.
  • SFQ Single Flux Quantum
  • magnetic flux quanta generated by an input voltage pulse propagate in the superconducting loop via Josephson junctions.
  • a voltage pulse generated across the Josephson junction due to the propagation of magnetic flux quanta is output.
  • the D flip-flop 8 is an example of an output pulse train generation circuit.
  • the SFQ circuit uses superconducting elements, so it is known that there is no DC resistance and low power consumption.
  • power consumption per gate is about 1 ⁇ W.
  • the SFQ circuit is capable of ultra-high-speed operation with a clock frequency of about 100 GHz. Since power consumption and operating frequency depend on circuit parameters, these power consumption values and operating frequency values are merely examples.
  • FIG. 2 is a diagram showing an example of simulation results by the quantum bit control circuit 1 according to this embodiment.
  • the value of each physical quantity is shown for 17 nanoseconds.
  • the frequency of the first excitation current Ilo is 5 GHz as described above.
  • the second excitation current Ibb is a triangular wave as described above.
  • the values of the first excitation current Ilo and the second excitation current Ibb are expressed in arbitrary units.
  • the first input current Iin indicates a logic state of "0, 1" as an example. Depending on the logic state, the first input current Iin changes value from low to high around 8.5 ns. In FIG. 2, the unit of the value of the first input current Iin is 20 ⁇ A/tick.
  • the first SFQ pulse train Vin is generated only during the period when the amplitude of the second excitation current Ibb is greater than the predetermined value.
  • the second SFQ pulse train Vclk is always generated.
  • the output pulse train Vout is generated based on the first SFQ pulse train Vin and the second SFQ pulse train Vclk. As shown in FIG. 2, in the qubit control circuit 1, on and off of the output pulse train Vout is controlled according to the logic state indicated by the first input current Iin.
  • the pulse intervals of the first SFQ pulse train Vin and the pulse intervals of the output pulse train Vout are compared, the pulse intervals of the first SFQ pulse train Vin are not uniform, whereas the pulse intervals of the output pulse train Vout are changed by the D flip-flop 8. converted to uniform pulse intervals.
  • the unit of each value of the first SFQ pulse train Vin, the second SFQ pulse train Vclk, and the output pulse train Vout is 200 ⁇ V/tick.
  • the circuit configuration of the QFP/SFQ interface 61 or the QFP/SFQ interface 62 shown in FIG. 1 is either the circuit configuration of the QFP/SFQ interface shown in FIG. 3 or 4, for example.
  • the circuit configuration of the QFP/SFQ interface shown in FIGS. 3 and 4 is an example, and the circuit configuration of the QFP/SFQ interface 61 or QFP/SFQ interface 62 shown in FIG.
  • a circuit configuration of a QFP/SFQ interface other than the circuit configuration of the /SFQ interface may be used.
  • FIG. 3 is a diagram showing an example of a QFP/SFQ interface 200, which is a circuit configuration of the QFP/SFQ interface 61 or QFP/SFQ interface 62 according to this embodiment.
  • the QFP/SFQ interface 200 is driven and clocked by the interface excitation current Ix.
  • the interface excitation current Ix flows through the power line 203, magnetic fluxes are generated in the inductors Lx1 and Lx2 provided on the power line 203, respectively.
  • the power line 203 corresponds to the first power line 2 in FIG.
  • the interface excitation current Ix corresponds to the first excitation current Ilo in FIG.
  • the quantum bit control circuit 1 (FIG. 1) has two power lines (first power line 2, second power line 3), but the QFP/SFQ interface 200 (FIG. 3) has a simple explanation. It is assumed that one power line (power line 203) is provided to achieve this.
  • the inductor Lx1 and the inductor L1 provided in the circuit element 205 are magnetically coupled by a coupling constant k1.
  • Inductor Lx2 and inductor L2 provided in circuit element 204 are magnetically coupled by coupling constant k2.
  • a Josephson junction J1 is provided in circuit element 205 .
  • a Josephson junction J2 is provided in circuit element 204 .
  • the input signal line 201 corresponds to the first input signal line 51 in FIG.
  • the first input current Iin corresponds to the first input current Iin in FIG.
  • Inductor Lin and inductor Lq provided in circuit element 202 are magnetically coupled by coupling constant kin.
  • a current flows through the circuit element 202 according to the first input current Iin flowing through the input signal line 201 .
  • a pair of Josephson junctions, Josephson junction J1 and Josephson junction J2 determine a logic state in response to a first input current Iin flowing through input signal line 201. At the same time, it converts the first input current Iin into the voltage pulse signal Vout.
  • the Josephson junction J2 switches to generate a voltage pulse, and the output signal line 206 outputs the voltage pulse signal Vout.
  • the first input current Iin is positive (logical state "1")
  • the Josephson junction J1 switches and the voltage pulse signal Vout is not output to the output end of the output signal line 206.
  • FIG. thus, in the QFP/SFQ interface 200, the first input current Iin is converted into the voltage pulse signal Vout.
  • the voltage pulse generated by switching the Josephson junction here is output from the output end of the output signal line 206 via the resistor Rif and the inductor L3 as the voltage pulse signal Vout. Note that the output signal line 206 corresponds to the first output signal line 71 in FIG.
  • FIG. 4 is a diagram showing an example of a QFP/SFQ interface 200A, which is the circuit configuration of the QFP/SFQ interface 61 or QFP/SFQ interface 62 according to this embodiment. Comparing QFP/SFQ interface 200A (FIG. 4) and QFP/SFQ interface 200 (FIG. 3), signal current line 206A, bias current line 207A, circuit element 208A, circuit element 209A, and circuit element 210A are different. Bias current line 207A, circuit element 208A, circuit element 209A, and circuit element 210A amplify the voltage pulse signal at QFP/SFQ interface 200 (FIG. 3).
  • a voltage pulse generated via the Josephson junction J1 and the Josephson junction J2 is converted into a current by a resistor Rif and an inductor L3 provided in the signal current line 206A and output to the circuit element 208A.
  • the circuit element 208A includes an inductor L4, an inductor L5, and an inductor L6.
  • a circuit element 209A provided with a Josephson junction J3 is connected between inductors L4 and L5.
  • a circuit element 210A provided with a Josephson junction J4 is connected between inductors L5 and L6.
  • the Josephson Junction J1 and Josephson junction J2 are arranged to generate a voltage pulse signal Vout.
  • the qubit control circuit 1 may comprise an SFQ circuit instead of the QFP/SFQ interface. In that case, the quantum bit control circuit 1 generates a pulse train using the SFQ circuit.
  • the qubit control circuit 1 connects the superconducting circuit other than the QFP/SFQ interface and the SFQ circuit to the QFP/SFQ interface (QFP/SFQ interface 61, QFP/SFQ interface 62 ) may be provided instead.
  • the QFP/SFQ interface 62 is connected to the first power supply line 2, the third power supply line 4, the second input signal line 52, and the second output signal line 72.
  • An example in which the interface 62 generates the second SFQ pulse train Vclk with a repetition frequency corresponding to the frequency of the first excitation current Ilo based on the first excitation current Ilo and the DC offset current Idc has been described. Not limited.
  • a circuit other than the QFP/SFQ interface 62 may be provided instead of the QFP/SFQ interface 62 as long as the superconducting circuit generates the second SFQ pulse train Vclk with a repetition frequency corresponding to the frequency of the first excitation current Ilo. .
  • the first power supply line 2 through which the first excitation current Ilo flows to the circuit in order to reduce the number of cables.
  • the third power supply line 4 and the second input signal line 52 are not connected, and based on the first excitation current Ilo, the second SFQ pulse train Vclk having a repetition frequency corresponding to the frequency of the first excitation current Ilo is applied to the superconducting circuit. may be provided in place of the QFP/SFQ interface 62.
  • the first power line 2, the third power line 4, and the second input signal line 52 are not connected, and the superconducting circuit generates the second SFQ pulse train Vclk having a repetition frequency corresponding to the frequency of the first excitation current Ilo.
  • a circuit may be provided instead of the QFP/SFQ interface 62 .
  • the qubit control circuit 1 includes the D flip-flop 8 to output the output pulse train Vout in which the waveform of the first SFQ pulse train Vin is shaped by the repetition frequency of the second SFQ pulse train Vclk.
  • the first SFQ pulse train Vin is a superconducting circuit that outputs an output pulse train Vout whose waveform is shaped by the repetition frequency of the second SFQ pulse train Vclk
  • the qubit control circuit 1 changes the superconducting circuit other than the D flip-flop 8 to the D flip-flop 8. may be provided instead of
  • the qubit control circuit 1 includes the first power line 2, the second power line 3, the first input signal line 51, and the first pulse train generation circuit (this embodiment). , includes a QFP/SFQ interface 61), a second pulse train generation circuit (QFP/SFQ interface 62 in this embodiment), and an output pulse train generation circuit (D flip-flop 8 in this embodiment).
  • a first excitation current Ilo which is a current of a predetermined frequency, is input to the first power supply line 2 .
  • a second excitation current Ibb which is a current having a predetermined waveform, is input to the second power supply line 3 .
  • a first input signal (first input current Iin in this embodiment) indicating a logic state is input to the first input signal line 51 .
  • the first pulse train generation circuit (in this embodiment, the QFP/SFQ interface 61) generates a first Josephson junction (in this embodiment, for example, the Josephson junctions J1 and J2 shown in FIG. 3).
  • the first Josephson junction In the present embodiment, for example, the pulse train generated by the Josephson junction J1 and Josephson junction J2 shown in FIG. In an embodiment, the first SFQ pulse train Vin) is output.
  • the second pulse train generation circuit (in this embodiment, the QFP/SFQ interface 62) generates a second Josephson junction (in this embodiment, for example, the Josephson junctions J1 and J2 shown in FIG. 3).
  • a pulse train generated by a second Josephson junction (in this embodiment, for example, Josephson junction J1 and Josephson junction J2 shown in FIG. 3) based on the frequency of the first excitation current Ilo, outputs a second pulse train (second SFQ pulse train Vclk in this embodiment) having a repetition frequency corresponding to the frequency of the first excitation current Ilo.
  • the output pulse train generation circuit (D flip-flop 8 in this embodiment) includes a third Josephson junction (not shown in this embodiment and provided in the SFQ circuit), and the first pulse train ( In this embodiment, the first SFQ pulse train Vin) outputs an output pulse train Vout waveform-shaped by the repetition frequency of the second pulse train (in this embodiment, the second SFQ pulse train Vclk).
  • the logic circuit for outputting the output pulse train Vout having a repetition frequency corresponding to the predetermined frequency of the first excitation current Ilo is configured by a superconducting circuit, so heat generation is suppressed. It can be realized by circuit configuration. Since the quantum bit control circuit 1 according to this embodiment has a circuit configuration that suppresses heat generation, it can be arranged in a refrigerator. That is, according to the qubit control circuit 1 according to the present embodiment, even a circuit that performs a relatively complicated operation can be configured in the refrigerator. can be reduced.
  • the qubit control circuit 1 can be used as a circuit that constitutes a qubit control circuit that can control a large number of qubits with a small number of cables. A specific example of a qubit control circuit capable of controlling a large number of qubits with a small number of cables will be described in the second embodiment.
  • FIG. 5 is a diagram showing an example of the configuration of the quantum bit control circuit 1A according to this embodiment.
  • the qubit control circuit 1A includes a first power supply line 2A, a second power supply line 3A, a resonance circuit 11A (resonance circuit 11A-1, resonance circuit 11A-2, resonance circuit 11A-3), and an SFQ pulse generator 4A ( SFQ pulse generator 4A-1, SFQ pulse generator 4A-2, SFQ pulse generator 4A-3).
  • the first power line 2A is a power line to which the first excitation current Ilo is input.
  • the first excitation current Ilo is a current containing multiple frequencies. In other words, the first excitation current Ilo includes multiple frequencies.
  • the plurality of frequencies included in the first excitation current Ilo are respectively frequencies corresponding to the qubits 12A-1, 12A-2, and 12A-3 to be controlled by the qubit control circuit 1A.
  • the first excitation current Ilo includes, for example, three frequencies: frequency f1, frequency f2, and frequency f3.
  • the first power line 2A includes an inductor L1-1, an inductor L1-2, and an inductor L1-3.
  • the second power line 3A is a power line to which the second excitation current Ibb is input.
  • the second excitation current Ibb is a current with a predetermined waveform.
  • the second excitation current Ibb is a baseband signal supplied as an output signal from the baseband circuit.
  • the waveform of the second excitation current Ibb flowing through the second power supply line 3A is, for example, a triangular wave like the waveform of the second excitation current Ibb flowing through the second power supply line 3 shown in FIG.
  • the second power line 3A includes an inductor L4-1, an inductor L4-2, and an inductor L4-3.
  • the resonant circuit 11A-1, resonant circuit 11A-2, and resonant circuit 11A-3 each extract a specific frequency from multiple frequencies contained in the first excitation current Ilo by resonance.
  • the resonance circuits 11A-1, 11A-2, and 11A-3 have the same function except that they have different resonance frequencies. Therefore, the resonance circuit 11A-1 will be described below, and the description of the resonance circuits 11A-2 and 11A-3 will be omitted.
  • the resonance circuit 11A-1 is a circuit that resonates at a predetermined frequency (resonance frequency).
  • the resonance frequency is equal to one of the frequencies included in the first excitation current Ilo.
  • the resonant circuit 11A-1 is, for example, an LC circuit.
  • the resonance circuit 11A-1 includes an inductor L2-1 and an inductor L3-1.
  • Inductor L2-1 is magnetically coupled with inductor L1-1 provided in first power supply line 2A.
  • Inductor L3-1 is magnetically coupled with inductor L5-1 provided in SFQ pulse generator 4A-1.
  • the resonance circuit 11A-1 When the first excitation current Ilo flows through the first power supply line 2A, the resonance circuit 11A-1 generates a plurality of currents included in the first excitation current Ilo by magnetic coupling between the inductors L2-1 and L1-1. A current of a frequency that resonates itself among the frequencies flows. Therefore, the resonance circuit 11A-1 extracts the same frequency as its own resonance frequency from among a plurality of frequencies contained in the first excitation current Ilo flowing through the first power supply line 2A. In the following description, the current having the resonance frequency flowing through the resonance circuit 11A-1 is referred to as component excitation current Ir1.
  • the SFQ pulse generator 4A (SFQ pulse generator 4A-1, SFQ pulse generator 4A-2, SFQ pulse generator 4A-3) is a pulse generator that generates an SFQ pulse train.
  • the SFQ pulse generator 4A-1, the SFQ pulse generator 4A-2, and the SFQ pulse generator 4A-3 have similar functions except that the resonance frequencies of the resonance circuits to which they are coupled are different. Therefore, the SFQ pulse generator 4A-1 will be described below, and the description of the SFQ pulse generators 4A-2 and 4A-3 will be omitted.
  • the SFQ pulse generator 4A-1 is a pulse generator having the same configuration as the quantum bit control circuit 1 shown in FIG. In FIG. 5, the magnetic coupling between the SFQ pulse generator 4A-1 and other circuit elements is abstracted by an inductor L5-1.
  • the SFQ pulse generator 4A-1 outputs an output pulse train Vout1 based on the first excitation current Ilo, the second excitation current Ibb, and the input current Iin1.
  • the input current Iin1 corresponds to the first input current Iin shown in FIG.
  • the component excitation current Ir1 flows through the resonance circuit 11A-1 and the second excitation current Ibb flows through the second power supply line 3A. Due to the magnetic coupling between L3-1 and the magnetic coupling between inductor L5-1 and inductor L4-1 provided in second power supply line 3A, input current Iin1 input to an input signal line (not shown) An output pulse train Vout1 generated accordingly is output.
  • inductors L3-1 and L5-1 the fact that the resonance circuit 11A-1 and the SFQ pulse generator 4A-1 are magnetically coupled is represented by inductors L3-1 and L5-1, and the SFQ pulse generator 4A- 1 (corresponding to the QFP/SFQ interfaces 61 and 62 shown in FIG. 1) included in a plurality of inductors (inductors L1 and L2 shown in FIG. 3 or 4). It is indicated abstractly by L5-1.
  • the fact that the second power supply line 3A and the SFQ pulse generator 4A-1 are magnetically coupled is represented by an inductor L4-1 and an inductor L5-1, and the SFQ pulse generator 4A- 1 (corresponding to the QFP/SFQ interfaces 61 and 62 shown in FIG. 1) included in a plurality of inductors (inductors L1 and L2 shown in FIG. 3 or 4). It is indicated abstractly by L5-1.
  • the input current Iin1 is supplied from a circuit provided separately from the qubit control circuit 1A.
  • two input signals (the first input current Iin and the second input current I1) are input, whereas the SFQ pulse generator 4A- shown in FIG. 1 shows only one input signal (input current Iin1).
  • Two input signals are input to the SFQ pulse generator 4A-1 shown in FIG. 5 as well as the quantum bit control circuit 1 shown in FIG.
  • the input current Iin1 indicates the one of the two input signals whose logic state is not fixed (that is, the input signal corresponding to the first input current Iin).
  • the other of the two input signals is fixed to logic state "1" like the second input current I1.
  • only one of the two input signals (input current Iin2, input current Iin3, respectively) is shown for each of the SFQ pulse generators 4A-2 and 4A-3.
  • An output pulse train Vout1 having a repetition frequency f1 output by the SFQ pulse generator 4A-1 is applied to the quantum bit 12A-1.
  • the repetition frequency f1 of the output pulse train Vout1 is the same as the frequency f1 extracted by the resonance circuit 11A-1 from the frequency-multiplexed first excitation current Ilo. That is, the SFQ pulse generator 4A-1 outputs, as an output signal, a pulse train having the same repetition frequency f1 as the frequency f1 extracted from the first excitation current Ilo by the resonance circuit 11A-1.
  • the output pulse train Vout2 with repetition frequency f2 output by the SFQ pulse generator 4A-2 is applied to the quantum bit 12A-2.
  • the repetition frequency f2 of the output pulse train Vout2 is the same as the frequency f2 extracted by the resonance circuit 11A-2 from the frequency-multiplexed first excitation current Ilo.
  • an output pulse train Vout3 with repetition frequency f3 output by the SFQ pulse generator 4A-3 is applied to the quantum bit 12A-3.
  • the repetition frequency f3 of the output pulse train Vout3 is the same as the frequency f3 extracted by the resonance circuit 11A-3 from the frequency-multiplexed first excitation current Ilo.
  • the on and off of the output pulse train Vout1, the output pulse train Vout2, and the output pulse train Vout3 are controlled by the logic states indicated by the input currents Iin1, Iin2, and Iin3, respectively.
  • the number of pulses included in the output pulse train Vout1, the output pulse train Vout2, or the output pulse train Vout3 can be controlled by adjusting the amplitude of each frequency component included in the first excitation current Ilo. can. That is, in the qubit control circuit 1A, the number of pulses included in each output pulse train can be controlled by the spectrum of the first excitation current Ilo.
  • FIG. 6 is a diagram showing an example of simulation results by the quantum bit control circuit 1A according to this embodiment.
  • the simulation results shown in FIG. 6 are results for the case where the first excitation current Ilo contains two frequencies.
  • the value of each physical quantity is shown for 65 nanoseconds.
  • the first excitation current Ilo includes two frequencies of 4.5 GHz and 5 GHz.
  • the frequency of the component excitation current Ir1 that flows through resonance in the resonance circuit 11A-1 is 4.5 GHz.
  • the frequency of the component excitation current Ir2 that flows through resonance in the resonance circuit 11A-2 is 5 GHz.
  • the second excitation current Ibb is a triangular wave.
  • the values of the first excitation current Ilo, the component excitation current Ir1, the component excitation current Ir2, and the second excitation current Ibb are expressed in arbitrary units.
  • An input current Iin1 input to the SFQ pulse generator 4A-1 indicates a logic state of "0, 0, 1, 1" as an example.
  • An input current Iin2 inputted to the SFQ pulse generator 4A-2 indicates a logic state of "0, 1, 0, 1" as an example.
  • the unit of each value of the input current Iin1 and the input current Iin2 is 20 ⁇ A/tick.
  • the output pulse train Vout1 is generated based on the 4.5 GHz frequency component included in the first excitation current Ilo, the second excitation current Ibb, and the input current Iin1.
  • the output pulse train Vout1 is generated in a period corresponding to the period in which the logic state indicated by the input current Iin1 is "1".
  • the repetition frequency of the output pulse train Vout1 is 4.5 GHz according to the 4.5 GHz frequency component contained in the first excitation current Ilo.
  • the output pulse train Vout2 is generated based on the 5 GHz frequency component included in the first excitation current Ilo, the second excitation current Ibb, and the input current Iin2.
  • the output pulse train Vout2 is generated in a period corresponding to the period in which the logic state indicated by the input current Iin2 is "1".
  • the repetition frequency of the output pulse train Vout2 is 5 GHz according to the 5 GHz frequency component contained in the first excitation current Ilo.
  • the unit of each value of the output pulse train Vout1 and the output pulse train Vout2 is 200 ⁇ V/tick.
  • the input current Iin1 is the one whose logic value is not fixed among the two input signals input to the SFQ pulse generator 4A-1, and the logic value of the other is fixed.
  • FIG. 6 shows the simulation results when the logic value of the other input signal is "1". Since the logic state of the other input signal is fixed at "1", when the logic value of the input current Iin1 is "1", the output pulse train Vout1 is output and the logic value of the input current Iin1 is "0". , the output pulse train Vout1 is not output. The same applies to the relationship between the input current Iin2 and the output pulse train Vout2.
  • the number of pulses in the output pulse train can be controlled by the spectrum of the first excitation current Ilo.
  • FIG. 7 is a diagram showing an example of the relationship between the spectrum of the first excitation current Ilo and the number of pulses in the output pulse train according to this embodiment.
  • the amplitude of the 5 GHz frequency component is reduced in the first excitation current Ilo shown in FIG. 7 compared to the first excitation current Ilo shown in FIG.
  • the power of the 5 GHz frequency component is -51.4 dBm for the first excitation current Ilo shown in FIG. 6, whereas it is -52.9 dBm for the first excitation current Ilo shown in FIG.
  • the amplitude of the 4.5 GHz frequency component is -51.9 dBm for both the first excitation current Ilo shown in FIG. 6 and the first excitation current Ilo shown in FIG.
  • the number of pulses in the output pulse train Vout2 is reduced in accordance with the reduction in the amplitude of the 5 GHz frequency component included in the first excitation current Ilo.
  • the reason why the number of pulses of the output pulse train Vout2 is reduced here is that the threshold of the second excitation current Ibb for outputting the output pulse train Vout2 is increased. Since the amplitude of the 4.5 GHz frequency component contained in the first excitation current Ilo is not changed, the number of pulses in the output pulse train Vout1 is not changed.
  • the first excitation current Ilo input to the first power supply line 2A has a plurality of frequencies (frequency f1, f2 , the frequency of frequency f3).
  • the qubit control circuit 1A according to this embodiment includes a first pulse train generation circuit (not shown in this embodiment and corresponding to the QFP/SFQ interface 61 in FIG. 1) and a second pulse train generation circuit (in this embodiment , not shown, corresponding to the QFP/SFQ interface 62 in FIG. 1) and an output pulse train generation circuit (not shown in this embodiment, corresponding to the D flip-flop 8 in FIG.
  • an SFQ pulse generator 4A and a resonance circuit 11A are provided for each of a plurality of frequencies (frequency f1, frequency f2, and frequency f3 in this embodiment).
  • the resonant circuit (resonant circuit 11A-1, resonant circuit 11A-2, and resonant circuit 11A-3 in this embodiment) has a plurality of frequencies included in the first excitation current Ilo (in this embodiment, frequency f1, frequency f2 , frequency f3), and the resonance frequency is set as the frequency of the first excitation current Ilo in the first pulse train generation circuit (not shown in this embodiment, QFP in FIG. 1). /SFQ interface 61) and a second pulse train generation circuit (not shown in this embodiment, corresponding to the QFP/SFQ interface 62 in FIG. 1).
  • the number of cables required for controlling the qubits is two, the first power supply line 2A and the second power supply line 3A, regardless of the number of qubits. Because it is a book, a small number of cables can control a large number of qubits. Here, a small number of cables means a small number compared to the number of quantum bits to be controlled.
  • the frequencies included in the first excitation current Ilo may be one, two, four or more depending on the number of qubits to be controlled.
  • the qubit control circuit includes a set of a first pulse train generation circuit, a second pulse train generation circuit, and an output pulse train generation circuit equal to or greater than the number of frequencies included in the first excitation current Ilo, and a set of a resonance circuit (in this embodiment, , SFQ pulse generator 4A and resonant circuit 11A).
  • a set of a first pulse train generation circuit, a second pulse train generation circuit, and an output pulse train generation circuit provided in the qubit control circuit, and a set of a resonance circuit may not be used. Further, for one frequency included in the first excitation current Ilo, a set of the first pulse train generation circuit, the second pulse train generation circuit, and the output pulse train generation circuit, and a set of the resonance circuit (in this embodiment, A plurality of pairs of the SFQ pulse generator 4A and the resonance circuit 11A) may correspond.
  • the resonance circuit and the power supply line (first power supply line) are magnetically coupled
  • the present invention is not limited to this.
  • the resonant circuit and the power line may be coupled by capacitive coupling.
  • the QFP provided in the qubit control circuit in each of the above-described embodiments may be an adiabatic flux quantum parametron (AQFP) or a directly coupled flux quantum parametron (DQFP).
  • AQFP adiabatic flux quantum parametron
  • DQFP directly coupled flux quantum parametron
  • the electromagnetic waves generated by the quantum bit control circuits 1 and 1A and applied to the controlled object (qubit) are microwaves, but the present invention is not limited to this.
  • the frequency of the electromagnetic wave generated by the quantum bit control circuits 1 and 1A and irradiated to the controlled object (qubit) may be other than the microwave frequency.
  • the quantum bit control circuits 1 and 1A may generate electromagnetic waves with frequencies other than microwave frequencies and irradiate the control target with them.
  • the quantum bit control circuit may be provided with an SFQ circuit in each embodiment.
  • Various logics are known for the SFQ circuit, and when the SFQ circuit is provided in the quantum bit control circuit in each embodiment, any logic may be used for the SFQ circuit.
  • SFQ circuit logic includes, for example, Rapid single-flux-quantum (RSFQ), Low-voltage RSFQ (LV-RSFQ), Energy-efficient RSFQ (ERSFQ), Energy-efficient SFQ (eSFQ), Reciprocal quantum logic (RQL ), Flux shuttle, etc.
  • control target of the quantum bit control circuit is a quantum bit
  • the invention is not limited to this.
  • a control object other than the quantum bit may be controlled by a circuit having the same configuration as the quantum bit control circuit according to each of the embodiments described above.
  • Control objects other than quantum bits are, for example, various components that make up a circuit of a quantum computer.

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Abstract

量子ビット制御回路は、第１励起電流が入力される第１電源線と第２励起電流が入力される第２電源線と第１入力信号が入力される第１入力信号線と第１励起電流の周波数及び第２励起電流の波形と、第１入力信号が示す論理状態とに基づいて第１のジョセフソン接合が生成する第１励起電流の周波数に応じた繰り返し周波数を有する第１パルス列を出力する第１パルス列生成回路と、第１励起電流の周波数に基づいて第２のジョセフソン接合が生成する第１励起電流の周波数に応じた繰り返し周波数を有する第２パルス列を出力する第２パルス列生成回路と、第３のジョセフソン接合を備え、第１パルス列が第２パルス列の繰り返し周波数によって波形成形された出力パルス列を出力する出力パルス列生成回路と、を備える。

Description

量子ビット制御回路
　本発明は、量子ビット制御回路に関する。
　本願は、２０２２年３月４日に、日本に出願された特願２０２２－０３３６３６号に基づき優先権を主張し、その内容をここに援用する。
　量子コンピュータは、多数の電子から構成される量子系をシミュレートできるため、材料設計や創薬に応用できると期待されている。量子コンピュータにおいて制御される量子ビットは、超伝導素子によって構成されるため、低温において制御される必要がある。そのため、量子コンピュータの構成は、量子ビットを低温に保つための冷凍機と、室温で動作する機器とが含まれる。室温で動作する機器は、ケーブルを介して量子ビットに制御信号を出力する。
　量子コンピュータにおいて、冷凍機中の多数の量子ビットを制御するために、大量のケーブルが必要とされている。例えば、７２個の量子ビットを制御するためには、１６８本のケーブルが必要である。しかしながら、量子ビットを制御するためのケーブルの数には上限があるため、量子ビットの数を増加させることは困難を極めている。
　大規模な量子コンピュータを実現するためには、量子ビットと同じく低温の側で動作する制御回路が必要とされている。例えば、多数の通信線の数が制御対象のデバイスの数よりも少ない量子コンピューティングシステムが知られている（特許文献１）。また、磁束量子パラメトロンをシフトレジスタとして用いた超伝導デジタル／アナログ変換器を備えた超伝導量子プロセッサが知られている（特許文献２）。
特表２０１０－５１１９４６号公報 特表２０１９－５２１５４６号公報
　上述したように、少ない数のケーブルで多数の量子ビットを制御できることが求められている。そこで、少ない数のケーブルで多数の量子ビットを制御できる量子ビット制御回路を構成する要素となる回路が求められている。
　本発明は上記の点に鑑みてなされたものであり、少ない数のケーブルで多数の量子ビットを制御できる量子ビット制御回路を構成する要素となる回路を提供する。
　本発明は上記の課題を解決するためになされたものであり、本発明の一態様は、所定の周波数の電流である第１励起電流が入力される第１電源線と、所定の波形の電流である第２励起電流が入力される第２電源線と、論理状態を示す第１入力信号が入力される第１入力信号線と、第１のジョセフソン接合を備え、前記第１励起電流の周波数及び前記第２励起電流の波形と、前記第１入力信号が示す前記論理状態とに基づいて前記第１のジョセフソン接合が生成するパルス列であって、前記周波数に応じた繰り返し周波数を有する第１パルス列を出力する第１パルス列生成回路と、第２のジョセフソン接合を備え、前記第１励起電流の周波数に基づいて前記第２のジョセフソン接合が生成するパルス列であって、前記周波数に応じた繰り返し周波数を有する第２パルス列を出力する第２パルス列生成回路と、第３のジョセフソン接合を備え、前記第１パルス列が前記第２パルス列の繰り返し周波数によって波形成形された出力パルス列を出力する出力パルス列生成回路と、を備える量子ビット制御回路である。
　また、本発明の一態様は、上記の量子ビット制御回路において、所定の論理状態を示す第２入力信号が入力される第２入力信号線と、所定の大きさの直流電流である第３励起電流が入力される第３電源線とをさらに備え、前記第２パルス列生成回路は、前記第１励起電流の周波数と前記第３励起電流の直流波形とに基づいて前記第２のジョセフソン接合が生成するパルス列を、前記第２パルス列として出力する。
　また、本発明の一態様は、上記の量子ビット制御回路において、前記第１電源線に入力される前記第１励起電流には、複数の周波数が含まれ、前記第１パルス列生成回路と前記第２パルス列生成回路と前記出力パルス列生成回路との組と、共振回路とを前記複数の周波数ごとに備え、前記共振回路は、前記第１励起電流に含まれる前記複数の周波数のうちのいずれかの周波数である共振周波数を有し、当該共振周波数を前記第１励起電流の周波数として前記第１パルス列生成回路及び前記第２パルス列生成回路に供給する。
　また、本発明の一態様は、上記の量子ビット制御回路において、前記出力パルス列生成回路が出力する前記出力パルス列のパルス数は、前記第１励起電流の振幅によって制御される。
　また、本発明の一態様は、上記の量子ビット制御回路において、前記第１パルス列生成回路、および前記第２パルス列生成回路は、磁束量子パラメトロン回路の構成、または単一磁束量子回路の構成のうちいずれか１以上を含む。
　本発明によれば、少ない数のケーブルで多数の量子ビットを制御できる量子ビット制御回路を構成する要素となる回路を提供できる。
本発明の第１の実施形態に係る量子ビット制御回路の構成の一例を示す図である。 本発明の第１の実施形態に係る量子ビット制御回路によるシミュレーション結果の一例を示す図である。 本発明の第１の実施形態に係るＱＦＰ／ＳＦＱインターフェースの回路構成の一例を示す図である。 本発明の第１の実施形態に係るＱＦＰ／ＳＦＱインターフェースの回路構成の一例を示す図である。 本発明の第２の実施形態に係る量子ビット制御回路の構成の一例を示す図である。 本発明の第２の実施形態に係る量子ビット制御回路によるシミュレーション結果の一例を示す図である。 本発明の第２の実施形態に係る第１励起電流のスペクトルと出力パルスのパルス数との関係の一例を示す図である。
（第１の実施形態）
　以下、図面を参照しながら本発明の第１の実施形態について詳しく説明する。図１は、本実施形態に係る量子ビット制御回路１の構成の一例を示す図である。量子ビット制御回路１は、ＳＦＱパルス列を生成するパルスジェネレータである。量子ビット制御回路１では、一例としてＱＦＰ／ＳＦＱインターフェースが用いられる。
　量子ビット制御回路１は、第１電源線２と、第２電源線３と、第３電源線４と、第１入力信号線５１と、第２入力信号線５２と、ＱＦＰ／ＳＦＱインターフェース６１と、ＱＦＰ／ＳＦＱインターフェース６２と、第１出力信号線７１と、第２出力信号線７２と、Ｄフリップフロップ８とを備える。
　第１電源線２は、第１励起電流Ｉｌｏが入力される電源線である。第１励起電流Ｉｌｏは、所定の周波数を含む電流である。第１励起電流Ｉｌｏの周波数は、一例として、５ＧＨｚである。第１励起電流Ｉｌｏは、局部発振器（Ｌｏｃａｌ　Ｏｓｃｉｌｌａｔｏｒ）（不図示）から供給されるローカルオシレータ信号である。当該局部発振器は、量子ビット制御回路１とは別体として備えられる。
　第２電源線３は、第２励起電流Ｉｂｂが入力される電源線である。第２励起電流Ｉｂｂは、所定の波形の電流である。第２励起電流Ｉｂｂは、ベースバンド回路（不図示）から出力信号として供給されるベースバンド信号である。当該ベースバンド回路は、量子ビット制御回路１とは別体として備えられる。第２励起電流Ｉｂｂの波形は、一例として、三角波である。
　第３電源線４は、ＤＣオフセット電流Ｉｄｃが入力される電源線である。ＤＣオフセット電流Ｉｄｃは、所定の大きさの直流電流である。ＤＣオフセット電流Ｉｄｃは、直流電源（不図示）から供給される。
　第１入力信号線５１は、第１入力電流Ｉｉｎが入力される制御線である。第２入力信号線５２は、第２入力電流Ｉ１が入力される制御線である。第１入力電流Ｉｉｎは、ＱＦＰ／ＳＦＱインターフェース６１の論理状態を決める電流である。第２入力電流Ｉ１は、ＱＦＰ／ＳＦＱインターフェース６２の論理状態を決める電流である。
　ＱＦＰ／ＳＦＱインターフェース６１は、第１励起電流Ｉｌｏから第１ＳＦＱパルス列Ｖｉｎを生成する。ＱＦＰ／ＳＦＱインターフェース６１には、第１電源線２、第２電源線３、第１入力信号線５１、及び第１出力信号線７１が接続されている。ＱＦＰ／ＳＦＱインターフェース６１は、第１励起電流Ｉｌｏと、第２励起電流Ｉｂｂとに基づいて、第１入力電流Ｉｉｎによって決められる論理状態に応じた第１ＳＦＱパルス列Ｖｉｎを生成する。ＱＦＰ／ＳＦＱインターフェース６１は、生成した第１ＳＦＱパルス列Ｖｉｎを、第１出力信号線７１を介してＤフリップフロップ８に出力する。
　ＱＦＰ／ＳＦＱインターフェース６２は、第２入力電流Ｉ１から第２ＳＦＱパルス列Ｖｃｌｋを生成する。ＱＦＰ／ＳＦＱインターフェース６２には、第１電源線２、第３電源線４、第２入力信号線５２、及び第２出力信号線７２が接続されている。ＱＦＰ／ＳＦＱインターフェース６２は、第１励起電流Ｉｌｏと、ＤＣオフセット電流Ｉｄｃとに基づいて、第２ＳＦＱパルス列Ｖｃｌｋを生成する。第２ＳＦＱパルス列Ｖｃｌｋは、第１励起電流Ｉｌｏの周波数に応じた繰り返し周波数のパルス列である。ＱＦＰ／ＳＦＱインターフェース６２は、生成した第２ＳＦＱパルス列Ｖｃｌｋを、第２出力信号線７２を介してＤフリップフロップ８に出力する。
　ＱＦＰ／ＳＦＱインターフェース６１、及びＱＦＰ／ＳＦＱインターフェース６２はそれぞれ、超伝導素子を含み、磁束量子パラメトロン（Ｑｕａｎｔｕｍ　Ｆｌｕｘ　Ｐａｒａｍｅｔｒｏｎ：ＱＦＰ）回路の構成を含む回路である。ＱＦＰ／ＳＦＱインターフェース６１、及びＱＦＰ／ＳＦＱインターフェース６２の回路構成については後述する。ＱＦＰ／ＳＦＱインターフェース６１は、第１パルス列生成回路の一例である。ＱＦＰ／ＳＦＱインターフェース６２は、第２パルス列生成回路の一例である。つまり、ＱＦＰ／ＳＦＱインターフェース６１、及びＱＦＰ／ＳＦＱインターフェース６２はそれぞれ、ＱＦＰの構成を含み、当該ＱＦＰに入力される電流をパルス列に変換するパルス列生成回路である。
　ここで第２入力電流Ｉ１によって決められる論理状態は、常に「１」に固定されている。第２入力電流Ｉ１によって決められる論理状態が常に「１」に固定された状態で、ＱＦＰ／ＳＦＱインターフェース６２にはＤＣオフセット電流Ｉｄｃが印加されている。そのため、ＱＦＰ／ＳＦＱインターフェース６２は、第２ＳＦＱパルス列Ｖｃｌｋを常に生成する。
　Ｄフリップフロップ８は、第１ＳＦＱパルス列Ｖｉｎを第２ＳＦＱパルス列Ｖｃｌｋの繰り返し周波数によって波形成形した出力パルス列Ｖｏｕｔを生成する。ここで出力パルス列Ｖｏｕｔの繰り返し周波数は、第１励起電流Ｉｌｏの周波数と同じである。第１ＳＦＱパルス列Ｖｉｎのパルス間隔は必ずしも均等にならないため、量子ビット制御回路１では、Ｄフリップフロップ８によって、第１ＳＦＱパルス列Ｖｉｎを波形成形する。第２励起電流Ｉｂｂの振幅が所定値より大きい期間においてのみ、第１ＳＦＱパルス列Ｖｉｎが生成される。第１ＳＦＱパルス列Ｖｉｎは、パルス間隔は必ずしも均等ではないが、パルス列のパルス数は所定の数である。一方、第２ＳＦＱパルス列Ｖｃｌｋは、パルス間隔は均等であるが、常に出力されているためパルス列のパルス数は所定の数とはならない。Ｄフリップフロップ８は、第１ＳＦＱパルス列Ｖｉｎと、第２ＳＦＱパルス列Ｖｃｌｋとから、パルス間隔が均等であり、かつパルス列のパルス数が所定の数である出力パルス列Ｖｏｕｔを生成する。
　Ｄフリップフロップ８は、一例として、単一磁束量子（Ｓｉｎｇｌｅ　Ｆｌｕｘ　Ｑｕａｎｔｕｍ：ＳＦＱ）回路である。ＳＦＱ回路では、入力される電圧パルスによって発生した磁束量子がジョセフソン接合を介して超伝導ループ中を伝搬する。ＳＦＱ回路では、磁束量子の伝搬によってジョセフソン接合の両端に発生した電圧パルスが出力される。Ｄフリップフロップ８は、出力パルス列生成回路の一例である。
　ＳＦＱ回路では、超伝導素子を用いているため直流抵抗がなく低消費電力であることが知られている。ＳＦＱ回路では、ゲート当りの消費電力は１μＷ程度である。また、ＳＦＱ回路では、クロック周波数が１００ＧＨｚ程度の超高速動作が可能である。なお、消費電力や動作周波数は回路のパラメータによるため、これらの消費電力の値、動作周波数の値は一例である。
　ここで図２を参照し、量子ビット制御回路１によるシミュレーション結果について説明する。図２は、本実施形態に係る量子ビット制御回路１によるシミュレーション結果の一例を示す図である。図２では、各物理量の値が１７ナノ秒間について示されている。
　第１励起電流Ｉｌｏの周波数は、上述したように５ＧＨｚである。第２励起電流Ｉｂｂは、上述したように三角波である。図２において第１励起電流Ｉｌｏ、及び第２励起電流Ｉｂｂそれぞれの値は任意の単位で表されている。
　第１入力電流Ｉｉｎは、一例として「０、１」の論理状態を示す。論理状態に応じて、第１入力電流Ｉｉｎは、８．５ナノ秒付近において、値がローからハイへと変化している。なお、図２において、第１入力電流Ｉｉｎの値の単位は、２０μＡ／ｔｉｃｋである。
　第１ＳＦＱパルス列Ｖｉｎは、上述したように、第２励起電流Ｉｂｂの振幅が所定値より大きい期間においてのみ生成されている。一方、第２ＳＦＱパルス列Ｖｃｌｋは、常に生成されている。出力パルス列Ｖｏｕｔは、第１ＳＦＱパルス列Ｖｉｎと、第２ＳＦＱパルス列Ｖｃｌｋとに基づいて生成される。図２に示すように量子ビット制御回路１では、第１入力電流Ｉｉｎが示す論理状態によって、出力パルス列Ｖｏｕｔのオンとオフとが制御されている。
　第１ＳＦＱパルス列Ｖｉｎのパルス間隔と、出力パルス列Ｖｏｕｔのパルス間隔とを比較すると、第１ＳＦＱパルス列Ｖｉｎのパルス間隔は均等でない部分があるのに対して、出力パルス列Ｖｏｕｔのパルス間隔はＤフリップフロップ８によって均等なパルス間隔に変換されている。
　なお、図２において第１ＳＦＱパルス列Ｖｉｎ、第２ＳＦＱパルス列Ｖｃｌｋ、及び出力パルス列Ｖｏｕｔそれぞれの値の単位は、２００μＶ／ｔｉｃｋである。
　ここで図３及び図４を参照し、図１に示すＱＦＰ／ＳＦＱインターフェース６１またはＱＦＰ／ＳＦＱインターフェース６２の回路構成の例について説明する。図１に示すＱＦＰ／ＳＦＱインターフェース６１またはＱＦＰ／ＳＦＱインターフェース６２の回路構成は、例えば、図３または図４に示すＱＦＰ／ＳＦＱインターフェースの回路構成のいずれかである。なお、図３及び図４に示すＱＦＰ／ＳＦＱインターフェースの回路構成は一例であって、図１に示すＱＦＰ／ＳＦＱインターフェース６１またはＱＦＰ／ＳＦＱインターフェース６２の回路構成は、図３または図４に示すＱＦＰ／ＳＦＱインターフェースの回路構成以外のＱＦＰ／ＳＦＱインターフェースの回路構成であってもよい。
　図３は、本実施形態に係るＱＦＰ／ＳＦＱインターフェース６１またはＱＦＰ／ＳＦＱインターフェース６２の回路構成であるＱＦＰ／ＳＦＱインターフェース２００の一例を示す図である。ＱＦＰ／ＳＦＱインターフェース２００は、インターフェース励起電流Ｉｘによって駆動、及びクロックされる。インターフェース励起電流Ｉｘが電源線２０３を流れることによって、電源線２０３に備えられるインダクタＬｘ１、及びインダクタＬｘ２にそれぞれ磁束が生成される。なお、電源線２０３は、図１の第１電源線２に相当する。インターフェース励起電流Ｉｘは、図１の第１励起電流Ｉｌｏに相当する。また、量子ビット制御回路１（図１）は２本の電源線（第１電源線２、第２電源線３）を備えているが、ＱＦＰ／ＳＦＱインターフェース２００（図３）では、説明を簡単にするために１本の電源線（電源線２０３）を備えるとしている。
　インダクタＬｘ１と、回路要素２０５に備えられるインダクタＬ１とは、結合定数ｋ１によって磁気結合されている。インダクタＬｘ２と、回路要素２０４に備えられるインダクタＬ２とは、結合定数ｋ２によって磁気結合されている。ジョセフソン接合Ｊ１は、回路要素２０５に備えられる。ジョセフソン接合Ｊ２は、回路要素２０４に備えられる。
　ここで第１入力電流Ｉｉｎが入力信号線２０１を流れることによって、入力信号線２０１に備えられるインダクタＬｉｎに磁束が生成される。なお、入力信号線２０１は、図１の第１入力信号線５１に相当する。第１入力電流Ｉｉｎは、図１の第１入力電流Ｉｉｎに相当する。インダクタＬｉｎと、回路要素２０２に備えられるインダクタＬｑとは、結合定数ｋｉｎによって磁気結合されている。回路要素２０２には、入力信号線２０１を流れる第１入力電流Ｉｉｎに応じて電流が流れる。
　インダクタＬ１及びインダクタＬ２に磁束が印加されると、一対のジョセフソン接合であるジョセフソン接合Ｊ１及びジョセフソン接合Ｊ２は、入力信号線２０１を流れる第１入力電流Ｉｉｎに応じて論理状態を決定するとともに、第１入力電流Ｉｉｎを電圧パルス信号Ｖｏｕｔに変換する。
　第１入力電流Ｉｉｎが正（論理状態「１」）のとき、ジョセフソン接合Ｊ２がスイッチして電圧パルスを発生し、出力信号線２０６の出力端に電圧パルス信号Ｖｏｕｔが出力される。一方、第１入力電流Ｉｉｎが負（論理状態「０」）のときは、ジョセフソン接合Ｊ１がスイッチし、出力信号線２０６の出力端には電圧パルス信号Ｖｏｕｔは出力されない。このようにして、ＱＦＰ／ＳＦＱインターフェース２００では、第１入力電流Ｉｉｎが電圧パルス信号Ｖｏｕｔに変換される。ここでジョセフソン接合がスイッチして発生させた電圧パルスは、抵抗Ｒｉｆ及びインダクタＬ３を介して出力信号線２０６の出力端から電圧パルス信号Ｖｏｕｔとして出力される。なお、出力信号線２０６は、図１の第１出力信号線７１に相当する。
　図４は、本実施形態に係るＱＦＰ／ＳＦＱインターフェース６１またはＱＦＰ／ＳＦＱインターフェース６２の回路構成であるＱＦＰ／ＳＦＱインターフェース２００Ａの一例を示す図である。ＱＦＰ／ＳＦＱインターフェース２００Ａ（図４）とＱＦＰ／ＳＦＱインターフェース２００（図３）とを比較すると、信号電流線２０６Ａ、バイアス電流線２０７Ａ、回路要素２０８Ａ、回路要素２０９Ａ、回路要素２１０Ａが異なる。バイアス電流線２０７Ａ、回路要素２０８Ａ、回路要素２０９Ａ、回路要素２１０Ａは、ＱＦＰ／ＳＦＱインターフェース２００（図３）における電圧パルス信号を増幅させる。ここで、他の構成要素（入力信号線２０１、回路要素２０２、電源線２０３、回路要素２０４、回路要素２０５）はＱＦＰ／ＳＦＱインターフェース２００（図３）と同じである。ＱＦＰ／ＳＦＱインターフェース２００（図３）と同じ構成の説明は省略し、図４では、ＱＦＰ／ＳＦＱインターフェース２００（図３）と異なる部分を中心に説明する。
　ジョセフソン接合Ｊ１及びジョセフソン接合Ｊ２を介して生成された電圧パルスが信号電流線２０６Ａに備えられる抵抗Ｒｉｆ及びインダクタＬ３によって電流に変換され回路要素２０８Ａに出力される。
　回路要素２０８Ａには、インダクタＬ４、インダクタＬ５、インダクタＬ６が備えられる。インダクタＬ４とインダクタＬ５との間には、ジョセフソン接合Ｊ３が備えられる回路要素２０９Ａが接続される。インダクタＬ５とインダクタＬ６との間には、ジョセフソン接合Ｊ４が備えられる回路要素２１０Ａが接続される。
　回路要素２０８Ａに、信号電流線２０６Ａからの電流が入力されると、ジョセフソン接合Ｊ３及びジョセフソン接合Ｊ４を介して、磁束量子が超伝導ループ中を伝搬し、伝搬の過程において磁束量子がジョセフソン接合を通過する際に、ジョセフソン接合の両端に電圧パルスが発生する。ジョセフソン接合Ｊ４の両端に発生した電圧パルス信号Ｖｏｕｔが出力信号として出力される。
　なお、ＱＦＰ／ＳＦＱインターフェースでは、回路についての各種のパラメータに応じて、ジョセフソン接合によって電圧パルスが発生するか否かが決定される。当該パラメータには、インダクタのインダクタンスの大きさ、ジョセフソン接合のパラメータなどが含まれる。
　図３に示したＱＦＰ／ＳＦＱインターフェース２００では、インダクタＬ１、インダクタＬ２、及びインダクタＬｑそれぞれのインダクタンスの大きさ、ジョセフソン接合Ｊ１及びジョセフソン接合Ｊ２それぞれの臨界電流値などを含むパラメータが、ジョセフソン接合Ｊ１及びジョセフソン接合Ｊ２によって電圧パルス信号Ｖｏｕｔが発生するように調整されている。
　同様に、図４に示したＱＦＰ／ＳＦＱインターフェース２００Ａでは、インダクタＬ１、インダクタＬ２、インダクタＬ３、インダクタＬ４、インダクタＬ５、インダクタＬ６、及びインダクタＬｑそれぞれのインダクタンスの大きさ、ジョセフソン接合Ｊ１、ジョセフソン接合Ｊ２、ジョセフソン接合Ｊ３、及びジョセフソン接合Ｊ４それぞれの臨界電流値などを含むパラメータが、ジョセフソン接合Ｊ３、及びジョセフソン接合Ｊ４によって電圧パルス信号Ｖｏｕｔが発生するように調整されている。
　図１に示すＱＦＰ／ＳＦＱインターフェース６１及びＱＦＰ／ＳＦＱインターフェース６２についてもそれぞれ、回路についての各種のパラメータがジョセフソン接合によって電圧パルス信号（第１ＳＦＱパルス列Ｖｉｎ、第２ＳＦＱパルス列Ｖｃｌｋ）が発生するように調整されている。
　なお、本実施形態では、量子ビット制御回路１が、ＱＦＰ／ＳＦＱインターフェース（ＱＦＰ／ＳＦＱインターフェース６１、ＱＦＰ／ＳＦＱインターフェース６２）を備えることによってパルス列を生成する場合の一例について説明したが、これに限られない。量子ビット制御回路１は、ＱＦＰ／ＳＦＱインターフェースの代わりにＳＦＱ回路を備えてもよい。その場合、量子ビット制御回路１は、当該ＳＦＱ回路によってパルス列を生成する。また、量子ビット制御回路１は、パルス列を生成する超伝導回路であれば、ＱＦＰ／ＳＦＱインターフェースやＳＦＱ回路以外の超伝導回路を、ＱＦＰ／ＳＦＱインターフェース（ＱＦＰ／ＳＦＱインターフェース６１、ＱＦＰ／ＳＦＱインターフェース６２）の代わりに備えてもよい。
　また、本実施形態では、ＱＦＰ／ＳＦＱインターフェース６２には、第１電源線２、第３電源線４、第２入力信号線５２、及び第２出力信号線７２が接続されており、ＱＦＰ／ＳＦＱインターフェース６２は、第１励起電流Ｉｌｏと、ＤＣオフセット電流Ｉｄｃとに基づいて、第１励起電流Ｉｌｏの周波数に応じた繰り返し周波数の第２ＳＦＱパルス列Ｖｃｌｋを生成する場合の一例について説明したが、これに限られない。
　第１励起電流Ｉｌｏの周波数に応じた繰り返し周波数の第２ＳＦＱパルス列Ｖｃｌｋを超伝導回路によって生成しさえすれば、ＱＦＰ／ＳＦＱインターフェース６２の代わりにＱＦＰ／ＳＦＱインターフェース６２以外の回路が備えられてもよい。
　ＱＦＰ／ＳＦＱインターフェース６２以外の回路が備えられる場合であっても、第１励起電流Ｉｌｏが流れる第１電源線２は当該回路に接続されることが、ケーブルの数を減らすためには、好ましい。例えば、第３電源線４、及び第２入力信号線５２が接続されず、第１励起電流Ｉｌｏに基づいて、第１励起電流Ｉｌｏの周波数に応じた繰り返し周波数の第２ＳＦＱパルス列Ｖｃｌｋを超伝導回路によって生成する回路が、ＱＦＰ／ＳＦＱインターフェース６２の代わりに備えられてもよい。
　なお、第１電源線２、第３電源線４、及び第２入力信号線５２が接続されず、第１励起電流Ｉｌｏの周波数に応じた繰り返し周波数の第２ＳＦＱパルス列Ｖｃｌｋを超伝導回路によって生成する回路が、ＱＦＰ／ＳＦＱインターフェース６２の代わりに備えられてもよい。
　また、本実施形態では、量子ビット制御回路１が、Ｄフリップフロップ８を備えることによって第１ＳＦＱパルス列Ｖｉｎが第２ＳＦＱパルス列Ｖｃｌｋの繰り返し周波数によって波形成形された出力パルス列Ｖｏｕｔを出力する場合の一例について説明したが、これに限られない。第１ＳＦＱパルス列Ｖｉｎが第２ＳＦＱパルス列Ｖｃｌｋの繰り返し周波数によって波形成形された出力パルス列Ｖｏｕｔを出力する超伝導回路であれば、量子ビット制御回路１はＤフリップフロップ８以外の超伝導回路をＤフリップフロップ８の代わりに備えてもよい。
（第１実施形態まとめ）
　以上に説明したように、本実施形態に係る量子ビット制御回路１は、第１電源線２と、第２電源線３と、第１入力信号線５１と、第１パルス列生成回路（本実施形態において、ＱＦＰ／ＳＦＱインターフェース６１）と、第２パルス列生成回路（本実施形態において、ＱＦＰ／ＳＦＱインターフェース６２）と、出力パルス列生成回路（本実施形態において、Ｄフリップフロップ８）とを備える。
　第１電源線２には、所定の周波数の電流である第１励起電流Ｉｌｏが入力される。
　第２電源線３には、所定の波形の電流である第２励起電流Ｉｂｂが入力される。
　第１入力信号線５１には、論理状態を示す第１入力信号（本実施形態において、第１入力電流Ｉｉｎ）が入力される。
　第１パルス列生成回路（本実施形態において、ＱＦＰ／ＳＦＱインターフェース６１）は、第１のジョセフソン接合（本実施形態において、例えば、図３に示したジョセフソン接合Ｊ１、及びジョセフソン接合Ｊ２）を備え、第１励起電流Ｉｌｏの周波数及び第２励起電流Ｉｂｂの波形と、第１入力信号（本実施形態において、第１入力電流Ｉｉｎ）が示す論理状態とに基づいて第１のジョセフソン接合（本実施形態において、例えば、図３に示したジョセフソン接合Ｊ１、及びジョセフソン接合Ｊ２）が生成するパルス列であって、第１励起電流Ｉｌｏの周波数に応じた繰り返し周波数を有する第１パルス列（本実施形態において、第１ＳＦＱパルス列Ｖｉｎ）を出力する。
　第２パルス列生成回路（本実施形態において、ＱＦＰ／ＳＦＱインターフェース６２）は、第２のジョセフソン接合（本実施形態において、例えば、図３に示したジョセフソン接合Ｊ１、及びジョセフソン接合Ｊ２）を備え、第１励起電流Ｉｌｏの周波数に基づいて第２のジョセフソン接合（本実施形態において、例えば、図３に示したジョセフソン接合Ｊ１、及びジョセフソン接合Ｊ２）によって生成されるパルス列であって、第１励起電流Ｉｌｏの周波数に応じた繰り返し周波数を有する第２パルス列（本実施形態において、第２ＳＦＱパルス列Ｖｃｌｋ）を出力する。
　出力パルス列生成回路（本実施形態において、Ｄフリップフロップ８）は、第３のジョセフソン接合（本実施形態において、不図示であり、ＳＦＱ回路に備えられるジョセフソン接合）を備え、第１パルス列（本実施形態において、第１ＳＦＱパルス列Ｖｉｎ）が第２パルス列（本実施形態において、第２ＳＦＱパルス列Ｖｃｌｋ）の繰り返し周波数によって波形成形された出力パルス列Ｖｏｕｔを出力する。
　本実施形態に係る量子ビット制御回路１では、第１励起電流Ｉｌｏの所定の周波数に応じた繰り返し周波数の出力パルス列Ｖｏｕｔを出力するための論理回路を超伝導回路によって構成するため、発熱を抑えた回路構成で実現することができる。本実施形態に係る量子ビット制御回路１は、発熱を抑えた回路構成であるため、冷凍機内に配置することができる。つまり、本実施形態に係る量子ビット制御回路１によれば、比較的複雑な動作を行う回路であっても冷凍機内に構成できるため、冷凍機外部と冷凍機内の回路とを接続するケーブルの本数を低減することができる。量子ビット制御回路１は、少ない数のケーブルで多数の量子ビットを制御できる量子ビット制御回路を構成する要素となる回路として用いることができる。
　少ない数のケーブルで多数の量子ビットを制御できる量子ビット制御回路の具体例については、第２の実施形態において説明する。
（第２の実施形態）
　以下、図面を参照しながら本発明の第２の実施形態について詳しく説明する。
　上記第１の実施形態では、量子ビットを制御するための信号として、パルス列が出力される場合、ローカルオシレータ信号に単一の周波数が含まれる場合について説明をした。本実施形態では、ローカルオシレータ信号に複数の周波数が含まれ、それぞれの周波数に基づくパルス列が出力される場合について説明をする。
　本実施形態に係る量子ビット制御回路を量子ビット制御回路１Ａという。
　図５は、本実施形態に係る量子ビット制御回路１Ａの構成の一例を示す図である。量子ビット制御回路１Ａは、第１電源線２Ａと、第２電源線３Ａと、共振回路１１Ａ（共振回路１１Ａ－１、共振回路１１Ａ－２、共振回路１１Ａ－３）と、ＳＦＱパルスジェネレータ４Ａ（ＳＦＱパルスジェネレータ４Ａ－１、ＳＦＱパルスジェネレータ４Ａ－２、ＳＦＱパルスジェネレータ４Ａ－３）とを備える。
　第１電源線２Ａは、第１励起電流Ｉｌｏが入力される電源線である。第１励起電流Ｉｌｏは、複数の周波数を含む電流である。換言すれば、第１励起電流Ｉｌｏには、複数の周波数が多重化されて含まれる。
　第１励起電流Ｉｌｏに含まれる複数の周波数はそれぞれ、量子ビット制御回路１Ａの制御対象の量子ビット１２Ａ－１、量子ビット１２Ａ－２、量子ビット１２Ａ－３それぞれに応じた周波数である。本実施形態では、第１励起電流Ｉｌｏには、一例として、周波数ｆ１、周波数ｆ２、周波数ｆ３の３つの周波数が含まれる。
　第１電源線２Ａは、インダクタＬ１－１と、インダクタＬ１－２と、インダクタＬ１－３とを備える。
　第２電源線３Ａは、第２励起電流Ｉｂｂが入力される電源線である。第２励起電流Ｉｂｂは、所定の波形の電流である。第２励起電流Ｉｂｂは、ベースバンド回路から出力信号として供給されるベースバンド信号である。第２電源線３Ａを流れる第２励起電流Ｉｂｂの波形は、図１に示した第２電源線３を流れる第２励起電流Ｉｂｂの波形と同様、一例として、三角波である。
　第２電源線３Ａは、インダクタＬ４－１と、インダクタＬ４－２と、インダクタＬ４－３とを備える。
　共振回路１１Ａ－１、共振回路１１Ａ－２、共振回路１１Ａ－３はそれぞれ、共振によって第１励起電流Ｉｌｏに含まれる複数の周波数からそれぞれ特定の周波数を抽出する。共振回路１１Ａ－１、共振回路１１Ａ－２、共振回路１１Ａ－３はそれぞれ共振周波数が互いに異なる以外、同様の機能を有する。そのため、以下では、共振回路１１Ａ－１について説明をし、共振回路１１Ａ－２、共振回路１１Ａ－３の説明は省略する。
　共振回路１１Ａ－１は、所定の周波数（共振周波数）にて共振する回路である。当該共振周波数は、第１励起電流Ｉｌｏに含まれる複数の周波数のうちいずれかの周波数と等しい。共振回路１１Ａ－１は、一例として、ＬＣ回路である。共振回路１１Ａ－１は、インダクタＬ２－１と、インダクタＬ３－１とを備える。インダクタＬ２－１は、第１電源線２Ａに備えられるインダクタＬ１－１と磁気結合している。インダクタＬ３－１は、ＳＦＱパルスジェネレータ４Ａ－１に備えられるインダクタＬ５－１と磁気結合している。共振回路１１Ａ－１は、第１励起電流Ｉｌｏが第１電源線２Ａを流れることにより、インダクタＬ２－１とインダクタＬ１－１との間の磁気結合によって、第１励起電流Ｉｌｏに含まれる複数の周波数のうち自身が共振する周波数の電流が流れる。したがって、共振回路１１Ａ－１は、第１電源線２Ａを流れる第１励起電流Ｉｌｏに含まれる複数の周波数のなかから、自身の共振周波数と同じ周波数を抽出する。
　以下の説明では、共振回路１１Ａ－１に流れる共振周波数の電流を成分励起電流Ｉｒ１という。
　ＳＦＱパルスジェネレータ４Ａ（ＳＦＱパルスジェネレータ４Ａ－１、ＳＦＱパルスジェネレータ４Ａ－２、ＳＦＱパルスジェネレータ４Ａ－３）は、ＳＦＱパルス列を生成するパルスジェネレータである。ＳＦＱパルスジェネレータ４Ａ－１、ＳＦＱパルスジェネレータ４Ａ－２、ＳＦＱパルスジェネレータ４Ａ－３は、それぞれ結合する共振回路の共振周波数が異なる以外、同様の機能を有する。そのため、以下では、ＳＦＱパルスジェネレータ４Ａ－１について説明をし、ＳＦＱパルスジェネレータ４Ａ－２、ＳＦＱパルスジェネレータ４Ａ－３の説明は省略する。
　ＳＦＱパルスジェネレータ４Ａ－１は、図１に示した量子ビット制御回路１と同様の構成を有するパルスジェネレータである。図５では、ＳＦＱパルスジェネレータ４Ａ－１と他の回路素子との磁気結合がインダクタＬ５－１により抽象的に示されている。
　ＳＦＱパルスジェネレータ４Ａ－１は、第１励起電流Ｉｌｏと、第２励起電流Ｉｂｂと、入力電流Ｉｉｎ１とに基づいて、出力パルス列Ｖｏｕｔ１を出力する。ここで入力電流Ｉｉｎ１は、図１に示した第１入力電流Ｉｉｎに相当する。
　ＳＦＱパルスジェネレータ４Ａ－１は、共振回路１１Ａ－１に成分励起電流Ｉｒ１が流れかつ第２電源線３Ａに第２励起電流Ｉｂｂが流れることによって、インダクタＬ５－１と共振回路１１Ａ－１が備えるインダクタＬ３－１との間の磁気結合、及びインダクタＬ５－１と第２電源線３Ａが備えるインダクタＬ４－１との間の磁気結合によって、入力信号線（不図示）に入力される入力電流Ｉｉｎ１に応じて生成される出力パルス列Ｖｏｕｔ１を出力する。
　なお、図５では共振回路１１Ａ－１とＳＦＱパルスジェネレータ４Ａ－１とが磁気結合していることを、インダクタＬ３－１、及びインダクタＬ５－１に代表させて示しており、ＳＦＱパルスジェネレータ４Ａ－１を構成するＱＦＰ／ＳＦＱインターフェース（図１に示したＱＦＰ／ＳＦＱインターフェース６１、６２に相当）に含まれる複数のインダクタ（図３または図４に示したインダクタＬ１、Ｌ２）に相当する構成はインダクタＬ５－１により抽象的に示されている。
　また、図５では第２電源線３ＡとＳＦＱパルスジェネレータ４Ａ－１とが磁気結合していることを、インダクタＬ４－１、及びインダクタＬ５－１に代表させて示しており、ＳＦＱパルスジェネレータ４Ａ－１を構成するＱＦＰ／ＳＦＱインターフェース（図１に示したＱＦＰ／ＳＦＱインターフェース６１、６２に相当）に含まれる複数のインダクタ（図３または図４に示したインダクタＬ１、Ｌ２）に相当する構成はインダクタＬ５－１により抽象的に示されている。
　入力電流Ｉｉｎ１は、量子ビット制御回路１Ａとは別体として備えられる回路から供給される。
　なお、図１に示した量子ビット制御回路１では、２つの入力信号（第１入力電流Ｉｉｎ、第２入力電流Ｉ１）が入力されていたのに対して、図５に示すＳＦＱパルスジェネレータ４Ａ－１では、１つの入力信号（入力電流Ｉｉｎ１）しか示されていない。図５に示すＳＦＱパルスジェネレータ４Ａ－１についても、図１に示した量子ビット制御回路１と同様に、２つの入力信号が入力されている。入力電流Ｉｉｎ１は、当該２つの入力信号のうち論理状態が固定されていない方（つまり、第１入力電流Ｉｉｎに相当する入力信号）を示したものである。当該２つの入力信号のうち他方は、第２入力電流Ｉ１と同様に論理状態が「１」に固定されている。ＳＦＱパルスジェネレータ４Ａ－２、ＳＦＱパルスジェネレータ４Ａ－３についても同様にそれぞれ、２つの入力信号のうち一方（それぞれ入力電流Ｉｉｎ２、入力電流Ｉｉｎ３）のみが示されている。
　ＳＦＱパルスジェネレータ４Ａ－１によって出力される繰り返し周波数ｆ１の出力パルス列Ｖｏｕｔ１は、量子ビット１２Ａ―１に照射される。出力パルス列Ｖｏｕｔ１の繰り返し周波数ｆ１は、周波数多重化された第１励起電流Ｉｌｏから共振回路１１Ａ－１によって抽出される周波数ｆ１と同じである。つまり、ＳＦＱパルスジェネレータ４Ａ－１は、出力信号として第１励起電流Ｉｌｏから共振回路１１Ａ－１によって抽出される周波数ｆ１と同じ繰り返し周波数ｆ１のパルス列を出力する。
　同様に、ＳＦＱパルスジェネレータ４Ａ－２によって出力される繰り返し周波数ｆ２の出力パルス列Ｖｏｕｔ２は、量子ビット１２Ａ―２に照射される。出力パルス列Ｖｏｕｔ２の繰り返し周波数ｆ２は、周波数多重化された第１励起電流Ｉｌｏから共振回路１１Ａ－２によって抽出される周波数ｆ２と同じである。
　また同様に、ＳＦＱパルスジェネレータ４Ａ－３によって出力される繰り返し周波数ｆ３の出力パルス列Ｖｏｕｔ３は、量子ビット１２Ａ―３に照射される。出力パルス列Ｖｏｕｔ３の繰り返し周波数ｆ３は、周波数多重化された第１励起電流Ｉｌｏから共振回路１１Ａ－３によって抽出される周波数ｆ３と同じである。
　量子ビット制御回路１Ａでは、出力パルス列Ｖｏｕｔ１、出力パルス列Ｖｏｕｔ２、出力パルス列Ｖｏｕｔ３のオンとオフとはそれぞれ、入力電流Ｉｉｎ１、入力電流Ｉｉｎ２、入力電流Ｉｉｎ３それぞれが示す論理状態によって制御される。
　量子ビット制御回路１Ａでは、出力パルス列Ｖｏｕｔ１、出力パルス列Ｖｏｕｔ２、または出力パルス列Ｖｏｕｔ３に含まれるパルスの個数は、第１励起電流Ｉｌｏに含まれる各周波数の成分の振幅を調整することによって制御することができる。つまり、量子ビット制御回路１Ａでは、各出力パルス列に含まれるパルスの個数は、第１励起電流Ｉｌｏのスペクトルによって制御することができる。
　次に図６を参照し、量子ビット制御回路１Ａによるシミュレーション結果について説明する。図６は、本実施形態に係る量子ビット制御回路１Ａによるシミュレーション結果の一例を示す図である。図６に示すシミュレーション結果は、第１励起電流Ｉｌｏに２つの周波数が含まれている場合についての結果である。図６では、各物理量の値が６５ナノ秒間について示されている。
　第１励起電流Ｉｌｏは、４．５ＧＨｚと５ＧＨｚとの２つの周波数を含む。共振回路１１Ａ－１に共振によって流れる成分励起電流Ｉｒ１の周波数は、４．５ＧＨｚである。共振回路１１Ａ－２に共振によって流れる成分励起電流Ｉｒ２の周波数は、５ＧＨｚである。第２励起電流Ｉｂｂは、三角波である。なお、図６において第１励起電流Ｉｌｏ、成分励起電流Ｉｒ１、成分励起電流Ｉｒ２、及び第２励起電流Ｉｂｂそれぞれの値は任意の単位で表されている。
　ＳＦＱパルスジェネレータ４Ａ－１に入力される入力電流Ｉｉｎ１は、一例として「０、０、１、１」の論理状態を示す。ＳＦＱパルスジェネレータ４Ａ－２に入力される入力電流Ｉｉｎ２は、一例として「０、１、０、１」の論理状態を示す。なお、図６において、入力電流Ｉｉｎ１、及び入力電流Ｉｉｎ２それぞれの値の単位は、２０μＡ／ｔｉｃｋである。
　出力パルス列Ｖｏｕｔ１は、第１励起電流Ｉｌｏに含まれる４．５ＧＨｚの周波数成分と、第２励起電流Ｉｂｂと、入力電流Ｉｉｎ１とに基づいて生成される。出力パルス列Ｖｏｕｔ１は、入力電流Ｉｉｎ１が示す論理状態が「１」である期間に応じた期間において発生している。出力パルス列Ｖｏｕｔ１の繰り返し周波数は、第１励起電流Ｉｌｏに含まれる４．５ＧＨｚの周波数成分に応じて４．５ＧＨｚである。
　出力パルス列Ｖｏｕｔ２は、第１励起電流Ｉｌｏに含まれる５ＧＨｚの周波数成分と、第２励起電流Ｉｂｂと、入力電流Ｉｉｎ２とに基づいて生成される。出力パルス列Ｖｏｕｔ２は、入力電流Ｉｉｎ２が示す論理状態が「１」である期間に応じた期間において発生している。出力パルス列Ｖｏｕｔ２の繰り返し周波数は、第１励起電流Ｉｌｏに含まれる５ＧＨｚの周波数成分に応じて５ＧＨｚである。
　なお、図６において、出力パルス列Ｖｏｕｔ１、及び出力パルス列Ｖｏｕｔ２それぞれの値の単位は、２００μＶ／ｔｉｃｋである。
　なお、上述したように、ＳＦＱパルスジェネレータ４Ａ－１に入力される２つの入力信号のうちの論理値が固定されていない方が入力電流Ｉｉｎ１であり、他方は論理値が固定されている。図６では、他方の入力信号の論理値が「１」である場合のシミュレーション結果である。他方の入力信号の論理状態が「１」に固定されているため、入力電流Ｉｉｎ１の論理値が「１」である場合には、出力パルス列Ｖｏｕｔ１が出力され、入力電流Ｉｉｎ１の論理値が「０」である場合には、出力パルス列Ｖｏｕｔ１は出力されない。入力電流Ｉｉｎ２と、出力パルス列Ｖｏｕｔ２との関係についても同様である。
　出力パルス列のパルス数は、第１励起電流Ｉｌｏのスペクトルによって制御することができる。ここで図７を参照し、第１励起電流Ｉｌｏのスペクトルによる出力パルス列のパルス数の制御について説明する。図７は、本実施形態に係る第１励起電流Ｉｌｏのスペクトルと出力パルス列のパルス数との関係の一例を示す図である。
　５ＧＨｚの周波数成分の振幅は、図７に示す第１励起電流Ｉｌｏでは図６に示す第１励起電流Ｉｌｏに比べて低減されている。５ＧＨｚの周波数成分のパワー（電力）は、図６に示す第１励起電流Ｉｌｏでは－５１．４ｄＢｍであるのに対して、図７に示す第１励起電流Ｉｌｏでは－５２．９ｄＢｍである。なお、４．５ＧＨｚの周波数成分の振幅は、図６に示す第１励起電流Ｉｌｏ、図７に示す第１励起電流Ｉｌｏともに－５１．９ｄＢｍである。
　第１励起電流Ｉｌｏに含まれる５ＧＨｚの周波数成分の振幅が低減されたことに応じて、出力パルス列Ｖｏｕｔ２は、パルス数が低減されている。ここで出力パルス列Ｖｏｕｔ２のパルス数が低減された理由は、出力パルス列Ｖｏｕｔ２が出力されるための第２励起電流Ｉｂｂの閾値が大きくなったためである。なお、第１励起電流Ｉｌｏに含まれる４．５ＧＨｚの周波数成分の振幅は変更されていないため、出力パルス列Ｖｏｕｔ１では、パルス数は変化していない。
（第２実施形態まとめ）
　以上に説明したように、本実施形態に係る量子ビット制御回路１Ａでは、第１電源線２Ａに入力される第１励起電流Ｉｌｏには、複数の周波数（本実施形態において、周波数ｆ１、周波数ｆ２、周波数ｆ３の周波数）が含まれる。
　本実施形態に係る量子ビット制御回路１Ａは、第１パルス列生成回路（本実施形態において、不図示であり、図１のＱＦＰ／ＳＦＱインターフェース６１に相当）と第２パルス列生成回路（本実施形態において、不図示であり、図１のＱＦＰ／ＳＦＱインターフェース６２に相当）と出力パルス列生成回路（本実施形態において、不図示であり、図１のＤフリップフロップ８に相当）との組（本実施形態において、ＳＦＱパルスジェネレータ４Ａ）と、共振回路１１Ａとを複数の周波数（本実施形態において、周波数ｆ１、周波数ｆ２、周波数ｆ３の周波数）毎に備える。
　共振回路（本実施形態において、共振回路１１Ａ－１、共振回路１１Ａ－２、共振回路１１Ａ－３）は、第１励起電流Ｉｌｏに含まれる複数の周波数（本実施形態において、周波数ｆ１、周波数ｆ２、周波数ｆ３）のうちいずれかの周波数である共振周波数を有し、当該共振周波数を第１励起電流Ｉｌｏの周波数として第１パルス列生成回路（本実施形態において、不図示であり、図１のＱＦＰ／ＳＦＱインターフェース６１に相当）及び第２パルス列生成回路（本実施形態において、不図示であり、図１のＱＦＰ／ＳＦＱインターフェース６２に相当）に供給する。
　この構成により、本実施形態に係る量子ビット制御回路１Ａでは、量子ビットの数によらず、当該量子ビットの制御に必要なケーブルの数は第１電源線２Ａと第２電源線３Ａとの２本であるため、少ない数のケーブルで多数の量子ビットを制御できる。ここでケーブルの数が少ないとは、制御対象の量子ビットの数に比べて少ないことを意味する。
　なお、本実施形態では、第１励起電流Ｉｌｏに含まれる周波数が３つである場合の一例について説明したが、これに限られない。第１励起電流Ｉｌｏに含まれる周波数は、制御対象の量子ビットの数に応じて１つ、２つ、または４つ以上であってもよい。量子ビット制御回路は、第１励起電流Ｉｌｏに含まれる周波数の数以上の第１パルス列生成回路と第２パルス列生成回路と出力パルス列生成回路との組と、共振回路との組（本実施形態において、ＳＦＱパルスジェネレータ４Ａと共振回路１１Ａとの組）を少なくとも備える。量子ビット制御回路が備える第１パルス列生成回路と第２パルス列生成回路と出力パルス列生成回路との組と、共振回路との組（本実施形態において、ＳＦＱパルスジェネレータ４Ａと共振回路１１Ａとの組）のうち使用されないものがあってもよい。また、第１励起電流Ｉｌｏに含まれるある１つの周波数に対して、第１パルス列生成回路と第２パルス列生成回路と出力パルス列生成回路との組と、共振回路との組（本実施形態において、ＳＦＱパルスジェネレータ４Ａと共振回路１１Ａとの組）が複数対応していてもよい。
　なお、本実施形態では、共振回路と、電源線（第１電源線）とが磁気結合によって結合される場合の一例について説明したが、これに限られない。共振回路と、電源線とは、容量結合によって結合されてもよい。
　なお、上述した各実施形態において量子ビット制御回路に備えられるＱＦＰは、断熱磁束量子パラメトロン（Ａｄｉａｂａｔｉｃ　ＱＦＰ：ＡＱＦＰ）や直結式磁束量子パラメトロン（Ｄｉｒｅｃｔｌｙ　ｃｏｕｐｌｅｄ　ＱＦＰ：ＤＱＦＰ）であってもよい。
　なお、上述した各実施形態では、量子ビット制御回路１、１Ａが生成し制御対象（量子ビット）に照射する電磁波がマイクロ波である場合の一例について説明したが、これに限られない。量子ビット制御回路１、１Ａが生成し制御対象（量子ビット）に照射する電磁波の周波数は、マイクロ波の周波数以外であってもよい。つまり、量子ビット制御回路１、１Ａは、マイクロ波の周波数以外の周波数の電磁波を生成し、制御対象に照射してもよい。
　なお、上述したように、各実施形態において量子ビット制御回路にＳＦＱ回路が備えられる場合がある。ＳＦＱ回路には様々なロジックが知られており、各実施形態において量子ビット制御回路にＳＦＱ回路が備えられる場合に、当該ＳＦＱ回路にはいずれのロジックが用いられてもよい。ＳＦＱ回路のロジックには、例えば、Ｒａｐｉｄ　ｓｉｎｇｌｅ－ｆｌｕｘ－ｑｕａｎｔｕｍ（ＲＳＦＱ）、Ｌｏｗ－ｖｏｌｔａｇｅ　ＲＳＦＱ（ＬＶ－ＲＳＦＱ）、Ｅｎｅｒｇｙ－ｅｆｆｉｃｉｅｎｔ　ＲＳＦＱ（ＥＲＳＦＱ）、Ｅｎｅｒｇｙ－ｅｆｆｉｃｉｅｎｔ　ＳＦＱ（ｅＳＦＱ）、Ｒｅｃｉｐｒｏｃａｌ　ｑｕａｎｔｕｍ　ｌｏｇｉｃ（ＲＱＬ）、Ｆｌｕｘ　ｓｈｕｔｔｌｅなどがある。
　なお、上述した各実施形態では、量子ビット制御回路の制御対象が量子ビットである場合の一例について説明したが、これに限られない。上述した各実施形態に係る量子ビット制御回路と同様の構成を備える回路によって、量子ビット以外の制御対象が制御されてもよい。量子ビット以外の制御対象とは、例えば、量子コンピュータの回路を構成する種々の部品である。
　以上、図面を参照してこの発明の一実施形態について詳しく説明してきたが、具体的な構成は上述のものに限られることはなく、この発明の要旨を逸脱しない範囲内において様々な設計変更等をすることが可能である。
１、１Ａ…量子ビット制御回路、２、２Ａ…第１電源線、３、３Ａ…第２電源線、Ｉｌｏ…第１励起電流、Ｉｂｂ…第２励起電流、１１Ａ…共振回路、５１…第１入力信号線、５２…第２入力信号線、６１、６２…ＱＦＰ／ＳＦＱインターフェース、８…Ｄフリップフロップ、Ｉｉｎ…第１入力電流、Ｉ１…第２入力電流、Ｖｉｎ…第１ＳＦＱパルス列、Ｖｃｌｋ…第２ＳＦＱパルス列、Ｖｏｕｔ…出力パルス列

Claims (5)

  1. 　所定の周波数の電流である第１励起電流が入力される第１電源線と、
    　所定の波形の電流である第２励起電流が入力される第２電源線と、
    　論理状態を示す第１入力信号が入力される第１入力信号線と、
    　第１のジョセフソン接合を備え、前記第１励起電流の周波数及び前記第２励起電流の波形と、前記第１入力信号が示す前記論理状態とに基づいて前記第１のジョセフソン接合が生成するパルス列であって、前記周波数に応じた繰り返し周波数を有する第１パルス列を出力する第１パルス列生成回路と、
    　第２のジョセフソン接合を備え、前記第１励起電流の周波数に基づいて前記第２のジョセフソン接合が生成するパルス列であって、前記周波数に応じた繰り返し周波数を有する第２パルス列を出力する第２パルス列生成回路と、
    　第３のジョセフソン接合を備え、前記第１パルス列が前記第２パルス列の繰り返し周波数によって波形成形された出力パルス列を出力する出力パルス列生成回路と、
    　を備える量子ビット制御回路。
  2. 　所定の論理状態を示す第２入力信号が入力される第２入力信号線と、
    　所定の大きさの直流電流である第３励起電流が入力される第３電源線とをさらに備え、
    　前記第２パルス列生成回路は、前記第１励起電流の周波数と前記第３励起電流の直流波形とに基づいて前記第２のジョセフソン接合が生成するパルス列を、前記第２パルス列として出力する
    　請求項１に記載の量子ビット制御回路。
  3. 　前記第１電源線に入力される前記第１励起電流には、複数の周波数が含まれ、
    　前記第１パルス列生成回路と前記第２パルス列生成回路と前記出力パルス列生成回路との組と、共振回路とを前記複数の周波数ごとに備え、
    　前記共振回路は、前記第１励起電流に含まれる前記複数の周波数のうちのいずれかの周波数である共振周波数を有し、当該共振周波数を前記第１励起電流の周波数として前記第１パルス列生成回路及び前記第２パルス列生成回路に供給する
    　請求項１または請求項２に記載の量子ビット制御回路。
  4. 　前記出力パルス列生成回路が出力する前記出力パルス列のパルス数は、前記第１励起電流の振幅によって制御される
    　請求項１から請求項３のいずれか一項に記載の量子ビット制御回路。
  5. 　前記第１パルス列生成回路、および前記第２パルス列生成回路は、磁束量子パラメトロン回路の構成、または単一磁束量子回路の構成のうちいずれか１以上を含む
    　請求項１から請求項４のいずれか一項に記載の量子ビット制御回路。
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