JPH0454725A - 分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体論理回路、特に低消費電力の分周回路
に関するものである。

〔従来の技術〕

従来より、分周回路は標準信号発生器などの広い分野で
用いられている。そしてこれらの機器の小型化が進むに
従い、機器を構成する半導体回路の低消費電力化を望む
声が増えてきた。特に高速動作が要求される分野におい
ては、従来のＳｉバイポーラトランジスタを用いたＩＣ
では低消費電力化を図ることが困難である。そこで、低
消費電力・高速動作の特徴を持つＧａＡｓ１Ｃが近年開
発され、実用に供されている。

第６図は、このＧａＡｓ　Ｉ　Ｃの一例として、１７ク
ロツクの周期を持つ１７分割固定分周回路の論理回路図
である。同図において、符号３１は２人力ＯＲ回路の機
能を持つＤ−ラッチ、符号３２〜符号３４はＤ−ラッチ
、符号３５は３人力ＯＲ回路の機能を持つＤ−ラッチ、
符号３６〜符号４０はＤ−ラッチをそれぞれ示している
。この１７分割固定分周回路では、特にＯＲ回路の機能
をＤ−ラッチ３１．３５の入力部に持たせることによっ
てゲート数の削減を図り、高速化・低消費電力化を可能
にしている。

このようなＧａＡｓ　ＩＣを用いた１７分割固定分周回
路では、従来システムと電源電圧の親和性があること、
ＮＯＲ回路、ＮＡＮＤ回路などのいずれの論理回路でも
構成できることから５ＣＦＬ（Ｓｏｕｒｃｅ　Ｃｏｕｐ
ｌｅｄ　ＰＥＴ　Ｌｏｇｉｃ）回路が用いられることが
多い。この５ＣＦＬ回路を用いた単純なり−ラッチの回
路図を第３図に、２人力ＯＲ回路の機能を持ったＤ−ラ
ッチの回路図を第４図に、３人力ＯＲ回路の機能を持っ
たＤ−ラッチの回路図を第５図にそれぞれ示す。

〔発明が解決しようとする課題〕

前述した従来回路においては、３人力ＯＲ回路の機能を
持つＤ−ラッチを使用しているため、縦積みゲート論理
段数は４段である（第５図参照）。

この縦積みゲート論理を用いた５ＣＦＬ回路は、その周
波数がＤＣＦＬ回路の周波数に比べて約２倍高く動作で
きるといった長所を持つが、その半面、縦積みの段数に
比例して電源電圧を高くしなければならないといった欠
点を持つ。

したがって、この従来回路の動作電圧を低減することは
容易ではなかった。

また従来回路の別の例として第７図に示す構成も考えら
れた。同図において、符号４１は２人力ＯＲ回路の機能
を持つＤ−ラッチ、符号４２〜符号４４はＤ−ラッチ、
符号４５は２個の２人力ＯＲ回路の組合せた回路を持っ
Ｄ−ラッチ、符号４６〜符号５０はＤ−ラッチをそれぞ
れ示している。

しかし、この分周回路においても、２人力ＯＲ回路を１
側糸分に挿入したために、消費電流の増大・信号遅延時
間の増加に伴う動作余裕度の減少を招く結果となった。

本発明はこのような問題を解消し、新たな回路素子の追
加による消費電流の増大・遅延時間の発生を伴うことな
く、最大縦積み段数を軽減して低電圧動作を可能にする
方法を提供するものである。

〔課題を解決するための手段〕

前記課題を解消するために、本発明に係る分周回路は、
３つ以上の入力信号の一部が当該フリップフロップ回路
のマスタ・ラッチの出力信号と論理処理されたスレーブ
・ラッチに取り込まれている。

〔作用〕

本発明に係る半導体論理回路の構成であれば、フリップ
フロップ回路のマスタ・ラッチとスレーブ・ラッチのそ
れぞれの入力部に基本論理ゲート回路が設けられている
ため、それぞれのラッチの入力部に入力信号を振り分け
られる。このためにマスタ・ラッチの入力部にだけ入力
信号を集中させていた従来回路に比べて、縦積みのゲー
ト論理段数が削減される。

〔実施例〕

以下、添付図面を参照して本発明の一実施例である１７
分割固定分周回路について説明する。

第１図はＤ−ラッチ１１〜２０から構成される本実施例
の半導体論理回路の電気回路図、第２図はその回路各部
の動作を示すタイムチャートである。なお、これらの図
面において、ＣＬＫはクロック入力端子、Ｄはデータ入
力端子、Ｑはデータ出力端子、Ｑは反転のデータ出力端
子を示している。

第１図に示す半導体論理回路は、基本回路部１と拡張回
路部２と拡張回路部３から構成されており、基本回路部
１では２人力ＯＲ回路の機能を持つＤ−ラッチ１１とＤ
−ラッチ１２〜１４が直列に接続され、Ｄ−ラッチ１４
の反転した出力端子と２人力ＯＲ回路の機能を持つＤ−
ラッチ１１の一方の入力端子とが接続され、分周回路が
構成されている。さらにＤ−ラッチ１４の出力と２人力
ＯＲ回路の機能を持つＤ−ラッチ１５．１６が直列に接
続され、Ｄ−ラッチ１６の反転した出力端子とＤ−ラッ
チ１１のもう一方の入力端子とが接続されて、基本回路
部１は全体として２重の分周回路から構成されている。

次に拡張回路部２では、Ｄ−ラッチ１７．１８が直列に
接続されており、Ｄ−ラッチ１８の反転した出力端子と
Ｄ−ラッチ１７の入力端子とが接続され分周回路が構成
されている。この分周回路へのクロック信号としてＤ−
ラッチ１１の反転の出力が与えられ、Ｄ−ラッチ１８の
出力端子と２人力ＯＲ回路の機能を持つＤ−ラッチ１５
の一方の入力端子とが接続されている。第６図の従来回
路てはＤ−ラッチ１４の出力がＤ−ラッチ１７のクロッ
ク信号として与えられていたか、拡張回路部２または拡
張回路部３から基本回路部１への帰還信号Ｘ　　Ｘ　に
対する回路動作余裕を確保すｌＯゝ　１３ るために、Ｄ−ラッチ１１の反転の出力へ変更された。

また第６図の従来回路では、Ｄ−ラッチ３４から最大３
カ所のＤ−ラッチに出力信号を供給しなければならなか
ったが、このような配線の変更によって、出力信号の供
給は１カ所だけとなり、Ｄ−ラッチ３４の出力の負荷が
軽減された。

次に拡張回路部３では、Ｄ−ラッチ１９．２０が直列に
接続されており、Ｄ−ラッチ２０の反転した出力端子と
Ｄ−ラッチ１９の入力端子とが接続され分周回路が構成
されている。この分周回路へのクロック信号としてＤ−
ラッチ１８の出力が与えられ、Ｄ−ラッチ２０の出力端
子は２人力ＯＲ回路の機能を持つＤ−ラッチ１６の一方
の入力端子と接続されている。

拡張回路部２と拡張回路部３にはそれぞれパルス信号Ｘ
　５Ｘｌｏがクロック信号として与えられ、これらの回
路部ではクロック信号の２倍の周期のパルス信号が生成
される。したがって、本実施例では基本回路部１から与
えられるパルス信号の２倍の周期のパルス信号が拡張回
路部２で生成され、４倍の周期のパルス信号が拡張回路
部３で生成される。

第１図の中で、Ｄ−ラッチ１２〜１４、Ｄ−ラッチ１７
〜２０は第３図で示される回路構成と論理構成を、また
Ｄ−ラッチ１１、Ｄ−ラッチ１５〜１６は第４図で示さ
れる回路構成と論理構成を有する。

本実施例の構成が従来の分周回路に比べて特徴的なのは
、マスタＤ−ラッチだけではなくスレーブＤ−ラッチに
も２人力ＯＲ回路の機能を持たせたことであり、これに
よって第６図のＤ−ラッチ３５で採用した３人力ＯＲ回
路の機能が不要となった。このように、本実施例では従
来と同等の機能をより少ない最大縦積み論理段数で実現
することができた。

次に、第２図（ａ）〜（ｏ）を用いて、前記第１図に示
す半導体論理回路の動作について説明する。

まず、基本回路部１について説明する。前述したように
基本回路部１はＤ−ラッチ１１〜１４のループとＤ−ラ
ッチ１１〜１６のループの２重の分周回路から構成され
ているので、Ｄ−ラッチ１１〜１４では４〜６クロツク
で１周期のパルス信号が生成される。Ｄ−ラッチ１５に
ついてはＤ−ラッチ１４の出力と拡張回路部２の出力の
論理和が入力されるので変形したパルス信号が生成され
る。またＤ−ラッチ１６についてもＤ−ラッチ１５の出
力と拡張回路部３の出力の論理和が入力されるので変形
したパルス信号が生成される。

これらのパルス信号についてＸｌを中心に説明すると、
まずＸ２はＤ−ラッチ１１の反転の出力なので、Ｘ２は
Ｘｌと逆相の波形を持つパルス信号となる（第２図（ａ
）、（ｂ））。そしてＤ−ラッチ１１〜Ｄ−ラッチ１４
は直列に接続されているので、Ｘ　１Ｘ　ＳＸ５はそれ
ぞれＸｌより１クロツク、２クロツク、３クロツク遅延
したパルス信号となる（第２図（ｃ）〜（ｅ））。さら
にＸ６はＤ−ラッチ１１の反転の出力なので、Ｘ　はＸ
５の逆相の波形を持つパルス信号となる（第２図（ｆ）
）。Ｘ　、Ｘ　は前述したようにＸｌ−Ｘ６とはまった
く異なった波形のクロック信号となる（第２図（ｇ）、
（ｈ））。

次に、拡張回路部２について説明する。Ｄ−ラッチ１７
はＸ２をクロック信号として入力し、Ｘ　の２倍の周期
を持つＸ９を出力する（第２図（１））。Ｄ−ラッチ１
７とＤ−ラッチ１８は直列に接続されているので、ＸＩ
ｏはＸ９より１クロツク遅延したパルス信号となる（第
２図（ｊ））。

またＸ１１はＤ−ラッチ１８の反転の出力なので、Ｘ１
１はＸｌｏの逆相の波形を持つパルス信号となる（第２
図（ｋ））。

次に、拡張回路部３について説明する。Ｄ−ラッチ１９
はＸ１ｏをクロック信号として入力し、Ｘ　の２倍の周
期を持つＸ１□を出力する（第２図］０ （ｍ））。Ｄ−ラッチ１９とＤ−ラッチ２０は直列に接
続されているので、Ｘ１３はＸ１２より１クロツク遅延
したパルス信号となる（第２図（ｎ））。

またＸ１４はＤ−ラッチ２０の反転の出力なので、Ｘ１
４はＸ１３の逆相の波形を持つパルス信号となる（第２
図（０））。

本実施例では、各回路部が以上のような動きをすること
によって、Ｄ−ラッチ２０の出力Ｘ１３で１周期１７ク
ロツクのパルス信号が生成される。

なお、本実施例は１７分割固定分周回路を用いて説明し
たが、本発明はこれ以外の固定分周回路、可変分周回路
、より一般的にマスタ・スレーブ構成のフリップ・フロ
ップを用いた分周回路にも適用が可能である。また、説
明に用いた構成の正論理・負論理の変換等によって得ら
れる他の構成も本発明に含まれる。

さらに、本実施例以外の回路での本発明の適用として、
例えば、５本の信号が入力されるマスタ・ラッチと、１
本の信号（マスタ・ラッチの出力信号）が入力されるス
レーブ・ラッチとで構成されるフリップフロップ回路に
ついて考えると、マスタ・ラッチに４本の信号、スレー
ブ・ラッチに２本の信号を入力する方法、マスタ・ラッ
チに３本の信号、スレーブ・ラッチに３本の信号を入力
する方法、マスタ・ラッチに２本の信号、スレーブ・ラ
ッチに４本の信号を入力する方法等がある。

なお、基本回路部の初段のＤ−ラッチに３本以上の入力
信号がある場合にも本発明の適用があり、この場合には
初段のＤ−ラッチと２段目のＤ−ラッチで入力信号を分
散させて、最大縦積み段数を軽減させる。

〔発明の効果〕

本発明に係る半導体論理回路であれば、回路素子が複数
のＤ−ラッチに分散されるため、消費電流の増大・動作
時間の遅延は発生しない。

また、最大論理段数が削減されるため、低電圧動作が可
能となる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体論理回路を示す
回路図、第２図は第１図の実施例の動作を示す波形図、
第３図は５ＣＦＬ回路によるＤ−ラッチの回路図、第４
図は５ＣＦＬ回路による２人力ＯＲ回路の機能を持つＤ
−ラッチの回路図、第５図は５ＣＦＬ回路による３人力
ＯＲ回路の機能を持つＤ−ラッチの回路図、第６図は従
来例の半導体論理回路−を示す回路図、第７図は従来例
の半導体論理回路を示す回路図である。 １・・・基本回路部、２．３・・・拡張回路部、１１．
１５．１６・・・２人力ＯＲ回路の機能を持つＤ−ラッ
チ回路、１２〜１４．１７〜２０・・・Ｄ−ラッチ回路
。

Claims (1)

1. 【特許請求の範囲】 １、マスタ・スレーブ型のフリップフロップ回路を複数
   個備え、その中の少なくとも１つのフリップフロップ回
   路が３本以上の入力信号を縦積論理ゲートを介して取り
   込むように配線接続されている分周回路において、 前記３本以上の入力信号の一部が当該フリップフロップ
   回路のマスタ・ラッチの出力信号と論理処理されてスレ
   ーブ・ラッチに取り込まれていることを特徴とする分周
   回路。 ２、前記分周回路は、基本回路部と、必要に応じて基本
   回路部に並置される１または２以上の拡張回路部とで構
   成され、 前記基本回路部は、１以上のフリップフロップ回路が直
   列に接続され最終段のフリップフロップ回路の出力端子
   と初段のフリップフロップ回路の入力端子とが接続され
   、かつ外部から与えられる同一のクロックパルスが各フ
   リップフロップ回路に与えられるものであり、 前記拡張回路部は、１以上のフリップフロップ回路が直
   列に接続され最終段のフリップフロップ回路の出力端子
   と初段のフリップフロップ回路の入力端子が接続され、
   かつ前記基本回路部または他の拡張回路部で生成される
   パルスがクロックパルスとして各フリップフロップ回路
   に与えられるものであることを特徴とする請求項１記載
   の分周回路。