JPH0470121A - 分周回路 - Google Patents
分周回路Info
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- JPH0470121A JPH0470121A JP18245990A JP18245990A JPH0470121A JP H0470121 A JPH0470121 A JP H0470121A JP 18245990 A JP18245990 A JP 18245990A JP 18245990 A JP18245990 A JP 18245990A JP H0470121 A JPH0470121 A JP H0470121A
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- Japan
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- latch
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- reset means
- flip
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- 238000005265 energy consumption Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 15
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 241000220225 Malus Species 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、低消費電力の分周回路に関するものである。
従来より、分周回路は標準信号発生器などの広い分野で
用いられている。そ・してこれらの機器の小型化か進む
に従い、機器を構成する半導体回路の低消費電力化を望
む声が増えてきた。特に高速動作か要求される分野にお
いては、従来のＳｉバイポーラトランジスタを用いたＩ
Ｃでは低消費電力化を図ることか困難である。そこで、
低消費電力・高速動作の特徴を持っＧａＡｓ１Ｃが近年
開発され、実用に供されている。
用いられている。そ・してこれらの機器の小型化か進む
に従い、機器を構成する半導体回路の低消費電力化を望
む声が増えてきた。特に高速動作か要求される分野にお
いては、従来のＳｉバイポーラトランジスタを用いたＩ
Ｃでは低消費電力化を図ることか困難である。そこで、
低消費電力・高速動作の特徴を持っＧａＡｓ１Ｃが近年
開発され、実用に供されている。
第８図は、このＧａＡｓ Ｉ Ｃの従来例である１７ク
ロツクの周期を持つ１７分の１分周固定分周回路の論理
回路図である。同図において、符号５１．５５は２人力
ＯＲ回路の機能を持つＤ−ラッチ、符号５２．５４．５
６．５８．６０はリセット手段を持つＤ−ラッチ、符号
５３．５７．５９はＤ−ラッチ、符号６１は２人力ＯＲ
回路をそれぞれ示している。
ロツクの周期を持つ１７分の１分周固定分周回路の論理
回路図である。同図において、符号５１．５５は２人力
ＯＲ回路の機能を持つＤ−ラッチ、符号５２．５４．５
６．５８．６０はリセット手段を持つＤ−ラッチ、符号
５３．５７．５９はＤ−ラッチ、符号６１は２人力ＯＲ
回路をそれぞれ示している。
従来例では、出力の初期位相を調整するために各フリッ
プフロップ回路にリセット手段を持たせている。そして
、この機能によって分周器を用いたＰＬＬ回路の高速引
き込み・同期確立を可能にしている。ところで、マスタ
争スレーブ型フリップフロップ回路を初期化するための
リセット手段は、マスク・ラッチまたはスレーブ・ラッ
チのどちらか一方に備わっていれば十分である。そこで
、従来例ではスレーブ・ラッチにこのリセット手段を持
たせ、マスク・ラッチには主として２人力ＯＲ回路の機
能を持たせた。そして、このマスク・ラッチとスレーブ
・ラッチの機能の分担化によって、各ラッチ回路の縦積
み段数の減少を可能とし２ている。
プフロップ回路にリセット手段を持たせている。そして
、この機能によって分周器を用いたＰＬＬ回路の高速引
き込み・同期確立を可能にしている。ところで、マスタ
争スレーブ型フリップフロップ回路を初期化するための
リセット手段は、マスク・ラッチまたはスレーブ・ラッ
チのどちらか一方に備わっていれば十分である。そこで
、従来例ではスレーブ・ラッチにこのリセット手段を持
たせ、マスク・ラッチには主として２人力ＯＲ回路の機
能を持たせた。そして、このマスク・ラッチとスレーブ
・ラッチの機能の分担化によって、各ラッチ回路の縦積
み段数の減少を可能とし２ている。
また、従来例の１７分の１分周固定分周回路では、従来
システムと電源電圧の親和性があること、ＮＯＲ回路、
ＮＡＮＤ回路などのいずれの論理回路でも構成できるこ
とから５ ＣＦ Ｌ （ＳｏｕｒｃｅＣｏｕｐｌｅｄ
ＦＥＴ Ｌｏｇｉｃ ）回路が用いられることか多い。
システムと電源電圧の親和性があること、ＮＯＲ回路、
ＮＡＮＤ回路などのいずれの論理回路でも構成できるこ
とから５ ＣＦ Ｌ （ＳｏｕｒｃｅＣｏｕｐｌｅｄ
ＦＥＴ Ｌｏｇｉｃ ）回路が用いられることか多い。
この５ＣＦＬ回路を用いた単純なり一ラッチの回路図を
第４図に、２人力ＯＲ回路の機能を持ったＤ−ラッチの
回路図を第５図に、リセット手段を持ったＤ〜クラッチ
回路図を第６図に、２人力ＯＲ回路の回路図を第７図に
それぞれ示す。
第４図に、２人力ＯＲ回路の機能を持ったＤ−ラッチの
回路図を第５図に、リセット手段を持ったＤ〜クラッチ
回路図を第６図に、２人力ＯＲ回路の回路図を第７図に
それぞれ示す。
前述した従来回路では、２人力ＯＲ回路をＤ−ランチ内
に取り込むことによってゲート数の削減を図った。しか
し、それてもＤ−ラッチ外に２人力ＯＲ回路６１を用い
なければ回路を構成できなかった。回路中にこの２人力
ＯＲ回路が残ると、消費電流の削減が図れず、また、信
号遅延時間か増加することにより、動作余裕度か減少し
た。
に取り込むことによってゲート数の削減を図った。しか
し、それてもＤ−ラッチ外に２人力ＯＲ回路６１を用い
なければ回路を構成できなかった。回路中にこの２人力
ＯＲ回路が残ると、消費電流の削減が図れず、また、信
号遅延時間か増加することにより、動作余裕度か減少し
た。
このため、従来回路の動作電圧を低減させることは容易
ではなかった。
ではなかった。
前記課題を解決するために、本発明の分周回路の最終段
フリップフロップ回路のスレーブ・ラッチには、リセッ
ト手段の代わりにリセット入力レベルを利用した縦積ろ
型多段入力手段を備えたラッチ回路を用いている。
フリップフロップ回路のスレーブ・ラッチには、リセッ
ト手段の代わりにリセット入力レベルを利用した縦積ろ
型多段入力手段を備えたラッチ回路を用いている。
本発明に係る分周回路の構成では、リセ２）状態に於て
Ｄ−ラッチ１４の反転出力がハイレベルとなるためＤ−
ラッチ１６の出力かどのような状態であってもＤ−ラッ
チ１１への入力はハイレベルとなり、動作に影響を及ぼ
さないので最終段フリップフロップ回路のスレーブ・ラ
ッチには、リセット手段は不要である。そこで、このス
レーブ・ラッチのリセット手段に割り当てられていたト
ランジスタに多入力ＯＲ回路の機能を割り当て直し、縦
積るのゲート論理段数を増加することなく２人力ＯＲ回
路をＤ−ラッチ内に取り込ませている。
Ｄ−ラッチ１４の反転出力がハイレベルとなるためＤ−
ラッチ１６の出力かどのような状態であってもＤ−ラッ
チ１１への入力はハイレベルとなり、動作に影響を及ぼ
さないので最終段フリップフロップ回路のスレーブ・ラ
ッチには、リセット手段は不要である。そこで、このス
レーブ・ラッチのリセット手段に割り当てられていたト
ランジスタに多入力ＯＲ回路の機能を割り当て直し、縦
積るのゲート論理段数を増加することなく２人力ＯＲ回
路をＤ−ラッチ内に取り込ませている。
以下、添付図面を参照して本発明の一実施例である１７
分の１分周固定分周回路について説明する。
分の１分周固定分周回路について説明する。
第１図はＤ−ラッチ１１〜２０から構成される本実施例
の分周回路の電気回路図、第２図はその回路各部の動作
を示すタイムチャートである。なお、これらの図面にお
いて、ＣＬＫはクロック入力端子、ＣＬＲはリセット端
子、Ｄはデータ入力端子、Ｑはデータ出力端子、Ｑは反
転のデータ出力端子を示している。
の分周回路の電気回路図、第２図はその回路各部の動作
を示すタイムチャートである。なお、これらの図面にお
いて、ＣＬＫはクロック入力端子、ＣＬＲはリセット端
子、Ｄはデータ入力端子、Ｑはデータ出力端子、Ｑは反
転のデータ出力端子を示している。
第１図に示す分周回路は、フリップフロップ回路４．５
．６からなる基本回路部１とフリップフロップ回路７か
らなる拡張回路部２とフリップフロップ回路８からなる
拡張回路部３とで構成されている。
．６からなる基本回路部１とフリップフロップ回路７か
らなる拡張回路部２とフリップフロップ回路８からなる
拡張回路部３とで構成されている。
基本回路部】では、２人力ＯＲ回路の機能を持つＤ−ラ
・ソチ１１とリセット手段を持つＤ−ラッチ１２からな
るフリップフロップ回路４とＤ−ラッチ１３とリセット
手段を持つＤ−ラッチ１４からなるフリップフロップ回
路５が直列に接続され、Ｄ−ラッチ１４の反転（５た出
力端子と２人力ＯＲ回路の機能を持つＤ−ラッチ１１の
一方の入力端子とが接続されて分周回路が構成されてい
る。
・ソチ１１とリセット手段を持つＤ−ラッチ１２からな
るフリップフロップ回路４とＤ−ラッチ１３とリセット
手段を持つＤ−ラッチ１４からなるフリップフロップ回
路５が直列に接続され、Ｄ−ラッチ１４の反転（５た出
力端子と２人力ＯＲ回路の機能を持つＤ−ラッチ１１の
一方の入力端子とが接続されて分周回路が構成されてい
る。
さらにＤ−ラッチ１４の出力が入力される２人力ＯＲ回
路の機能を持っＤ−ラッチ１５と２人力ＯＲ回路の機能
を持つＤ−ラッチ１６からなる）リップフロップ回路６
の反転した出力端子とＤ−ラッチ１１のもう一方の入力
端子とが接続されて、基本回路部１は全体として２重構
造の分周回路となっている。
路の機能を持っＤ−ラッチ１５と２人力ＯＲ回路の機能
を持つＤ−ラッチ１６からなる）リップフロップ回路６
の反転した出力端子とＤ−ラッチ１１のもう一方の入力
端子とが接続されて、基本回路部１は全体として２重構
造の分周回路となっている。
次に拡張回路部２では、Ｄ−ラッチエアとリセット手段
を持つＤ−ラッチ１８からなるフリップフロップ回路７
の反転した出力端子と入力端子とが接続されて分周回路
が構成されている。この分周回路へのクロック信号には
Ｄ−ラッチ１１の反転の出力が与えられ、Ｄ−ラッチ１
８の出力端子と２人力ＯＲ回路の機能を持つＤ−ラッチ
１５の一方の入力端子とが接続されている。
を持つＤ−ラッチ１８からなるフリップフロップ回路７
の反転した出力端子と入力端子とが接続されて分周回路
が構成されている。この分周回路へのクロック信号には
Ｄ−ラッチ１１の反転の出力が与えられ、Ｄ−ラッチ１
８の出力端子と２人力ＯＲ回路の機能を持つＤ−ラッチ
１５の一方の入力端子とが接続されている。
次に拡張回路部３では、Ｄ−ラッチ１９．２０からなる
フリップフロップ回路８の反転した出力端子と入力端子
とが接続されて分周回路が構成されている。この分周回
路へのクロック信号としてＤ−ラッチ１８の出力が与え
られ、Ｄ−ラッチ２０の出力端子は２人力ＯＲ回路の機
能を持つＤ−ラッチ１６の一方の入力端子と接続されて
いる。
フリップフロップ回路８の反転した出力端子と入力端子
とが接続されて分周回路が構成されている。この分周回
路へのクロック信号としてＤ−ラッチ１８の出力が与え
られ、Ｄ−ラッチ２０の出力端子は２人力ＯＲ回路の機
能を持つＤ−ラッチ１６の一方の入力端子と接続されて
いる。
従来例において、拡張回路部２へのクロック入力に、Ｄ
−ラッチ１４の出力が与えられていたが、Ｄ−ラッチ１
１の反転の出力が与えられるよう変更した。これは、拡
張回路部２または拡張回路部３から基本回路部１への帰
還信号Ｘ Ｘ に対１０ゝ １３ する回路動作余裕を確保するためである。
−ラッチ１４の出力が与えられていたが、Ｄ−ラッチ１
１の反転の出力が与えられるよう変更した。これは、拡
張回路部２または拡張回路部３から基本回路部１への帰
還信号Ｘ Ｘ に対１０ゝ １３ する回路動作余裕を確保するためである。
また、拡張回路部２と拡張回路部３にはそれぞれパルス
信号Ｘ −Ｘ ｔｏがタロツク信号として与えられ、
これらの回路部ではクロック信号の２倍の周期のパルス
信号が生成される。したがって、本実施例では基本回路
部１から与えられるパルス信号の２倍の周期のパルス信
号が拡張回路部２で生成され、４倍の周期のパルス信号
が拡張回路部３で生成される。
信号Ｘ −Ｘ ｔｏがタロツク信号として与えられ、
これらの回路部ではクロック信号の２倍の周期のパルス
信号が生成される。したがって、本実施例では基本回路
部１から与えられるパルス信号の２倍の周期のパルス信
号が拡張回路部２で生成され、４倍の周期のパルス信号
が拡張回路部３で生成される。
第１図の中で、Ｄ−ラッチ１３．１７．１９は第４図で
示される回路構成を、またＤ−ラッチ１１．１５．１６
は第５図で示される回路構成を、さらにＤ−ラッチ１２
．１４．１８．２０は第６図で示される回路構成を有す
る。
示される回路構成を、またＤ−ラッチ１１．１５．１６
は第５図で示される回路構成を、さらにＤ−ラッチ１２
．１４．１８．２０は第６図で示される回路構成を有す
る。
ところで、最終段であるＤ−ラッチ１６の反転した出力
はＤ−ラッチ１４の反転した出力と共にＤ−ラッチ１１
の２人力ＯＲ回路に与えられている。Ｄ−ラッチ１４は
リセット手段を持っているので、リセット時にはＤ−ラ
・イチ１４の反転した出力にハイレベルの信号が与えら
れる。従って、Ｄ−ラッチ１６の反転した出力に関係な
くＤ−ラッチ１１の２人力ＯＲ回路は必ずハイレベルに
なる。よって、回路全体のリセット時にＤ−ラッチ１６
の出力および反転した出力の初期化をしなくても、その
後の動作に同等影響を与えない。ゆえに、Ｄラッチ−１
６の初期化は不要となる。本実施例ではこの点に着目し
て、Ｄ−ラッチ１６からリセット機能を取り除いた。そ
して、このリセット用のトランジスタを２人力ＯＲ機能
に割り当て直すことによって、第８図の従来回路で用い
られた２人力ＯＲ回路６１を削減した。これによって、
回路の専有面積の縮小化が図れ、また消費電流の削減が
可能になった。
はＤ−ラッチ１４の反転した出力と共にＤ−ラッチ１１
の２人力ＯＲ回路に与えられている。Ｄ−ラッチ１４は
リセット手段を持っているので、リセット時にはＤ−ラ
・イチ１４の反転した出力にハイレベルの信号が与えら
れる。従って、Ｄ−ラッチ１６の反転した出力に関係な
くＤ−ラッチ１１の２人力ＯＲ回路は必ずハイレベルに
なる。よって、回路全体のリセット時にＤ−ラッチ１６
の出力および反転した出力の初期化をしなくても、その
後の動作に同等影響を与えない。ゆえに、Ｄラッチ−１
６の初期化は不要となる。本実施例ではこの点に着目し
て、Ｄ−ラッチ１６からリセット機能を取り除いた。そ
して、このリセット用のトランジスタを２人力ＯＲ機能
に割り当て直すことによって、第８図の従来回路で用い
られた２人力ＯＲ回路６１を削減した。これによって、
回路の専有面積の縮小化が図れ、また消費電流の削減が
可能になった。
次に、第２図（ａ）〜（０）を用いて、前記第１図に示
す分周回路の動作について説明する。
す分周回路の動作について説明する。
まず、基本回路部１について説明する。前述したように
基本回路部１はＤ−ラッチ１１〜１４のループとＤ−ラ
ッチ１１〜１６のループの２重の分周回路から構成され
ているので、Ｄ−ラッチ１１〜１４では４〜６クロツク
で１周期のパルス信号か生成される。Ｄ−ラッチ１５に
ついてはＤ−ラッチ１４の出力と拡張回路部２の出力の
論理和が入力されるので変形したパルス信号が生成され
る。またＤ−ラッチ１６についてもＤ−ラッチ１５の出
力と拡張回路部３の出力の論理和が入力されるので変形
したパルス信号が生成される。
基本回路部１はＤ−ラッチ１１〜１４のループとＤ−ラ
ッチ１１〜１６のループの２重の分周回路から構成され
ているので、Ｄ−ラッチ１１〜１４では４〜６クロツク
で１周期のパルス信号か生成される。Ｄ−ラッチ１５に
ついてはＤ−ラッチ１４の出力と拡張回路部２の出力の
論理和が入力されるので変形したパルス信号が生成され
る。またＤ−ラッチ１６についてもＤ−ラッチ１５の出
力と拡張回路部３の出力の論理和が入力されるので変形
したパルス信号が生成される。
これらのパルス信号についてＸｌを中心に説明すると、
まずＸ２はＤ−ラッチ１１の反転の出力なので、Ｘ２は
Ｘｌと逆相の波形を持つパルス信号となる（第２図（ａ
）、（ｂ））。そしてＤ−ラッチ１１〜Ｄ−ラッチ１４
は直列に接続されているので、Ｘ 、Ｘ 、ｘ５は
それぞれＸｌより１クロツク、２クロツク、３クロツク
遅延したパルス信号となる（第２図（Ｃ）〜（ｅ））。
まずＸ２はＤ−ラッチ１１の反転の出力なので、Ｘ２は
Ｘｌと逆相の波形を持つパルス信号となる（第２図（ａ
）、（ｂ））。そしてＤ−ラッチ１１〜Ｄ−ラッチ１４
は直列に接続されているので、Ｘ 、Ｘ 、ｘ５は
それぞれＸｌより１クロツク、２クロツク、３クロツク
遅延したパルス信号となる（第２図（Ｃ）〜（ｅ））。
ざらにＸ６はＤ−ラッチ１１の反転の出力なので、Ｘ
はＸ５の逆相の波形を持つパルス信号となる（第２図（
ｆ））。Ｘ、Ｘ８は前述したようにＸ、 −Ｘ６とは
まったく異なった波形のクロック信号となる（第２図（
ｇ）、（ｈ））。
はＸ５の逆相の波形を持つパルス信号となる（第２図（
ｆ））。Ｘ、Ｘ８は前述したようにＸ、 −Ｘ６とは
まったく異なった波形のクロック信号となる（第２図（
ｇ）、（ｈ））。
次に、拡張回路部２について説明する。Ｄ−ラッチ１７
はＸ２をクロック信号とＬ２て入力し、Ｘ の２倍の周
期を持つＸ９を出力する（第２図（１））。Ｄ−ラッチ
１７とＤ−ラッチ１８は直列に接続されているので、Ｘ
１０はＸ９より１クロツク遅延したパルス信号となる（
第２図（ｊ））。
はＸ２をクロック信号とＬ２て入力し、Ｘ の２倍の周
期を持つＸ９を出力する（第２図（１））。Ｄ−ラッチ
１７とＤ−ラッチ１８は直列に接続されているので、Ｘ
１０はＸ９より１クロツク遅延したパルス信号となる（
第２図（ｊ））。
またＸｉ！Ｄ−ラッチ］８の反転の出力なので、ｌ
Ｘ１１はＸｌｏの逆相の波形を持つパルス信号となる（
第２図（ｋ））。
第２図（ｋ））。
次に、拡張回路部３について説明する。Ｄ−ラッチ１９
はＸ１ｏをり「ノック信号として入力し、Ｘ の２倍の
周期を持つＸ１２を出力する（第２図Ｏ （ｍ））、Ｄ−ラッチ１９とＤ−ラッチ２０は直列に接
続されているので、Ｘ１３はＸ１２より１クロツク遅延
した・マルス信号となる（第２図（ｎ））。
はＸ１ｏをり「ノック信号として入力し、Ｘ の２倍の
周期を持つＸ１２を出力する（第２図Ｏ （ｍ））、Ｄ−ラッチ１９とＤ−ラッチ２０は直列に接
続されているので、Ｘ１３はＸ１２より１クロツク遅延
した・マルス信号となる（第２図（ｎ））。
またＸ１４はＤ−ラッチ２０の反転の出力なので、Ｘ１
４はＸ１３の逆相の波形を持つパルス信号となるく第２
図（Ｏ））。
４はＸ１３の逆相の波形を持つパルス信号となるく第２
図（Ｏ））。
本実施例では、各回路部か以上のような動きをすること
によって、Ｄ−ラッチ２０の出力Ｘ１３で１問期１７ク
ロツクのパルス信号か生成される。
によって、Ｄ−ラッチ２０の出力Ｘ１３で１問期１７ク
ロツクのパルス信号か生成される。
なお、本実施例は１７分の］分周固定分周回路を用いて
説明し、たか、本発明はこれ以外の固定分周回路、可変
分周囲路、より一般的にマスタ・スし・−ブ構成のフリ
ップ・フロップを用いた分周回路にも適用がある。また
、説明に用いた構成の正論理・負論理の変換等によって
得られる他の構成も本発明に含まれる。さらに、本実施
例では拡張回路部２・＼のクロック信号の取り出し点を
Ｄ−ラッチ１４の出力からＤ−ラッチ１］の反転の出力
へと変更したが、それ以外の出力（例えばＤ−ラッチ１
２の出力等）を用いてもよい。
説明し、たか、本発明はこれ以外の固定分周回路、可変
分周囲路、より一般的にマスタ・スし・−ブ構成のフリ
ップ・フロップを用いた分周回路にも適用がある。また
、説明に用いた構成の正論理・負論理の変換等によって
得られる他の構成も本発明に含まれる。さらに、本実施
例では拡張回路部２・＼のクロック信号の取り出し点を
Ｄ−ラッチ１４の出力からＤ−ラッチ１］の反転の出力
へと変更したが、それ以外の出力（例えばＤ−ラッチ１
２の出力等）を用いてもよい。
また、本実施例では５ＣＦＬ回路で構成されるフリップ
フロップ回路か用いられているか、５ＣＦＬ回路以外の
縦積み論理型の回路で構成されていてもよい。
フロップ回路か用いられているか、５ＣＦＬ回路以外の
縦積み論理型の回路で構成されていてもよい。
本発明に係る分周回路であれば、１セット手段の不要な
り一ラッチを２人力ＯＲ機能付きＤ−ラッチと置き換え
ることにより、縦積みのゲート論理段数を増加させるこ
となく論理ゲート回路か削減できる。これによって、回
路の高速化、消費電力の削減が図れる。
り一ラッチを２人力ＯＲ機能付きＤ−ラッチと置き換え
ることにより、縦積みのゲート論理段数を増加させるこ
となく論理ゲート回路か削減できる。これによって、回
路の高速化、消費電力の削減が図れる。
６．７．８・フリップフロップ回路、１１．１５．１６
・２人力ＯＲ回路の機能を持つＤ−ラッチ回路、１２．
１４、コ８．２ｎ・・リセット手段を持−つＤ−ランチ
回路、コ３．１７．１９・・Ｄ−ラッチ回路。
・２人力ＯＲ回路の機能を持つＤ−ラッチ回路、１２．
１４、コ８．２ｎ・・リセット手段を持−つＤ−ランチ
回路、コ３．１７．１９・・Ｄ−ラッチ回路。
第１図は本発明の一実施例である分周回路を示す回路図
、第２図は第１図の実施例の動作を示す波形図、第３図
は本発明の応用例である分周回路を示す回路図、第４図
は５ＣＦＬ回路によるＤ−ラッチの回路図、第５図は５
ＣＦＬ回路による２人力ＯＲ回路の機能を持つＤ−ラッ
チの回路図、第６図は５ＣＦＬ回路によるリセット手段
を持つＤ−ラッチの回路図、第７図は５ＣＦＬ回路によ
る２人力ＯＲ回路を示す回路図、第８図は従来例の分周
回路を示す回路図である。
、第２図は第１図の実施例の動作を示す波形図、第３図
は本発明の応用例である分周回路を示す回路図、第４図
は５ＣＦＬ回路によるＤ−ラッチの回路図、第５図は５
ＣＦＬ回路による２人力ＯＲ回路の機能を持つＤ−ラッ
チの回路図、第６図は５ＣＦＬ回路によるリセット手段
を持つＤ−ラッチの回路図、第７図は５ＣＦＬ回路によ
る２人力ＯＲ回路を示す回路図、第８図は従来例の分周
回路を示す回路図である。
Claims (1)
- 【特許請求の範囲】 スレーブ・ラッチがリセット手段を有するマスタ・スレ
ーブ型のフリップフロップ回路を複数個備え、最終段フ
リップフロップ回路からの帰還信号以外に、少なくとも
１つの中段フリップフロップ回路からの帰還信号が初段
フリップフロップ回路の入力に与えられる分周回路にお
いて、 前記最終段フリップフロップ回路のスレーブ・ラッチは
リセット手段の代わりにリセット入力レベルを利用した
縦積み型多段入力手段を備えたラッチ回路であることを
特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18245990A JPH0470121A (ja) | 1990-07-10 | 1990-07-10 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18245990A JPH0470121A (ja) | 1990-07-10 | 1990-07-10 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0470121A true JPH0470121A (ja) | 1992-03-05 |
Family
ID=16118643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18245990A Pending JPH0470121A (ja) | 1990-07-10 | 1990-07-10 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0470121A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006263492A (ja) * | 2005-03-22 | 2006-10-05 | Sharp Corp | 空気清浄機 |
| JP2008082285A (ja) * | 2006-09-28 | 2008-04-10 | Techno Takatsuki Co Ltd | エアポンプの集塵機構 |
-
1990
- 1990-07-10 JP JP18245990A patent/JPH0470121A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008082285A (ja) * | 2006-09-28 | 2008-04-10 | Techno Takatsuki Co Ltd | エアポンプの集塵機構 |
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