JPH03249816A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH03249816A JPH03249816A JP4798590A JP4798590A JPH03249816A JP H03249816 A JPH03249816 A JP H03249816A JP 4798590 A JP4798590 A JP 4798590A JP 4798590 A JP4798590 A JP 4798590A JP H03249816 A JPH03249816 A JP H03249816A
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 229920002006 poly(N-vinylimidazole) polymer Polymers 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
この発明は、周期幅が一定でパルスの幅を変更できるパ
ルス幅変調（以下ＰＷＭという）回路に関するものであ
る。
ルス幅変調（以下ＰＷＭという）回路に関するものであ
る。
第３図は、従来の一般的なＰＶＩＭ回路のブロック図で
ある。図において（１）は”Ｌ’レベルのパルス幅を設
定するためのデータＤ１〜］）Ｎが入力される入力端子
、■）は入力端子（１）のデータ入力をラッチするため
のラッチ信号ωＲが入力される入力端子、（３）はカウ
ンタのクロック信号ＣＬＫが入力される入力端子、（４
）は入力端子（１）のデータ入力をラッチするためのラ
ッチレジスタ、（６）は同期式のカーウンタ、（７）は
コンパレータ、（８）はインバータ、（１０）はＤフリ
ラグフロップ、 （１１）はＰＷＭの出力信号ＯＵＴが
出力される出力端子である。
ある。図において（１）は”Ｌ’レベルのパルス幅を設
定するためのデータＤ１〜］）Ｎが入力される入力端子
、■）は入力端子（１）のデータ入力をラッチするため
のラッチ信号ωＲが入力される入力端子、（３）はカウ
ンタのクロック信号ＣＬＫが入力される入力端子、（４
）は入力端子（１）のデータ入力をラッチするためのラ
ッチレジスタ、（６）は同期式のカーウンタ、（７）は
コンパレータ、（８）はインバータ、（１０）はＤフリ
ラグフロップ、 （１１）はＰＷＭの出力信号ＯＵＴが
出力される出力端子である。
次に動作について説明する。第４図は第３図のＰＷＭ回
路における各部の信号を示すタイミングチャートで、第
４図（ａ）はクロック信号ＣＬＫ、第４図（ｂ）はカウ
ンタ出力、第４図（Ｃ）はＰＷＭ回路の出力信号ＯＵＴ
をそれぞれ示す。
路における各部の信号を示すタイミングチャートで、第
４図（ａ）はクロック信号ＣＬＫ、第４図（ｂ）はカウ
ンタ出力、第４図（Ｃ）はＰＷＭ回路の出力信号ＯＵＴ
をそれぞれ示す。
ＰＷＭ回路は、一定周期で変化するクロック信号ノ“Ｌ
“レベルのパルス幅を自由に設定し出力させることがで
きる。入力端子（１）にパルス幅データＤａを入力し、
入力端子（２）のラッチ信号ωＲを“Ｌ＃レベルから＃
Ｒ＃レベルに立ち上げることで、ラッチレジスタ（４）
にパルス幅ゲータＤａをラッチする。
“レベルのパルス幅を自由に設定し出力させることがで
きる。入力端子（１）にパルス幅データＤａを入力し、
入力端子（２）のラッチ信号ωＲを“Ｌ＃レベルから＃
Ｒ＃レベルに立ち上げることで、ラッチレジスタ（４）
にパルス幅ゲータＤａをラッチする。
カウンタ（６）は入力端子（３）のクロック信号ＣＬＫ
の＃Ｌ＃レベルから”１１”レベルの立ち上がりによっ
てカウント値が１進み、カウント値がＯからＣＭａＸま
でのカウントを行う。コンパレータ（７）は、ラッチレ
ジスタ（４）のデータＤａとカウンタ（６）によるカウ
ンタ値とを比較しデータＤａがカウンタ値より大きな値
であれば１ｔ１＃レベルを出力しデータＤａがカウンタ
値と等しい値、またはカウンタ値より小さい値であれば
１Ｌルベルを出力する。インバータ（８）により、コン
パレータ（７）の出力の反転をさせ、カウンタ（６）の
クロック信号ＣＬＫをＴ入力とするＤフリップフロップ
（１０）のＤ端子に入力しているので、第４図（ｃ）Ｋ
示すように出力端子（１１）のＯＵＴはカウンタ値がｌ
〜Ｄａでは１１ルベル、 Ｄａ＋１〜０では′Ｈルベル
の信号を出力する。結局、出力端子（１１）は（ＤａＸ
カウンタ（６）のクロック信号ＣＬＫの周期幅）分の１
Ｌルベルを（ＣＭａｘＸカウンタ（６）のクロック信号
ＣＬＫの周期幅）毎に出力する。
の＃Ｌ＃レベルから”１１”レベルの立ち上がりによっ
てカウント値が１進み、カウント値がＯからＣＭａＸま
でのカウントを行う。コンパレータ（７）は、ラッチレ
ジスタ（４）のデータＤａとカウンタ（６）によるカウ
ンタ値とを比較しデータＤａがカウンタ値より大きな値
であれば１ｔ１＃レベルを出力しデータＤａがカウンタ
値と等しい値、またはカウンタ値より小さい値であれば
１Ｌルベルを出力する。インバータ（８）により、コン
パレータ（７）の出力の反転をさせ、カウンタ（６）の
クロック信号ＣＬＫをＴ入力とするＤフリップフロップ
（１０）のＤ端子に入力しているので、第４図（ｃ）Ｋ
示すように出力端子（１１）のＯＵＴはカウンタ値がｌ
〜Ｄａでは１１ルベル、 Ｄａ＋１〜０では′Ｈルベル
の信号を出力する。結局、出力端子（１１）は（ＤａＸ
カウンタ（６）のクロック信号ＣＬＫの周期幅）分の１
Ｌルベルを（ＣＭａｘＸカウンタ（６）のクロック信号
ＣＬＫの周期幅）毎に出力する。
第５図は第３図のＰＷＭ回路を２つ使用した場合の従来
のブロック図である。図において（１） 、（３）は第
３図に示したものと同等であるので説明を省略する。（
２ａ）、（２ｂ）はそれぞれのＰＷＭＯ’Ｌ”レベルの
パルス幅をラッチするためのラッチ信号ωＲＡ、ωＩ’
ｌＢが入力される入力端子、（ｌｌａ）、（ｌｌｂ）は
それぞれのＰＷＭの出力信号０ＵＴＡ、０ＵＴＢが出力
される出力端子、（１２ａ）、（１２ｂ）は第３図の回
路をブロック図で示したＰＷＭ回路である。
のブロック図である。図において（１） 、（３）は第
３図に示したものと同等であるので説明を省略する。（
２ａ）、（２ｂ）はそれぞれのＰＷＭＯ’Ｌ”レベルの
パルス幅をラッチするためのラッチ信号ωＲＡ、ωＩ’
ｌＢが入力される入力端子、（ｌｌａ）、（ｌｌｂ）は
それぞれのＰＷＭの出力信号０ＵＴＡ、０ＵＴＢが出力
される出力端子、（１２ａ）、（１２ｂ）は第３図の回
路をブロック図で示したＰＷＭ回路である。
第５図の回路において、入力端子（１）の＃Ｌ“レベル
のパルス幅のデータ入力をＰＷＭ回路（１２ａ）、（１
２ｂ）内のラッチレジスタ（４）に、入力端子（２ａ）
からのラッチ信号ωＲＡ及び入力端子（２ｂ）からのラ
ッチ信号ωＲＢによってラッチする。ＰＷＭ回路（１２
ａ）ＡによりラッチされたデータをＰＷＭ回路（１２ｂ
） ＢによりラッチされたデータをＤｂとする、カウン
タ（６）の最大カウント数ＣＭａｘがＰＷＭ回路（１２
ａ）Ａ側、ＰＷＭ回路（１２ｂ）３３側とも同じもので
あるとすると出力端子（ｌｌａ）の０ＵＴＡは（ＤａＸ
カウンタ（６）のクロック信号ＣＬＫの周期幅）分の１
Ｌ＃レベルを、（ＣＭａｘＸカウンタ（６）のクロック
信号ＣＬＫの周期幅）毎に出力する。また出力端子（ｌ
ｌｂ）の０ＵＴＢは、（ＤｂＸカウンタ（６）のクロッ
ク信号ＣＬＨの周期＠）分の′Ｌ＃レベルを（ＣＭａｘ
Ｘカウンタ（６ンのクロック信ｆＣＬＫの周ＪＧ［）
ｉに出力する。
のパルス幅のデータ入力をＰＷＭ回路（１２ａ）、（１
２ｂ）内のラッチレジスタ（４）に、入力端子（２ａ）
からのラッチ信号ωＲＡ及び入力端子（２ｂ）からのラ
ッチ信号ωＲＢによってラッチする。ＰＷＭ回路（１２
ａ）ＡによりラッチされたデータをＰＷＭ回路（１２ｂ
） ＢによりラッチされたデータをＤｂとする、カウン
タ（６）の最大カウント数ＣＭａｘがＰＷＭ回路（１２
ａ）Ａ側、ＰＷＭ回路（１２ｂ）３３側とも同じもので
あるとすると出力端子（ｌｌａ）の０ＵＴＡは（ＤａＸ
カウンタ（６）のクロック信号ＣＬＫの周期幅）分の１
Ｌ＃レベルを、（ＣＭａｘＸカウンタ（６）のクロック
信号ＣＬＫの周期幅）毎に出力する。また出力端子（ｌ
ｌｂ）の０ＵＴＢは、（ＤｂＸカウンタ（６）のクロッ
ク信号ＣＬＨの周期＠）分の′Ｌ＃レベルを（ＣＭａｘ
Ｘカウンタ（６ンのクロック信ｆＣＬＫの周ＪＧ［）
ｉに出力する。
［発明が解決しようとする課題］
従来のＰＷＭ回路は以上のように構成されているので、
ＰＷＭ回路を２つ使用する場合、第５図のように、’ｐ
Ｗ Ｍ回路を並べて使用しているので回路の規模がた
だ単に２倍に増えてしまうという問題点があった。
ＰＷＭ回路を２つ使用する場合、第５図のように、’ｐ
Ｗ Ｍ回路を並べて使用しているので回路の規模がた
だ単に２倍に増えてしまうという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、ＰＷＭ回路を２つ使用する場合に回路の規模
を小さくできるＰＷＭ回路を得ることを目的とする。
たもので、ＰＷＭ回路を２つ使用する場合に回路の規模
を小さくできるＰＷＭ回路を得ることを目的とする。
〔課題を解決するための手段１
この発明に係るＰＷＭ回路は、従来ＰＷＭ回路を２つ使
用した場合のカウンタ及びコンパレータを共有するため
に、２つのパルス幅データを切り換えるセレクタ回路と
、コンパレータ出力をラッチするためのラッチクロック
を作成する遅延回路を備えたものである。
用した場合のカウンタ及びコンパレータを共有するため
に、２つのパルス幅データを切り換えるセレクタ回路と
、コンパレータ出力をラッチするためのラッチクロック
を作成する遅延回路を備えたものである。
この発明におけるＰＷＭ回絡口重カウンタ出力と＃Ｌ＃
パルス幅データＤａとの比較、カウンタ出力ともう１つ
の１Ｌ′パルス幅ダータＤｂとの比較をセレクタ回路を
用いることにより１つのコンパレータにて時分割で行い
、そのフンパレータ出力をＤフリップフロップでラッチ
して出力する。
パルス幅データＤａとの比較、カウンタ出力ともう１つ
の１Ｌ′パルス幅ダータＤｂとの比較をセレクタ回路を
用いることにより１つのコンパレータにて時分割で行い
、そのフンパレータ出力をＤフリップフロップでラッチ
して出力する。
［！Ｉ！施例〕
以下、この発明の一実施例を図について説明する。第１
図において、（１）、 （２ｍ） 、 （２ｂ）、（
３） 、 （６） 、 （７）、 （８） 、 （ｌｌ
ａ）、 （ｌｌｂ）は第３図及び第５図の従来例に示し
たものと同等であるので説明を省略する。
図において、（１）、 （２ｍ） 、 （２ｂ）、（
３） 、 （６） 、 （７）、 （８） 、 （ｌｌ
ａ）、 （ｌｌｂ）は第３図及び第５図の従来例に示し
たものと同等であるので説明を省略する。
（４ａ）、 ＠ｂ）は＃Ｌルベルのパルス幅データＤａ
、 Ｄｂをそれぞれラッチするだめのラッチレジスタ、
（５）は２つのパルス幅データＤａ、 Ｄｂを選択する
ためのセレクタ、（９）は遅延回路、（１０ａ）、 （
１０ｂ）はコンパレータ出力をラッチするためのＤフリ
ップフロップである。
、 Ｄｂをそれぞれラッチするだめのラッチレジスタ、
（５）は２つのパルス幅データＤａ、 Ｄｂを選択する
ためのセレクタ、（９）は遅延回路、（１０ａ）、 （
１０ｂ）はコンパレータ出力をラッチするためのＤフリ
ップフロップである。
次に動作について説明するつ
第２図は第１図のＰＷＭ回路における各部の信号を示す
タイミングチャートで、第２図（ａ）はクロツク信号Ｃ
Ｌ Ｋ 、 （ｂ）はセレクタ（５）の出力、（ｃ）は
カウンタ（６）の出力、ｆｄ）は遅延回路（９）の出力
信号ｆ＋、（ｅ）はＰＷＭ出力ＯＵ Ｔ Ａ 、 （ｆ
）はＰＷＭ出力０ＵＴＢをそれぞれ示す。
タイミングチャートで、第２図（ａ）はクロツク信号Ｃ
Ｌ Ｋ 、 （ｂ）はセレクタ（５）の出力、（ｃ）は
カウンタ（６）の出力、ｆｄ）は遅延回路（９）の出力
信号ｆ＋、（ｅ）はＰＷＭ出力ＯＵ Ｔ Ａ 、 （ｆ
）はＰＷＭ出力０ＵＴＢをそれぞれ示す。
セレクタ（５）はカウンタ（６）のクロック信号ＣＬＫ
が、ＳＡＧ子に入力されているため、クロック信号ＣＬ
Ｋが゛′Ｈ＃レベルの時Ｄａを、クロック信号ＣＬＫが
＃Ｌ＃レベルの時Ｄｂを出力する。カウンタ（６）は従
来例と同様に入力端子（３）のクロック信号ＣＬにの“
Ｌ＃レベルから＃Ｈ＃レベルへの立ち上がりによってカ
ウント値が１進む。
が、ＳＡＧ子に入力されているため、クロック信号ＣＬ
Ｋが゛′Ｈ＃レベルの時Ｄａを、クロック信号ＣＬＫが
＃Ｌ＃レベルの時Ｄｂを出力する。カウンタ（６）は従
来例と同様に入力端子（３）のクロック信号ＣＬにの“
Ｌ＃レベルから＃Ｈ＃レベルへの立ち上がりによってカ
ウント値が１進む。
セレクタ（５）の出力とカウンタ（６）の出力ヲコンバ
レートしているので、クロック信号ＣＬＫが＃Ｈ＃レベ
ルの時は、カウンタ（６）の出力とＤＢとを比較した結
果が、クロック信号ＣＬＫが″Ｌ＃レベルの時は、カウ
ンタ（６）の出力とＤｂとを比較した結果が、コンパレ
ータ（７）から出力される。
レートしているので、クロック信号ＣＬＫが＃Ｈ＃レベ
ルの時は、カウンタ（６）の出力とＤＢとを比較した結
果が、クロック信号ＣＬＫが″Ｌ＃レベルの時は、カウ
ンタ（６）の出力とＤｂとを比較した結果が、コンパレ
ータ（７）から出力される。
ｆｌはクロック信号ＣＬＫを遅延回路（９）によって遅
らせた信号であり、コンパレータ（７）の出方をＤフリ
ップフロップ（１０ａ） 、（１０ｂ）にラッチさせる
ためのラッチクロックである。
らせた信号であり、コンパレータ（７）の出方をＤフリ
ップフロップ（１０ａ） 、（１０ｂ）にラッチさせる
ためのラッチクロックである。
Ｃ１はクロック信号ＣＬＫが１Ｈ＃レベルの時に“Ｌ″
レベルらＨ”レベルに立ち上がり、クロック信号ＣＬＫ
が“Ｌ”レベルの時にａＨａレベルから＃Ｌ＃レベルに
立ち下がるので、Ｄフリップフロップ（１０ａ）にはカ
ウンタ（６）の出力とＤａとを比較した結果がクロック
信号ＣＬＫの立ち上がりでラッチされＤフリップフロッ
プ（１０ｂ＋にはカウンタ（６）の出力とＤｏとを比較
した結果がクロック信号ＣＬＫの立ち下がりでラッチさ
れ、出力端子（ｌｌａ）Ｋ ＯＵＴ Ａ、出力端子（ｌ
ｌｂ）に０ＵＴＢを出力する。
レベルらＨ”レベルに立ち上がり、クロック信号ＣＬＫ
が“Ｌ”レベルの時にａＨａレベルから＃Ｌ＃レベルに
立ち下がるので、Ｄフリップフロップ（１０ａ）にはカ
ウンタ（６）の出力とＤａとを比較した結果がクロック
信号ＣＬＫの立ち上がりでラッチされＤフリップフロッ
プ（１０ｂ＋にはカウンタ（６）の出力とＤｏとを比較
した結果がクロック信号ＣＬＫの立ち下がりでラッチさ
れ、出力端子（ｌｌａ）Ｋ ＯＵＴ Ａ、出力端子（ｌ
ｌｂ）に０ＵＴＢを出力する。
結局、従来例に示したｐｗｖ回路（１２ａ）、（１２ｂ
）を使用した回路と同様に出力端子（ｌｌａ）の０ＵＴ
Ａは（ＤａＸカウンタ（６）のクロック信号ＣＬＫの周
期幅）分の＃Ｌルベルのパルスを、（ＣＭａｘｘカウン
タ（６）のクロック信号ＣＬＫの周期幅）毎に出力する
。
）を使用した回路と同様に出力端子（ｌｌａ）の０ＵＴ
Ａは（ＤａＸカウンタ（６）のクロック信号ＣＬＫの周
期幅）分の＃Ｌルベルのパルスを、（ＣＭａｘｘカウン
タ（６）のクロック信号ＣＬＫの周期幅）毎に出力する
。
また、出力端子（１１ｂ）の０ＵＴＢは、（Ｄｂ×カウ
ンタ（６）のクロック信号ＣＬＫの周期幅）分の＃Ｌ“
レベルのパルスｔ 、（ＣＭａｚ ｘカウンタ（６）の
クロック信号ＣＬＫの周期幅）毎に出力する、 なお、上記実施例では、ラッチレジスタ（４ａ）、（４
ｂ）Ｋ％＃Ｌ＃レベルのパルス幅データＤａ、Ｄｈを設
定するものについて説明したが、′Ｈ＃レベルのパルス
幅を設定する場合でもインバータ（８）を取り除くこと
によって、′Ｈルベルのパルス幅を、自由に設定する、
ことの可能なＰＷＭ回路を得ることができ、上記実施例
と同様の効果を奏する。
ンタ（６）のクロック信号ＣＬＫの周期幅）分の＃Ｌ“
レベルのパルスｔ 、（ＣＭａｚ ｘカウンタ（６）の
クロック信号ＣＬＫの周期幅）毎に出力する、 なお、上記実施例では、ラッチレジスタ（４ａ）、（４
ｂ）Ｋ％＃Ｌ＃レベルのパルス幅データＤａ、Ｄｈを設
定するものについて説明したが、′Ｈ＃レベルのパルス
幅を設定する場合でもインバータ（８）を取り除くこと
によって、′Ｈルベルのパルス幅を、自由に設定する、
ことの可能なＰＷＭ回路を得ることができ、上記実施例
と同様の効果を奏する。
以上のように、この発明によれば、従来のｐｗ賦回路を
２つ使用する場合のカウンタ及びコンパレータを共有で
きるように構成したので、回路の規模を小さくしたＰＷ
Ｍ回路を得られる効果がある。
２つ使用する場合のカウンタ及びコンパレータを共有で
きるように構成したので、回路の規模を小さくしたＰＷ
Ｍ回路を得られる効果がある。
第１図はこの発明の一実施例のブロック図、第２図は第
１図の回路における各部の信号を示すタイミングチャー
ト、第３図は従来のＰＷＭ回路を示すブロック図、第４
図は第３図の回路における各部の信号を示すタイミング
チャート、第５図は第３図のＰＷＭ回路を２つ使用する
場合の従来のブロック図である。 図において、（１） 、 （２ａ） 、（２ｂ） 、
（３）は入力端子、（４ａ ）、 （４ｂ）はラッチレ
ジスタ、（５）はセレクタ、（６）はカウンタ、（７）
はコンパレータ、（８）ハインパータ、（９）は遅延回
路、（１０ａ） 、 （１０ｂ）はＤフリップフロップ
、（ＩＩｓ） 、 （ｌｌｂ）は出力端子である。 なお、図中、同一符号は同一、又は相当部分を示す。 代 埋 人 大 岩 増 雄嫡ｉ 砕 ｍｏ ル（ 手 続 補 正 ＃、（自発） １、事件の表示 平 特願昭 ２−４７９８５ 号 ３、補正をする者 代表者 志 岐 守 哉 三菱電機株式会社内 ４４ ５、 補正の対象 図面。 ６、補正の内容 （１）図面中筒２図を別紙のとおり訂正する。 （２）図面中筒４図を別紙のとおり訂正する。 ７、 添付書類の目録 （１）訂正図面（第２図、第４図） １通以 上
１図の回路における各部の信号を示すタイミングチャー
ト、第３図は従来のＰＷＭ回路を示すブロック図、第４
図は第３図の回路における各部の信号を示すタイミング
チャート、第５図は第３図のＰＷＭ回路を２つ使用する
場合の従来のブロック図である。 図において、（１） 、 （２ａ） 、（２ｂ） 、
（３）は入力端子、（４ａ ）、 （４ｂ）はラッチレ
ジスタ、（５）はセレクタ、（６）はカウンタ、（７）
はコンパレータ、（８）ハインパータ、（９）は遅延回
路、（１０ａ） 、 （１０ｂ）はＤフリップフロップ
、（ＩＩｓ） 、 （ｌｌｂ）は出力端子である。 なお、図中、同一符号は同一、又は相当部分を示す。 代 埋 人 大 岩 増 雄嫡ｉ 砕 ｍｏ ル（ 手 続 補 正 ＃、（自発） １、事件の表示 平 特願昭 ２−４７９８５ 号 ３、補正をする者 代表者 志 岐 守 哉 三菱電機株式会社内 ４４ ５、 補正の対象 図面。 ６、補正の内容 （１）図面中筒２図を別紙のとおり訂正する。 （２）図面中筒４図を別紙のとおり訂正する。 ７、 添付書類の目録 （１）訂正図面（第２図、第４図） １通以 上
Claims (1)
- 周期幅が一定でパルスの幅を変更できるパルス幅変調回
路において、カウンタのクロック信号をセレクト信号と
して、２つのパルス幅データを切り換えるセレクタと、
コンパレータ出力をラッチするためのラッチクロツクを
作成する遅延回路とを備えたことを特徴とするパルス幅
変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4798590A JPH03249816A (ja) | 1990-02-27 | 1990-02-27 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4798590A JPH03249816A (ja) | 1990-02-27 | 1990-02-27 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03249816A true JPH03249816A (ja) | 1991-11-07 |
Family
ID=12790611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4798590A Pending JPH03249816A (ja) | 1990-02-27 | 1990-02-27 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03249816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020108007A (ja) * | 2018-12-27 | 2020-07-09 | アダマンド並木精密宝石株式会社 | パルス幅変調回路 |
-
1990
- 1990-02-27 JP JP4798590A patent/JPH03249816A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020108007A (ja) * | 2018-12-27 | 2020-07-09 | アダマンド並木精密宝石株式会社 | パルス幅変調回路 |
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