JP2005079663A

JP2005079663A - 超電導半導体集積回路

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Publication number: JP2005079663A
Application number: JP2003304876A
Authority: JP
Inventors: Futoshi Furuta; 太古田; Kazuo Saito; 和夫齊藤
Original assignee: International Superconductivity Technology Center; Hitachi Ltd
Current assignee: International Superconductivity Technology Center; Hitachi Ltd
Priority date: 2003-08-28
Filing date: 2003-08-28
Publication date: 2005-03-24
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Abstract

【課題】磁束量子を情報担体とする単一磁束量子回路、交流電流で駆動される超電導増幅回路、および半導体回路で構成されたＡ／Ｄ変換器において、各回路の動作を同期させ、かつ単一磁束量子回路からのデータ信号を半導体回路へ伝送する。
【解決手段】超電導増幅回路の電源となる交流電流をマスタクロック信号として単一磁束量子回路と半導体回路へ入力し、各回路の動作をマスタクロック信号に同期させると同時に、単一磁束量子回路を、クロック信号逓倍回路および分配回路、記憶回路で構成する。
【選択図】図１

Description

本発明は、単一磁束量子回路を含む超電導回路、および、超電導回路と半導体回路を組み合わせた集積回路に関する。

単一磁束量子（Φ_０＝ｈ／２ｅ＝２．０７×１０^−１５Ｗｅｂｅｒ）を情報担体とする単一磁束量子（Single Flux Quantum：以下ＳＦＱと略す）回路は、数１０ギガヘルツ（１０^９Ｈｚ）以上の超高速動作と、ゲートあたりマイクロワット（μＷ）以下の低消費電力特性を特徴とする超電導回路である。非特許文献１（アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（IEEE Trans. on Appl. Supercond.）、１巻１号（１９９１年）１頁）に示される原理に基づいて、これまで種々の論理ゲートが開発され、これらを組み合わせた実用回路の開発が広く進められている。

ＳＦＱ回路の応用として、アナログ／デジタル（Analog/Digital：以下Ａ／Ｄと略す）変換器がある。ＳＦＱ回路の特徴を活かすため、変換方式はオーバーサンプリング方式がとられる。この方式では、帯域より十分高い周波数、少数ビット精度で入力信号をサンプリングし（オーバーサンプリング）、次にそのサンプリングデータ信号を信号処理することで、必要な周波数帯域において高精度なデジタルデータ信号を得る。オーバーサンプリングを行うフロントエンド回路を数１０ＧＨｚで動作可能なＳＦＱ回路で構成し、信号処理を行うバックエンド回路を集積性に優れた半導体回路で構成することで、高性能なＡ／Ｄ変換器を実現することができる。

特開２００２−３７４１５２号公報

特開２００１−３４５４８８号公報アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（IEEE Trans. on Appl. Supercond.）、１巻１号（１９９１年）１頁

Ａ／Ｄ変換器に限らずＳＦＱ回路を実用化する際、ＳＦＱ回路と半導体回路の同期動作が不可欠である。しかし同期動作実現にあたり課題となるのは、第一にＳＦＱフロントエンド回路から半導体バックエンド回路への信号の伝送である。ＳＦＱ回路内では、情報担体であるＳＦＱは電圧パルスとして伝播する。この電圧パルス（以下ＳＦＱパルスと表現する）のエネルギは非常に小さく、パルス幅は約３ｐｓ、最大電圧は約１ｍＶである。一方、半導体回路の典型的な入力電圧レベルは、数ＧＨｚの信号周波数つまりパルス幅数１００ｐｓにおいて、数ｍＶから数１０ｍＶである。このため、直接ＳＦＱ回路から半導体回路にＳＦＱパルスを伝送することは不可能である。そのため、一般的には電圧レベル反転回路を用いて、ＳＦＱパルスを電圧レベルの変化に変換する。電圧レベル反転回路は、ＳＦＱパルスを入力する毎にその出力が電圧状態と零電圧状態の間を遷移する機能を有する。

しかし、オーバーサンプリングを行うＳＦＱ回路からのデータ信号の出力レート（データレート）は数１０ＧＨｚと高いため、電圧レベル反転回路を用いても、その出力電圧のパルス幅は数１０ｐｓにすぎず、半導体回路で扱うには、パルス幅が依然として狭い。したがってＳＦＱ回路から半導体回路への信号伝送には、ＳＦＱ回路を含む超電導回路側において、データレートを低減する必要がある。

データレートの低減には、分配回路を用いる。分配回路はデータ信号を複数のチャネルに分配し、１チャネル当たりのデータレートを下げる。回路方式には、バイナリツリ型とシフトダンプ型の２種類がある。バイナリツリ型分配回路は、段階的にデータ信号を分配しデータレートを低減する。分配回路全体を同じ周波数で動作させる必要がないため、データ信号の高速分配に適している。しかし、分配データ信号の出力タイミングはチャネルごとに異なり、後段回路とのタイミング調節が困難となる。一方、シフトダンプ型分配回路は、一度にデータ信号を分配するため、出力タイミングは全チャネルで一致しており、後段回路との接続は容易である。しかし、分配回路全体を同じ周波数で動作させる必要があり、分配チャネル数が多い場合、データ信号の高速分配は困難である。分配回路は、データ信号の高速分配が可能で出力タイミングが揃っていることが望ましいが、両方式の特徴を持つ回路方式はこれまでなかった。

また、半導体回路へデータ信号を伝送するには、信号の増幅が必要である。超電導回路で数１０ｍＶの電圧信号を得るには、交流駆動型の超電導増幅回路を用いる必要がある。しかし、増幅回路に供給する交流バイアス電流がクロストークにより他のＳＦＱ回路へ悪影響を及ぼし、ＳＦＱ回路が誤動作を起こす原因となっていた。

ＳＦＱ回路と半導体回路を同期動作させる場合の第２の課題は、ＳＦＱフロントエンド回路と半導体バックエンド回路へのクロック供給である。同期動作では、両回路に共通のクロック信号、つまりマスタクロック信号が必要となる。ＳＦＱ回路側でマスタクロックを生成する場合、クロック周波数をＳＦＱ回路の動作周波数である数１０ＧＨｚにすることは容易である。しかし、マスタクロック信号を分周して周波数を数ＧＨｚに落とす方法を用いても、半導体回路へ伝送することは不可能である。分周されたクロック信号と超電導増幅回路へ供給される交流バイアス電流との同期がとれないと超電導増幅回路はクロック信号を効率的に増幅することはできないからである。これまで、超電導増幅回路へ入力されるクロック信号と同期をとりながら、超電導増幅回路へ交流バイアス電流を供給する手段はなかった。

一方、半導体回路で数ＧＨｚのマスタクロック信号を生成して、ＳＦＱ回路内でマスタクロック信号の周波数を逓倍する方法が考えられる。この場合、公知の回路である梯子型クロック信号発生回路を用いマスタクロック信号の１周期の間に有限個のＳＦＱパルスを発生させる方法を用いる。しかし、マスタクロックの周期と梯子型クロック信号発生回路のＳＦＱパルス発生期間を等しくしないと、発生したクロック信号の周期が均一でなくなり、オーバーサンプリングにおける入力信号の変換精度に影響を及ぼす。これまで、この均一度を確認し、かつ制御する方法はなかった。

上記問題に対して、本発明では、まず、超電導フロントエンド回路と半導体バックエンド回路の動作を同期させるために、超電導増幅回路の駆動電源から出力される交流信号をマスタクロック信号として、ＳＦＱフロントエンド回路と半導体バックエンド回路に入力する。この結果、フロントエンド回路からの出力信号を超電導増幅回路へ入力し、超電導増幅回路の出力信号を半導体バックエンド回路へ入力する際、両回路は、超電導増幅回路の駆動電源を交流信号源とする共通のマスタクロック信号により、動作することになる。

ＳＦＱフロントエンド回路は、数ＧＨｚのマスタクロック信号に同期し、かつその周波数を逓倍して数１０ＧＨｚの内部クロック信号を生成するクロック信号逓倍回路を有する。クロック信号の逓倍には、従来どおり有限個のＳＦＱパルスを生成する梯子型クロック信号発生回路、または、無限個のＳＦＱパルスを生成するリング発振回路を用いる。いずれの場合も、発生した内部クロック信号を分周して電圧レベル反転回路へ入力する構造を有する。

梯子型クロック信号発生回路を用いる場合、内部クロック信号の周期の均一性を確認するために、生成した内部クロック信号を分周回路と電圧レベル反転回路に通す。マスタクロック信号の周期と内部クロック信号のパルス間隔の比は、電圧レベル反転回路の出力波形のデューティ比に変換される。このデューティ比が５０％になるように、梯子型クロック信号発生器のバイアス電流を制御する回路を付加することで、周期が均一な内部クロック信号の生成が可能となる。

梯子型クロック信号発生回路に代えてリング発振回路を用いる場合、周期が均一な内部クロック信号を生成することはできるが、内部クロック信号とマスタクロック信号を同期させる必要がある。このため生成した内部クロック信号を分周回路と電圧レベル反転回路に通し、その出力をマスタクロック信号と位相比較する。比較信号をリング発振回路のバイアス電流源にフィードバックしてバイアス電流値を制御する。

ＳＦＱフロントエンド回路は、クロック信号逓倍回路のほか、変調回路、分配回路および記憶回路より構成される。変調回路において、入力されたアナログ信号はクロック信号逓倍回路で生成した内部クロック信号に従いオーバーサンプリングされる。分配回路は、バイナリツリ型分配回路の出力をシフトダンプ型分配回路へ入力する形で構成される。２つの方式の異なる分配回路を接続することで、両方式の特徴を活かすことができる。変調回路から出力されたＳＦＱデータ信号はまず、バイナリツリ型分配回路で高速分配され、その周波数は低減される。次に、シフトダンプ型分配回路は、ＳＦＱデータ信号をさらに分配すると同時に、出力のタイミングを揃え後段回路とのタイミング設計を容易にする。

分配回路からのデータ信号は、記憶回路で一旦保持された後、マスタクロック信号と同期して、超電導増幅回路に伝送される。

超電導増幅回路は、超電導増幅回路へ流れる交流電流のＳＦＱ回路へ与える影響を低減するために、偶数個（２Ｎ、Ｎは自然数）個の増幅回路で構成され、Ｎ個の増幅回路には、マスタクロック信号である交流バイアス電流を、残りのＮ個の増幅回路には、交流バイアス電流とは反対の極性をもつ交流バイアス電流を供給する。この２種類の交流バイアス電流を流す配線を接近させて配置することにより、交流成分を打ち消すことが出来る。

本発明によれば、磁束量子を情報担体とする単一磁束量子回路、交流電流で駆動される超電導回路および半導体回路で構成したＡ／Ｄ変換器において、各回路の動作を同期させ、単一磁束量子回路からのデータ信号を半導体回路へ容易に伝送させることができる。

本願発明を以下の実施例により説明する。この実施例は本願発明を用いた一例であり、本願発明は本例により限定されない。

（実施例１）
実施例１では、はじめにＡ／Ｄ変換器全体の構成と動作を説明し、その後、各構成要素の詳細な構成と動作を説明する。

（Ａ／Ｄ変換器の全体構成）
図１は実施例１におけるＡ／Ｄ変換器の全体構成を示す図である。この変換器はＳＦＱフロントエンド回路１０１と超電導増幅回路１０２からなる超電導フロントエンド回路１０３と半導体バックエンド回路１０４で構成される。超電導フロントエンド回路１０３は、アナログ入力信号１２０をオーバーサンプリングし、そのデータ信号を半導体バックエンド回路１０４へ伝送可能な周波数および電圧レベルに変換する。半導体バックエンド回路１０４は超電導フロントエンド回路１０３からの電圧データ信号１２９を演算処理し、最終的なデジタルデータ信号１３０を生成する。

図２はＡ／Ｄ変換器の各回路における信号のタイムチャートを示す図である。図１に示すＡ／Ｄ変換器の動作を、図２を参照しながら説明する。なお、以下の説明では、ＳＦＱパルスである信号の内、クロック信号は太い実線でその流れを示し、データ信号は太い点線でその流れを、図中に、示す。

交流電源１１０からの交流電流は、直流電圧源１１２によるオフセット電圧を加えられていて、可飽和回路１１１により、台形型の脈流電流に変換される。この脈流電流は超電導増幅回路１０２に対しては交流バイアス電流１２２として、またＳＦＱフロントエンド回路１０１および半導体バックエンド回路１０４に対してはマスタクロック信号１２３として入力される。ＳＦＱフロントエンド回路１０１に入力されたマスタクロック信号１２３は、ＳＦＱ生成回路１０５におけるＳＦＱトリガ信号１２４の発生タイミングを決める。マスタクロック信号１２３の電流レベルが図２に示す閾値を越えるとＳＦＱ信号生成回路１０５はＳＦＱパルス１個を生成する。このパルスはＳＦＱトリガ信号１２４として、クロック信号逓倍回路１０６に入力される。クロック信号逓倍回路１０６は、ＳＦＱトリガ信号１２４に同期して、有限個のＳＦＱパルス列を発生させる。このＳＦＱパルス列をＳＦＱ内部クロック信号１２５と呼ぶ。

変調回路１０７は、入力されたアナログ信号１２０をＳＦＱ内部クロック信号１２５に同期してオーバーサンプリングし、ＳＦＱデータ信号１２６を出力する。入力信号１２０はその信号の大きさに応じてＳＦＱ内部クロック信号１２５と同期した粗密波に変換され、ＳＦＱデータ信号１２６として出力される。ＳＦＱデータ信号１２６は、分配回路１０８で複数の出力チャネルにＳＦＱデータ信号１２７_１，---，１２７_８として振り分けられる。分配されたＳＦＱデータ信号１２７は、記憶回路１０９_１，---，１０９_８に、一旦、記憶される。マスタクロック信号１２３に同期したＳＦＱトリガ信号１２４が記憶回路１０９_１，---，１０９_８に入力されることにより、それぞれに記憶されていたＳＦＱデータ信号が、電流データ信号１２８_１，---，１２８_８に変換されて超電導増幅回路１０２_１，---，１０２_８へ伝送される。超電導増幅回路１０２_１，---，１０２_８では、交流バイアス電流１２２を供給されていて、記憶回路１０９_１，---，１０９_８の出力があったとき、交流バイアス電流１２２と同期して数１０ｍＶの電圧データ信号１２９_１，---，１２９_８を出力する。交流バイアス電流１２２はマスタクロック信号１２３と同一であるため、超電導増幅回路１０２_１，---，１０２_８の動作とＳＦＱ回路１０１の出力である記憶回路１０９_１，---，１０９_８の動作は同期したものとなる。

図２に示したタイムチャートでは、クロック信号逓倍回路１０６でのＳＦＱパルス発生数は８、分配回路１０８のチャネル数は８である。図２では、したがって、ＳＦＱ内部クロック信号１２５が各周期に、１−８の番号を付したように生成され、この１−８の番号を付されたＳＦＱ内部クロック信号１２５が、変調回路１０７のオーバーサンプリングにより、アナログ信号１２０の大きさに対応して、最初の周期では、３，４，５および７番目のＳＦＱパルスがＳＦＱデータ信号１２６として出力される。次の周期では、１，３および７番目のＳＦＱパルスがＳＦＱデータ信号１２６として出力される。続く周期では、２−８番目のＳＦＱパルスがＳＦＱデータ信号１２６として出力されることを示す。分配回路１０８はこれを分配して出力するが、図２では、１チャネル目と３チャネル目についてＳＦＱデータ信号１２７_１，１２７_３、電流データ信号１２８_１，１２８_３、および、電圧データ信号１２９_１，１２９_３を示した。

ここで、ＳＦＱデータ信号１２７_１，１２７_３、電流データ信号１２８_１，１２８_３、および、電圧データ信号１２９_１，１２９_３について、もう少し説明する。記憶回路１０９については、図１１を参照して後述するが、２つのデータフリップフロップ回路がカスケード接続されたシフトレジスタで形成されている。ＳＦＱデータ信号１２７_１，１２７_３はそれぞれのチャネルの記憶回路１０９_１，１０９_３の前段のデータフリップフロップ回路に記憶された後、その後の周期で加えられるＳＦＱトリガ信号１２４に同期して、後段のデータフリップフロップ回路に移され、この段階で、電流データ信号１２８_１，１２８_３を出力する。この出力は、その後の周期で加えられるＳＦＱトリガ信号１２４に同期して消滅させられる。また、電流データ信号１２８_１，１２８_３が出力されると、超電導増幅回路１０２_１，１０２_３の動作によって電圧データ信号１２９_１，１２９_３が現れる。電圧データ信号１２９_１，１２９_３は、交流バイアス電流１２２が０になると消滅する。なお、電圧データ信号１２９_１，１２９_３が電流データ信号１２８_１，１２８_３より少し遅れた時点に現れているのは、超電導増幅回路１０２_１，---，１０２_８の交流バイアス電流１２２に対する閾値が、マスタクロック信号１２３に対する閾値より大きいものとされているからである。したがって、ＳＦＱデータ信号１２７_１について見ると、ＳＦＱデータ信号１２７_１が現れた段階では、これが記憶回路１０９_１の前段のデータフリップフロップ回路に記憶されるのみで、外部には何も現れない。その後、ＳＦＱトリガ信号１２４が現れると、ＳＦＱデータ信号１２７_１が記憶回路１０９_１の後段のデータフリップフロップ回路に移される。この結果、電流データ信号１２８_１が出力される。また、これに合わせて、電圧データ信号１２９_１も出力される。

超電導増幅回路１０２から出力される電圧データ信号１２９は、半導体バックエンド回路１０４で信号処理される。この信号処理（デシメーション）により、オーバーサンプリングデータを最終的なデジタルデータ信号１３０に変換する。半導体バックエンド回路１０４のクロック信号には、マスタクロック信号１２３が用いられる。このため、半導体バックエンド回路１０４の動作は超電導フロントエンド回路１０１の動作と同期させることができる。

このように、マスタクロック信号１２３をＳＦＱフロントエンド回路１０１のＳＦＱ生成回路１０５および半導体バックエンド回路１０４へ入力し、超電導増幅回路１０２には、マスタクロック信号１２３とおなじ交流バイアス電流１２２を加えることにより、各回路の動作を同期させて、Ａ／Ｄ変換器全体を動作させることが可能となった。

（ＳＦＱ基本回路）
Ａ／Ｄ変換器の動作を説明する前に、本発明で採用した基本的なＳＦＱ回路の等価回路と機能について述べる。

図３（Ａ）は、ジョセフソン伝送路（Josephson Transmission Line；以下ＪＴＬと略す）を示す等価回路図である。回路はジョセフソン接合１１とバイアス電流源１２およびインダクタ１３からなる単位回路２０が直列に接続されて構成される。なお、バイアス電流源１２は表示を省略されることもあるので、ここでは、バイアス電流源１２は等価回路に含まれない形で一点鎖線の表示をした。以下、他の等価回路についても、バイアス電流源１２は等価回路に含まれない形で一点鎖線の表示をした。ＪＴＬはＳＦＱパルスを伝送する働きを持ち、ＳＦＱ要素回路間でのＳＦＱの伝送にはほとんどＪＴＬが使われる。以下、説明する各種の回路において使用されているＪＴＬは、ＳＦＱパルスを整形し、伝送する機能を果たし、各種の回路の機能には関与しない。しかし、ＪＴＬが持つＳＦＱパルスの伝送機能は、ＳＦＱパルスのタイミングを調整するためには重要なものである。実施例の図面では、図面の大きさの制約もあるので、ＳＦＱパルスのタイミングを考慮したＪＴＬの段数の表示となっていない。また、バイアス電流源１２によるバイアス電流の大きさを変化させることでＳＦＱパルスの伝播の遅延時間を変化させることができる。ＳＦＱパルスのタイミングに特に注意すべき時には、本文中で説明した。

図３（Ｂ）は、バイアス電流源１２が抵抗１４とバイアス直流電圧源１５の直列回路と等価であり、図示に際しては、適宜、選択して使用されることを示す図である。

図３（Ｃ）は分岐回路（Splitter；以下ＳＰと略す）を示す等価回路図である。分岐回路ＳＰは、入力された１個のＳＦＱパルスを２個に増やす回路であり、1個のＳＦＱパルスを複数の要素回路に分配するのに用いられる。

図３（Ｄ）は合流回路（Confluence Buffer；以下ＣＢと略す）を示す等価回路図である。合流回路ＣＢは、２つの入力から伝送されたＳＦＱパルスをそれぞれ同じ１つの出力へ伝送する回路であり、複数のＳＦＱ信号を１つにまとめるのに用いられる。

図３（Ｃ）および（Ｄ）では、分岐回路ＳＰおよび合流回路ＣＢのみならず、その入出力端にＪＴＬを配置した回路図で示す。

（クロック信号逓倍回路）
図４は、図１で示したＡ／Ｄ変換器のうち、ＳＦＱ信号生成回路１０５およびＳＦＱクロック信号逓倍回路１０６の等価回路の構成を示す図である。ＳＦＱ信号逓倍回路１０６は、２^Ｎビット梯子型クロック信号発生回路２０１、分周回路２０６および幾つかのＪＴＬ、ＳＰ、ＣＢで構成される。

図５は、図４の回路内の主要な信号のタイムチャートを示す図である。図５を参照しながら、図４の回路構成の詳細とその動作を説明する。

マスタクロック信号１２３をＳＦＱ信号生成回路１０５に入力すると、これに同期してＳＦＱトリガ信号１２４が発生する。図５における閾値はＳＦＱ信号生成回路１０５がＳＦＱトリガ信号１２４を生成する値である。ＳＦＱトリガ信号１２４はクロック信号逓倍回路１０６内の２^Ｎビット梯子型クロック信号発生回路２０１に入力される。

２^Ｎビット梯子型クロック信号発生回路２０１はＪＴＬ、２^Ｎ個のＳＰと２^Ｎ個のＣＢで構成される。ＳＦＱトリガ信号１２４は、図４の上段を左側に進み、ＳＰを通過する度に分岐されたＳＦＱパルスを出力するので、２^Ｎ個のＳＦＱパルスに分岐される。それぞれのＳＦＱパルスは遅延時間（接続個数）の異なるＪＴＬを伝播した後、図４の最も左側のＳＰで分岐されたＳＦＱパルスが、今度は下段のＣＢおよびＪＴＬを右側に進み、各ＣＢで、上段のＳＰで分岐されたＳＦＱパルスと合流する。結果として、図５に示すように２^Ｎビット梯子型クロック信号発生回路２０１からは２^Ｎ個のＳＦＱパルスからなるＳＦＱ内部クロック信号１２５（初期状態）が発生する。図５の例は、Ｎ＝４の場合である。なお、上段を左側に進み、ＳＰを通過する度に分岐されたＳＦＱパルスの最後のパルスは最終段のＪＴＬを通過した後接地されて消滅する。

周期Ｔ_ＩＮのマスタクロック信号１２３から、均一な周期をもつＳＦＱ内部クロック信号１２５に逓倍するには、時系列信号であるＳＦＱパルス（図５では、１−１６）のパルス間隔をＴ_ＩＮ／２^Ｎに設定しなければならない。この間隔は、２^Ｎビット梯子型クロック信号発生回路２０１を構成するＪＴＬに供給するバイアス電流Ｉ_１２４を、バイアス電流源１２_１２４を制御して調節することで実現できる。時系列信号のＳＦＱパルスのパルス間隔とマスタクロック信号１２３の周期を比較するために、２^Ｎビット梯子型クロック信号発生回路２０１から出力されるＳＦＱ内部クロック信号（時系列信号）１２５をＳＰ２０３とＣＢ２０４を介して、Ｎ−１個のトグル型フリップフロップ回路（Ｔ−ＦＦ）２０５で構成した２^Ｎ−１分周回路２０６に導入した。一方、電圧レベル反転回路２０７を２^Ｎ−１分周回路２０６の出力端に接続した。

電圧レベル反転回路２０７の出力である評価信号２１０は、２^Ｎ−１分周回路２０６からＳＦＱパルスが発生するごとに、一定の電圧状態と０電圧状態の間を遷移する。梯子型クロック信号発生回路２０１が発生するＳＦＱパルス１２５は、２^Ｎ−１分周回路２０６に導入されているから、２^Ｎ−１個の１個目のＳＦＱパルスから２^Ｎ−１＋１個目のＳＦＱパルスが発生するまでの期間は、パルス時系列信号のパルス間隔の２^Ｎ−１倍の時間を示し、１個から２^Ｎ＋１個までの期間は、マスタクロック信号の周期Ｔ_ＩＮを示す。よって、２^Ｎ−１分周回路２０６の出力ＳＦＱパルスを電圧レベル反転回路２０７に加え、電圧レベル反転回路２０７の出力である評価信号２１０の電圧のデューティ比を測定することにより、ＳＦＱパルス１２５のパルス間隔とマスタクロック信号１２３の周期を比較することが可能となる。この周期の比較結果を利用して、バイアス電流源１２_１２４を制御してバイアス電流Ｉ_１２４を変え、梯子型クロック信号発生回路２０１の出力するＳＦＱ内部クロック信号（パルス時系列信号）１２５の周期を制御して、評価信号２１０の電圧のデューティ比が５０％になるようにするが、この点については、後述するバイアス電流制御回路の中で説明する。

なお、２^Ｎ−１分周回路２０６にはＳＦＱ生成回路２０８およびＣＢ２０４を介して、もう一つのマスタクロック信号２１７に応じたＳＦＱパルスを入力できるようになっているが、このマスタクロック信号２１７については、次に説明するバイアス電流源１２_１２４の制御回路で述べる。
（バイアス電流制御回路）
図２で示すような、周期が均一なＳＦＱ内部クロック信号１２５を生成するには評価出力２１０のデューティ比を５０％にする必要がある。図６はＳＦＱ内部クロック信号１２５のデューティ比が５０％となるように、バイアス電流Ｉ_１２４を自動的に調節する制御回路のブロック構成を示す図である。制御回路２３０は、ローパスフィルタ回路２３１、比較回路２３２、可変電圧源２３４、可変バイアス電流源２３６、シーケンサ回路２４４、数個の論理回路２３５，２４１，２４５、および、スイッチ回路２３３，２４２，２４３で構成させる。これらの要素回路はすべて半導体回路である。可変電圧源２３４はアップカウンタ回路２３７およびデジタル／アナログ変換回路（Ｄ／Ａ変換回路）２３８から構成され、可変バイアス電流源２３６はダウンカウンタ回路２３９、Ｄ／Ａ変換回路２３９およびバイアス抵抗２４０で構成される。ここで、可変バイアス電流源２３６は図４で説明したバイアス電流源１２_１２４に対応する。

制御回路２３０の動作は、比較回路２３２に入力する参照電圧２１１を設定する第１段階と、設定された参照電圧２１１と評価出力２１０を比較して、バイアス電流Ｉ_１２４を設定する第２段階からなる。第１段階と第２段階の動作はスイッチ回路２３３、２４２、２４３およびシーケンサ回路２４４により切り替えられる。シーケンサ回路２４４は、装置をスタートさせる時に与えられる起動信号２４６により順次所定のタイミングで制御信号２２８および２２９を出力する。

第１段階では、シーケンサ回路２４４から出力される制御信号２２８の“１”に従い、スイッチ回路２３３は比較回路２３２の出力を可変電圧回路２３４側に伝える側に切り替えられる。同時に、制御信号２２８の“１”に従い、スイッチ回路２４２はクロック信号逓倍回路１０６へのバイアス電流Ｉ_１２４を遮断する側に切り替えられ、スイッチ回路２４３はマスタクロック信号２１７をクロック信号逓倍回路１０６へ伝達する側に切り替えられる。一方、可変電圧源２３４を構成するアップカウンタ回路２３７の出力データ信号２１５の初期値は０に設定され、この値からＤ／Ａ変換回路２３８の電圧つまり参照電圧２１１の初期値は０となる。一方、可変バイアス電流源２３６を構成するダウンカウンタ回路２３９の出力データ信号２１６の初期値は、収束予定値より３０％高いバイアス電流Ｉ_１２４をＳＦＱクロック信号逓倍回路１０６に供給するように設定される。

クロック信号逓倍回路１０６へのバイアス電流Ｉ_１２４は遮断されているため、クロック信号逓倍回路１０６内のＪＴＬはＳＦＱパルスの伝播機能を失い、クロック信号逓倍回路１０６からはＳＦＱパルス１２５は発生しない。一方、クロック信号逓倍回路１０６に入力されたマスタクロック信号２１７は、図４に示すように、ＳＦＱ生成回路２０８、分周回路２０６を経て、電圧レベル反転回路２０７に加えられ、デューティ比５０％の評価信号２１０として出力される。評価信号２１０は、まず、ローパスフィルタ回路２３１によって、直流電圧信号２１２だけが取り出され、評価信号２１０のデューティ比は直流電圧の大きさに変換される。さらに比較回路２３２により、直流電圧信号２１２は参照電圧２１１と比較される。比較回路２３２は、参照電圧２１１より直流電圧信号２１２の電圧が大きい場合デジタル信号２１３として“１”を出力し、それ以外は“０”を出力する。比較結果は、スイッチ回路２３３を経て可変電圧源２３４のアップカウンタ回路２３７および反転回路２４５に入力される。

アップカウンタ回路２３７は入力信号が“１”である間、出力データ２１５の数値を継続的に増加させる。これに伴い、Ｄ／Ａ変換回路２３８_１の出力電圧（参照電圧２１１）は上昇する。参照電圧２１１が直流電圧信号２１２の電圧を超える瞬間、比較回路２３２の出力デジタル信号２１３は“０”となりアップカウンタ回路２３７の数値の増加は停止する。この時点で参照電圧２１１は一定となり、参照電圧２１１は評価信号２１０のデューティ比が５０％の場合の直流電圧に設定される。比較回路２３２の出力デジタル信号２１３が“１”から“０”へ変化する際、反転回路２４５の出力信号２２６は“０”から“１”に変化する。この変化はシーケンサ回路２４４に対し、回路動作を第２段階へ移行させるためのトリガとなる。

第２段階では、シーケンサ回路２４４より出力される制御信号２２８は“１”から“０”に換わる。制御信号２２８の“０”により、スイッチ回路２３３は比較回路２３２の出力デジタル信号２１３を可変電流回路２３６側に伝える側に切り替えられる。また、スイッチ回路２４２は可変電流源２３６の出力するバイアス電流Ｉ_１２４をクロック信号逓倍回路１０６へ伝達し、スイッチ回路２４３はマスタクロック信号２１７を遮断する。第２段階に移行した直後は、高いバイアス電流Ｉ_１２４がＳＦＱクロック信号逓倍回路１０６に供給されるため、生成されるＳＦＱパルス１２５の間隔は収束予定値より短く、評価出力２１０のデューティ比の初期値は５０％にはならない。この状態を、図５に評価出力２１０（初期状態）として示す。評価出力２１０のデューティ比の初期値が５０％にならないケースは、電圧レベル反転回路２０７の初期状態によって状況が変わる。すなわち、図５に二つの状態を示すように、デューティ比が５０％より小さい場合と、大きい場合とがある。

まず、評価信号２１０のデューティ比が５０％より小さい場合、直流電圧信号２１２の初期値が第１段階で確定した参照電圧２１１より小さくなり、比較回路２３２からはデジタル信号２１３として“０”が出力される。このデジタル信号２１３はスイッチ回路２３３を経て、排他的否定論理和回路２４１とラッチ回路２３５に入力される。シーケンサ回路２４４は、反転回路２４５の出力信号２２６を受けてから、所定の時間後に、トリガ信号２２９をラッチ回路２３５へ出力する。ラッチ回路２３５の出力端子Ｑは、初期出力は“０”であり、トリガ信号２２９が入力されたとき、このときの入力端子Ｄの信号に応じた信号を出力する。

したがって、第２段階に移行した直後は、比較回路２３２のデジタル信号２１３が“０”であり、ラッチ回路２３５の出力端子Ｑの出力が“０”であるため、排他的否定論理和回路２４１は“１”を出力する。このため、カウンタ回路２３９にはデジタル信号２２７として“１”が入力され、出力データ信号２１６の数値を減少させ、結果としてバイアス電流Ｉ_１２４が減少する。バイアス電流Ｉ_１２４の減少により、梯子型クロック信号発生回路２０１内のＪＴＬにおけるＳＦＱパルスの伝播時間が増加する。このため、梯子型クロック信号発生回路２０１から出力されるＳＦＱパルス１２５のパルス間隔が増加し、評価出力２１０のデューティ比は大きくなる。デューティ比が５０％を超えると、直流電圧信号２１２は参照電圧２１１を超え、比較回路２３２はデジタル信号２１３として“１”を出力する。この結果、排他的否定論理和回路２４１の入力が“１”と“０”とになり、ダウンカウンタ回路２３９にデジタル信号２２７として“０”が入力される。こうしてダウンカウンタ回路２３９は出力データ信号２１６の数値減少を停止し、バイアス電流Ｉ_１２４を決定する。この動作の過程で、ラッチ回路２３５にトリガ信号２２９が入力されるが、トリガ信号２２９が出されるタイミングを、評価出力２１０のデューティ比が大きくなっていく過程のデューティ比が５０％になる前とすればよい。そうすれば、入力端子Ｄが“０”であるため、ラッチ回路２３５の出力Ｑは“０”を維持するので、バイアス電流Ｉ_１２４を決定する動作には何ら支障は無い。

一方、評価信号２１０のデューティ比が５０％より大きい場合、直流電圧信号２１２の初期値が第１段階で確定した参照電圧２１１より大きいから、比較回路２３２からはデジタル信号２１３として“１”が出力される。この場合、ラッチ回路２３５は初期出力が“０”であるから、排他的否定論理和回路２４１はデジタル信号２２７として“０”を出力する。そのため、この場合は、ダウンタウンタ回路２３９は、その出力信号２１６の数値を減じる動作をスタートしない。しかし、トリガ信号２２９が出されるとラッチ回路２３５は入力Ｄが“１”であるので、出力Ｑは“１”となる。その結果、排他的否定論理和回路２４１はデジタル信号２２７として“１”を出力して、バイアス電流Ｉ_１２４を減少させる。バイアス電流Ｉ_１２４の減少により、梯子型クロック信号発生回路２０１から出力されるＳＦＱパルス１２５のパルス間隔が増加し、評価出力２１０のデューティ比は小さくなる。評価出力２１０のデューティ比が５０％になると、比較回路２３２からはデジタル信号２１３として“０”が出力されることになり、排他的論理和回路２４１はデジタル信号２１７として“０”を出力する。この段階で、バイアス電流２１４を減少させる動作が停止してバイアス電流Ｉ_１２４を確定する。

このように、評価出力２１０にもとづき、可変バイアス電流源２３６へのフィードバック制御を行うことで、評価信号２１０のデューティ比を５０％に保ち、ＳＦＱ内部クロック信号１２５の周期を自動的に均一にすることが可能となった。

なお、制御回路２３０の動作の比較回路２３２に入力する参照電圧２１１を設定する第１段階では、デューティ比５０％の評価信号２１０を得るために、マスタクロック信号２１７が使用される。このとき、マスタクロック信号２１７は、ＳＦＱ生成回路２０８、分周回路２０６を経て、電圧レベル反転回路２０７に加えられてデューティ比５０％の評価信号２１０を生成するものであるから、マスタクロック信号２１７自体は周期が変動しないものであれば、どんな信号であっても良い。したがって、システム中で得られる周期が変動しないものとして、マスタクロック信号１２３を使用するのが便である。図４および図６では、説明の便宜上、マスタクロック信号２１７として説明したが、これは、マスタクロック信号１２３と表現しても良い。

（分配回路）
図７は、図１に示したＡ／Ｄ変換器のうち、分配回路１０８のブロック構成を示す図である。分配回路１０８は、クロック信号逓倍回路１０６から出力されるＳＦＱクロック信号１２５および変調回路１０７でオーバーサンプリングによって得られたＳＦＱデータ信号１２６を入力とする１：Ｍバイナリツリ型分配回路３０１、および、分配回路３０１の出力するＳＦＱクロック信号３１４とＳＦＱデータ信号３１５を入力とするＭ個のＮビットシフトダンプ型分配回路３２０で構成される。本例はＭ＝４、Ｎ＝４の場合を示す。実施例の動作の説明に必要な時、参照符号に付した下付き文字により各回路および信号を区別するものとする。

バイナリツリ型分配回路３０１は、最小構成要素である１：２分配回路３０２をツリー状に接続して構成される。図８は１：２分配回路３０２の等価回路を示す図である。回路はＴ−ＦＦ回路２０５と１：２スイッチ回路３２２からなる。１：２分配回路３０２へ入力されたＳＦＱクロック信号１２５は、Ｔ−ＦＦ回路２０５により２つのＳＦＱクロック信号３１２_１、３１２_２として交互に分配される。分配されたＳＦＱクロック信号は、１：２スイッチ回路３２２の出力方向を制御する。１：２スイッチ回路３２２に入力されたＳＦＱデータ信号１２６は、２つのＳＦＱクロック信号３１２_１、３１２_２に対応して、２つのＳＦＱデータ信号３１３_１、３１３_２として分配される。図８に示す１：２分配回路３０２の等価回路は、特許文献１の図７に具体的に開示されているものを利用できる。

１段目の１：２分配回路３０２_１で分配されたＳＦＱクロック信号３１２_１とＳＦＱデータ信号３１３_１およびＳＦＱクロック信号３１２_２とＳＦＱデータ信号３１３_２を、それぞれ、対にして２段目の１：２分配回路３０２_２へ直接入力することができる。２つの２段目の１：２分配回路３０２_２から、４チャネルに分配されたＳＦＱクロック信号３１４およびＳＦＱデータ信号３１５が出力される。

分配されたＳＦＱデータ信号３１５_１，---，３１５_４は、同じく分配されたＳＦＱクロック信号３１４_１，---，３１４_４とともに、それぞれ対とされて、シフトダンプ型分配回路３２０_１，---，３２０_４に入力される。

図９はシフトダンプ型分配回路３２０の等価回路を示す図である。回路は４個の１：２スイッチ回路３２２_１，３２２_２，３２２_３および３２２_４をカスケード接続して構成したシフトダンプレジスタ回路３２１と、Ｔ−ＦＦ回路２０５で構成したクロックコントローラ回路３２３からなる。ＳＦＱクロック信号３１４の入力に伴い、シフトダンプレジスタ回路３２１はＪＴＬを介してＳＦＱシフトクロック信号３３１を加えられる。この信号に従いシフトダンプレジスタ回路３２１は入力されたＳＦＱデータ信号３１５を順次シフトさせながら記憶する。すなわち、最初に到来するＳＦＱデータ信号３１５を１：２スイッチ回路３２２_１のループインダクタに記憶させ、その後到来するＳＦＱシフトクロック信号３３１に応じて、１：２スイッチ回路３２２_１のループインダクタに記憶されているＳＦＱデータ信号を１：２スイッチ回路３２２_２のループインダクタに記憶させるとともに、次に到来するＳＦＱデータ信号３１５を１：２スイッチ回路３２２_１のループインダクタに記憶させる。これは、記憶すべきＳＦＱデータ信号３１５が無い場合でも、同じである。このようにして、到来するＳＦＱデータ信号３１５は、次々とシフトされながら、記憶される。一方、クロックコントローラ回路３２３はＳＦＱクロック信号３１４を計数するから、シフト数（ＳＦＱクロック信号３１４の到来数）が３に達し、次のクロック信号３１４が入力されると、クロックコントローラ回路３２３から、ＳＦＱリリースクロック信号３３２が出力される。ＳＦＱリリースクロック信号３３２に同期して、１：２スイッチ回路３２２_１，３２２_２，３２２_３および３２２_４のループインダクタに記憶されていた４つ全てのＳＦＱデータ信号が、分配されたＳＦＱデータ信号３５２として同時に出力される。ここで、ＳＦＱリリースクロック信号３３２は、ＳＦＱシフトクロック信号３３１に先行してシフトダンプレジスタ回路３２１に加えられるように、ＪＴＬの段数が選ばれる。分配回路１０８全体は、４つのシフトダンプ型分配回路３２０で構成されているため、最終的には１６個の出力チャネルにＳＦＱデータ信号３５２が分配される。

このシフトダンプ型分配回路３２０の第１の特徴は、バイナリツリ型分配回路３０１と同様、高速動作に適していることである。入力側のバイナリツリ型分配回路３０１でＳＦＱデータ信号の高速分配を行い、シフトダンプ型分配回路３２０へＳＦＱデータ信号を伝送する段階では周波数が４分の１となる。このため、シフトダンプ型分配回路３２０は、より低い周波数、小さいビット数で動作させることができる。第２の特徴は、シフトダンプ型分配回路３２０からの出力タイミングが揃っているため、分配回路と後段回路との同期動作に必要なタイミング設計の余裕度（タイミング尤度）が向上することである。

図１０は、分配されたＳＦＱデータ信号の出力タイミングを示す図である。入力ＳＦＱデータ信号につけた各数字は、分配ＳＦＱデータ信号との対応を表す。入力ＳＦＱデータ信号１２６は、図２に示したものと同じものとしたが、データ信号が時系列に扱われることが分かりやすいように、図２では存在しない分配ＳＦＱデータ信号１２６も、破線で示した。また、分配ＳＦＱデータ信号のチャネル番号は、図７に示した分配出力のチャネル番号に対応する。バイナリツリ型分配回路３０１からの分配データ信号“３１５_１，---，３１５_４”の出力タイミングはチャネル毎に異なっている。しかし、後段のシフトダンプ型分配回路３２０により、４データ分を記憶しデータが揃ったところでこれらのＳＦＱデータ信号を一度に出力する。よって、最終的な分配ＳＦＱデータ信号は４データずつ４クロック周期（１３クロック目から１６クロック目）で出力されている。つまり、すべての分配ＳＦＱデータ信号が出力されてから次の分配ＳＦＱデータ信号が出力され始めるまでの時間は、クロック信号１２周期分に相当する。分配回路１０８とその後段回路で同期動作を実現するには、分配データが出力されていない期間に後段回路が分配データの読み込み処理を行う必要がある。この期間は、バイナリツリ型分配回路のみで構成した場合と比較すると１２倍の時間間隔となり、タイミング尤度が１２倍に向上したことになる。

一般的に、タイミング尤度Ｔ_ＬＴをＭ、Ｎで表すと、（３）式となる。

ただし、入力ＳＦＱクロック信号１２５の周期をＴ_ＣＬＫとする。

ここで、データ信号の高速分配を実現するための、チャネル数Ｍ、Ｎの条件を考える。まず、バイナリツリ型分配回路３０１から分配されるデータ信号のレートは、後段に接続するシフトダンプ型分配回路３２０の最大動作周波数よりも小さくする必要があるため、バイナリツリ型分配回路３０１の出力チャネル数Ｍは、入力クロック信号の周波数をｆ_ＣＬＫ、シフトダンプ型分配回路３２０の最大動作周波数をｆ_{ＳＤＭＡＸ}とすると、（４）式を満たす必要がある。

一方、最終的な分配データ信号において確保すべき後段回路との最小タイミング尤度をＴ_{ＬＴＭＩＮ}とすると、シフトダンプ型分配回路３２０の出力チャネル数Ｎは、（３）、（４）式から（５）式の関係式が得られる。

（記憶回路と超電導増幅回路）
図１１は、ＳＦＱフロントエンド回路１０１の構成要素である記憶回路１０９と超電導増幅回路１０２の等価回路を示す図、図１２は各回路の動作タイムチャートを示す図である。

記憶回路１０９は分配回路１０８から分配されたＳＦＱデータ信号１２７を一旦保持し、その後段回路である超電導増幅回路１０２の動作に同期させて電流データ信号１２８を出力する。記憶回路１０９は、２つのデータフリップフロップ回路４０１_１，４０１_２をカスケード接続したシフトレジスタで構成される。記憶回路１０９はＳＦＱデータ信号１２７およびＳＦＱトリガ信号１２４が入力される。ＳＦＱトリガ信号１２４は、直列接続されたＪＴＬを介して入力され、後段のデータフリップフロップ回路４０１_２に先に加えられた後、前段のデータフリップフロップ回路４０１_１に、遅れて、加えられる。入力されたＳＦＱデータ信号１２７は、前段のデータフリップフロップ回路４０１_１のループインダクタ４０３_１に記憶され、周回電流４１１_１が流れる。続いて加えられるＳＦＱトリガ信号１２４によって、前段のデータフリップフロップ回路４０１_１のループインダクタ４０３_１に記憶されていたＳＦＱデータ信号１２７は後段のデータフリップフロップ回路４０１_２のループインダクタ４０３_２に移して記憶され、周回電流４１１_２が流れる。このとき、新たに入力されたＳＦＱデータ信号１２７があれば、これは前段のデータフリップフロップ回路４０１_１のループインダクタ４０３_１に記憶され、新たに、周回電流４１１_１が流れる。加えられるＳＦＱトリガ信号１２４によって、後段のデータフリップフロップ回路４０１_２のループインダクタ４０３_２に周回電流４１１_２として記憶されていたＳＦＱデータ信号１２７は消滅するが、前段のデータフリップフロップ回路４０１_１のループインダクタ４０３_１にＳＦＱデータ信号１２７が新たに記憶されていれば、これが、新しいＳＦＱデータ信号１２７として、後段のデータフリップフロップ回路４０１_２のループインダクタ４０３_２に記憶され周回電流４１１_２として流れる。ＳＦＱデータ信号１２７が後段のデータフリップフロップ回路４０１_２のループインダクタ４０３_２に記憶されている期間は、周回電流４１１_２が流れ続ける。

図１２は、図２に示したＳＦＱデータ信号１２７_３に着目して記憶回路１０９の各信号に関するタイムチャートを示す。ここで、交流バイアス電流１２２、マスタクロック信号１２３、ＳＦＱデータ信号１２７およびＳＦＱトリガ信号１２４は図２と同じである。上述したように、最初のＳＦＱデータ信号１２７により前段のフリップフロップ回路４０１_１のループインダクタ４０３_１に周回電流４１１_１が流れる。その後に現れるＳＦＱトリガ信号１２４によって、後段のフリップフロップ回路４０１_２のループインダクタ４０３_２に、移され周回電流４１１_２が流れる。このとき、前段のフリップフロップ回路４０１_１のループインダクタ４０３_１の周回電流４１１_１は消滅される。次に現れるＳＦＱデータ信号１２７_３によって、前段のフリップフロップ回路４０１_１のループインダクタ４０３_１の周回電流４１１_１が、再び流れる。これが、その後に現れるＳＦＱトリガ信号１２４によって、後段のフリップフロップ回路４０１_２のループインダクタ４０３_２に、移され周回電流４１１_２が流れる。

ここで、図示は省略したが、図２を参照して分かるように、ＳＦＱデータ信号１２７_１とＳＦＱデータ信号１２７_３とは、発生時点が異なる。この結果、各チャネルではＳＦＱデータ信号１２７によって生起される周回電流４１１_１の発生時点が異なる。しかし、これらが、その後に現れるＳＦＱトリガ信号１２４によって、後段のフリップフロップ回路４０１_２のループインダクタ４０３_２に、移され周回電流４１１_２が流れるときは、この期間は、マスタクロック信号１２３の１周期分となる。したがって、周回電流信号４１１_２は、ＳＦＱデータ信号１２７が記憶回路１０９に到着する時間に依存せず（チャネルに係らず）マスタクロック信号１２３の１周期分継続する信号となる。

記憶回路１０９の構成は、その後段回路との接続を考えると非常に都合がよい。すなわち、分配回路１０８からのＳＦＱデータ信号１２７の出力タイミングに無関係に、ＳＦＱデータ信号１２７の現れる後のマスタクロック信号１２３にのみ同期して周回電流４１１が得られるから、後段回路はマスタクロック信号１２３にのみ同期させれば良いからである。さらに、数ｐｓの電圧パルスであるＳＦＱデータ信号１２７が、周回電流４１１というマスタクロック信号１２３と同じクロック周期、つまり幅数１００ｐｓ程度の電流レベル信号に変換されるため、半導体回路への信号の伝送も容易となる。

周回電流４１１_２が流れる状態が、図２に示す電流データ信号１２８が現れている状態であり、図１で示した記憶回路１０９から超電導増幅回路１０２への電流データ信号１２８の伝送が行なわれる状態である。この周回電流４１１_２を超電導増幅回路１０２が検出することにより、図２に示す電圧データ信号１２９を得ることができ、図１で示した超電導増幅回路１０２から半導体バックエンド回路１０４へ電圧データ信号１２９の伝送が行なわれる状態である。

周回電流４１１_２を超電導増幅回路１０２が検出することについて、図１１に戻って説明する。超電導増幅回路１０２は周回電流４１１_２を検出する超電導量子干渉素子（ＳＱＵＩＤ）４２０と、このＳＱＵＩＤ４２０の電圧信号を増幅するスタック型増幅回路４２３から構成される。

記憶回路１０９のループインダクタ４０３_２は、ＳＱＵＩＤ４２０の磁場検出コイル４２１と磁気結合している。図１１では、この磁気結合を太い点線で繋いで示した。ＳＱＵＩＤ４２０は、記憶回路１０９の周回電流４１１_２の有無を電圧信号４３０の有無に変換する。このときの感度は、バイアス電流源１２_４３３がバイアスコイル４２２に流すバイアス電流Ｉ_４３３により決められる。スタック型増幅回路４２３がＳＱＵＩＤ４２０に接続されていて、ＳＱＵＩＤ４２０の電圧信号４３０を増幅し１０数ｍＶの電圧を電圧データ信号１２９として出力する。ＳＱＵＩＤ４２０およびスタック型増幅回路４２３には交流駆動型回路を用いた。すなわち、これらの駆動源を交流バイアス電流１２２とする。交流駆動型回路は高い電圧出力を得ることができるからである。

記憶回路１０９のループインダクタ４０３_２に周回電流４１１_２が流れていない場合、ＳＱＵＩＤ４２０の磁場検出コイル４２１には磁場が加わらない。ＳＱＵＩＤに供給される交流バイアス電流１２２の大きさに関わらず、ＳＱＵＩＤの出力電圧は０である。記憶回路１０９のループインダクタ４０３_２に周回電流４１１_２が流れている場合には、周回電流４１１_２により発生した磁場がＳＱＵＩＤ４２０のコイル４２１に鎖交する。この状態で、ＳＱＵＩＤ４２０へ供給されている交流バイアス電流１２２がある閾値（図１２ではＳＦＱ生成回路１０５の閾値と区別するため、閾値２と表記）を越えたとき、ＳＱＵＩＤ４２０の出力は電圧状態となる。この電圧データ信号４３０は後段のスタック型増幅回路４２３へ伝送される。スタック型増幅回路４３０は入力に電圧がかかり、かつスタック型増幅回路に供給されている交流バイアス電流１２２が閾値２を越えたとき、電圧データ信号１２９を出力する。この電圧は供給されている交流バイアス電流１２２の大きさに依存し、交流バイアス電流１２２のピーク時に１０数ｍＶとなる。ＳＱＵＩＤ４２０からの電圧データ信号４３０をスタック型増幅回路４２３が受け取りすぐに電圧データ信号１２９を出力させるために、ＳＱＵＩＤ４２０が電圧を出力し始めるタイミングとスタック型増幅回路４２３が電圧出力し始めるタイミングは等しくされる。ＳＱＵＩＤ側のタイミング調節は、直流バイアス電流Ｉ_４３３を調節することで実現できる。ＳＱＵＩＤ４２０およびスタック型増幅回路４２３へ供給される交流バイアス電流１２２が０となったとき、ＳＱＵＩＤ４２０とスタック型増幅回路４２３の出力は零電圧状態に戻る。よって、超電導増幅回路から、電圧が出力されている期間は、ＳＱＵＩＤ４２０とスタック型増幅回路４２３が電圧を出力し始めるタイミングから、交流バイアス電流１２２が０になるまでである。

（実施例２）
図１３は、実施例２として、クロック信号逓倍回路１０６にリング発振回路２５０を用いた場合の回路構成を示すブロック図である。リング発振回路２５０は、たとえば特許文献２の図５に具体例が提案されている。リング発振回路２５０に供給されるバイアス電流Ｉ_１２４は、図４で説明した２^Ｎビット梯子型クロック信号発生回路２０１と同様に、バイアス抵抗を介してリング発振回路２５０に示す全てのバイアス電流源の接続点に接続されるが、ここでは、図を簡単にするため、矢印でバイアス電流Ｉ_１２４が導入されることの表記で済ませた。一つのＳＦＱ信号をＳＦＱ生成回路１０５で発生させ、リング発振回路２５０に入力すると、リング状に配置されたＪＴＬをＳＦＱ信号が巡回して、任意の点のＳＰから無限個のＳＦＱパルス列が発生する。このパルス列をＳＦＱ内部クロック信号１２５として用いる。図１３の構成は、図４に示した構成と類似しているが、図１３の構成では、リング発振回路２５０で生成したＳＦＱ内部クロック信号１２５をマスタクロック信号１２３と同期させるために、図４で必要としたマスタクロック信号２１７は不要である。

リング発振回路２５０で生成したＳＦＱ内部クロック信号１２５をマスタクロック信号１２３と同期させるためには、マスタクロック信号１２３の周期をＴ_ＩＮ、逓倍率を２^Ｎとすると、ＳＦＱ内部クロック信号１２５のパルス間隔をＴ_ＩＮ／２^Ｎに調節する必要がある。この間隔は、ＪＴＬに供給するバイアス電流Ｉ_１２４で調節することができる。ＳＦＱパルス１２５のパルス間隔とマスタクロック信号１２３の周期を比較するために、Ｎ−１個のＴ−ＦＦ２０５で構成した２^Ｎ−１分周回路２０６と電圧レベル反転回路２０７をリング発振回路２５０に接続した。電圧レベル反転回路２０７の出力、評価信号２１０は、リング発振回路２５０で２^Ｎ−１個のＳＦＱパルスが発生するごとに、一定の電圧状態と零電圧状態の間を遷移する。よって、この評価信号２１０の電圧波形の周期を計測することで、パルス時系列のパルス間隔とマスタクロック信号１２３の周期を比較することが可能となった。

ＳＦＱ内部クロック信号１２５とマスタクロック信号１２３と同期させるには、評価信号２１０の周期をマスタクロック信号１２３の周期に一致させる必要がある。これを実現するようにバイアス電流Ｉ_１２４を自動的に調節する制御回路２５５の構成を、図１３の下段部に示す。制御回路２５５は半導体回路で構成され、フェイズロックドループに基づいた制御を行う。制御回路２５５に入力された評価信号２１０は、位相比較回路２５６でマスタクロック信号１２３と位相比較される。比較結果は、ループフィルタ回路２５７を通過し、信号増幅回路２５９とバイアス抵抗２０６で構成された可変バイアス電流源２５８に入力される。

実施例２では、フェイズロックドループの構成に必要な電圧制御発振回路を可変バイアス電流源２５８とリング発振回路２５０で構成することになる。評価信号２１０がマスタクロック信号１２３と同期していない場合、位相検出回路２５６がこれを検出し、可変バイアス変電流源２５８を制御する。このため、バイアス電流Ｉ_１２４が変化しリング発振回路２５０の周波数を調節する。結果として、評価信号２１０とマスタクロック信号１２３の位相が一致するところで、バイアス電流値Ｉ_１２４は収束する。このようにして、マスタクロック信号１２３に同期したＳＦＱ内部クロック信号１２５を生成することができる。

実施例２は、ＳＦＱ内部クロック信号１２５を生成するクロック信号逓倍回路１０６が実施例１と異なるのみで、他の構成は実施例１と同じであり、図１の構成と同様に、Ａ／Ｄ変換器を構成することができる。

（実施例３）
実施例１の図１１で説明した、交流駆動型回路による記憶回路１０９および超電導増幅回路１０２は出力電圧を高くできる半面、回路に供給する交流バイアス電流が、クロストークによりＳＦＱ回路の動作に悪影響を与えるという問題点があった。図１４は、交流バイアス電流による交流駆動型回路のクロストークの問題を解決するように工夫された記憶回路１０９および超電導増幅回路１０２の構成を示す等価回路図である。図１５は図１４に示す回路の主要部のレイアウト一例を示す図である。また、図１６は、図１５の構成素子を説明する図である。

図１４に示す回路を、図１１と対照して分かるように、実施例３の記憶回路１０９および超電導増幅回路１０２は、図１１に示した記憶回路１０９_１および超電導増幅回路１０２_１、および、記憶回路１０９_２および超電導増幅回路１０２_２を対にしてほぼ対象に配置したものである。また、超電導増幅回路１０２_１および１０２_２は、ＳＱＵＩＤ４２０_１およびスタック型増幅回路４２３_１、および、ＳＱＵＩＤ４２０_２およびスタック型増幅回路４２３_２を対にして構成した。それぞれの対のＳＱＵＩＤ４２０およびスタック型増幅回路４２３に対し、図中に極性の表示を付して示したように、極性が反対の交流バイアス電流１２２_１および１２２_２を供給する。相互に極性が反対の交流バイアス電流１２２_１および１２２_２を供給するラインをお互いに接近させてレイアウトすることにより、クロストークの原因である交流成分をキャンセルすることができる。

図１５に示すレイアウトの一例では、スタック型増幅回路４２３_１および４２３_２下段部に線対称に配置するとともに、２つの交流電流バイアス１２２_１、１２２_２が流れる２本のラインを対称かつお互いに接近させて配置した。これにより、クロストークの影響を低減する。

超電導増幅回路１０２_２において、ＳＱＵＩＤ４２０_２へは負の極性を持つ交流バイアス電流１２２_２が供給される。ここでバイアス電流に対するＳＱＵＩＤ４２０の磁場検出特性は、原点対称であるため、極性が正の場合と実質的に同一の特性を持つ。ＳＱＵＩＤ４２０_２の電圧データ信号４３０_２の極性も同様に負になるが、極性が負の交流バイアス電流１２２_２で駆動されるスタック型増幅回路４２３_２との整合には問題ない。また、負の交流バイアス電流１２２_２で駆動されるスタック型増幅回路４２３_２からの電圧データ信号１２９_２の極性は負である。よって、同一の２つの超電導増幅回路１０２に正と負の交流バイアス電流１２２を供給した場合、この２つの超電導増幅回路１０２の動作は、実質的に、同じで出力電圧の極性のみが異なる。

超電導増幅回路１０２から半導体回路１０４に電圧データ信号１２９を伝送する場合、超電導増幅回路１０２の出力電圧は大きいことが望ましい。そこで、正と負の両交流バイアス電流を供給された２つの超電導増幅回路１０２から出力される電圧の極性が反対であることを利用して、出力電圧を２倍にすることができる。これを図１４の回路を用いて説明する。２つの記憶回路１０９_１と１０９_２には、分岐回路（ＳＰ）２０３を通じて、同じＳＦＱデータ信号１２７_１、１２７_２が入力される。このため、記憶回路１０９_１に接続された超電導増幅回路１０２_１および記憶回路１０９_２に接続された超電導増幅回路１０２_２からは、同じ電圧データ信号１２９_１と１２９_２が出力される。すなわち、超電導増幅回路１０２_１と１０２_２は、互いに異なる極性の交流バイアス電流１２２_１および１２２_２が供給されているため、出力電圧１２９_１と１２９_２の極性のみが反対となる。したがって、この二つの電圧の差をとって出力電圧とすれば、実効的な出力電圧は、１つの超電導増幅回路で得られる場合の２倍となる。

図１５に示すレイアウトから容易に分かるように、対とされた回路を左右に線対称に配置することはできても、ＳＦＱクロック信号１２４を対称位置に導入することはできない。このことを考慮して、対とされた回路の動作のタイミングができるだけ一致するように、ＳＦＱパルスの遅延を考慮することになる。そのため、図１４では、ＳＦＱクロックパルス１２４はＳＰで分岐されてＳＦＱクロックパルス１２４_１、１２４_２として、記憶回路１０９_１と１０９_２に導入されるが、ＳＦＱクロック信号１２４_２の方がＪＴＬを多段に設けられて入力される。また、これに対応するように、ＳＦＱデータ信号１２７も記憶回路１０９_１と１０９_２に導入されるに際して、ＳＦＱデータ信号１２７_２の方がＪＴＬを多段に設けられて入力される。

なお、回路レイアウトを示す図１５と等価回路を示す図１４の対応の詳細は説明を省略するが、図１５に示したレイアウト図の構成要素とこれに対応する等価回路を図１６の（Ａ）および（Ｂ）に示した。ここで、６００はジョセフソン接合、６０１は下部電極、６０２は上部電極、６０３は接地、６０４は上部電極と下部電極間のコンタクト、６０５は抵抗である。この対応を基礎に図１４と図１５を対比すれば、両者の対応は容易に理解できる。

（実施例４）
図１７は、図１に示したＡ／Ｄ変換器における超電導フロントエンド回路１０３と半導体バックエンド回路１０４の接続、および、半導体バックエンド回路１０４の構成を示すブロック図である。実施例４では、超電導フロントエンド回路１０３から出力される電圧データ信号１２９のチャネル数は８とした。図１に示した電圧データ信号１２９は、電圧データ信号１２９_１１，１２９_１２、１２９_８１，１２９_８２で例示したように、１チャネル当たりの２本の電圧データ信号で構成された差動信号である。よって、超電導フロントエンド回路１０３から半導体バックエンド回路１０４への電圧データ信号の伝送には、１チャネルあたり２本、８チャネルで１６本の伝送線を用いた。

半導体バックエンド回路１０４に伝送された電圧データ信号１２９は、差動入力のセンスアンプ回路５０２で増幅され、分配回路５０４でさらに周波数を下げられた後、信号処理回路５０８へ入力される。信号処理回路５０８において、電圧データ信号１２９は処理回路５０８内部のデシメーションフィルタ（図示せず）およびデジタルローパスフィルタ（図示せず）を経て、高精度ビットのデジタルデータ信号１３０に変換される。

図１８は、半導体バックエンド回路１０４内での電圧データ信号の流れについて説明する図である。電圧データ信号１２９は、２チャネル分、すなわち電圧データ信号１２９_１および１２９_２のそれぞれについて、差動電圧データの信号波形１２９_１１，１２９_１２および１２９_２１，１２９_２２を示した。ここでは、図２で説明したＳＦＱデータ信号１２６と異なり、差動電圧データ信号１２９_１１，１２９_１２は、図２で説明したＳＦＱトリガ信号１２４の１−８に対応するＳＦＱデータ信号１２６が得られているものとして、これを、Ｄ_１１−Ｄ_１８で示した。また、差動電圧データ信号１２９_２１，１２９_２２は、図２で説明したＳＦＱトリガ信号１２４の８および２に対応するＳＦＱデータ信号１２６が得られているものとして、これを、Ｄ_２８およびＤ_２２で示した。

半導体バックエンド回路１０４に入力された差動電圧データ信号１２９は、まずセンスアンプ回路５０２にて数Ｖまで増幅される。各チャネル間の出力タイミングを揃え、マスタクロック信号１２３と同期させるために、増幅された信号はラッチ回路５０３に記憶される。ラッチ回路５０３には、クロック信号５１０をトリガ信号として入力する。クロック信号５１０は、超電導回路を駆動しているマスタクロック信号１２３をバッファゲートで構成したクロック波形整形回路５０５を通すことで生成される。ラッチ回路５０３からのデータ信号５１１はクロック信号５１０のタイミングで出力されるため、電圧データ信号１２９に対して１マスタクロック分遅れる。図１８における差動電圧データ信号１２９からデータ信号５１１に向けて付された矢印は、これを意味する。

データ信号５１１は、半導体で構成された分配回路５０４によりさらに８分配される。このため、全チャネルでは分配チャネル数は６４となる。分配回路５０４へのクロック信号は、ラッチ回路５０３で用いたクロック信号５１０と同じ信号である。この分配動作により、データ信号の周波数をさらに数ＧＨｚから数１００ＭＨｚまで下げる。クロック信号５１０によって分配されたデータ信号は、クロック信号５１０の到来に応じて、順次各チャネルの出力が得られるので、チャネル間で出力タイミングのばらつきがある。そこで、このタイミングをそろえるために、分配された信号を、再び、ラッチ回路５０７に入力する。ラッチ回路５０７から出力するための、ラッチ回路５０７へのトリガ信号は、クロック信号５１０を分周回路５０６で８分周したクロック信号５１３である。データ信号が８チャネル全てのラッチ回路に記憶された後、クロック信号５１３の立ち上がりに応じて、ラッチ回路５０７_１１〜５０７_８８は同時にデータ信号５１２_１１から５１２_８８を出力し、信号処理回路５０８へ伝達する。このため、データ信号５１２はデータ信号５１１に対して、最大、８クロック遅れる。図１８におけるデータ信号５１１からデータ信号５１２に向けて付された矢印は、この遅れを意味する。すなわち、データ信号５１１_１は電圧データ信号Ｄ_１１，---，Ｄ_１８に分離されて、５１２_１２，---，５１２_１８となる。また、データ信号５１１_２は電圧データ信号Ｄ_２８，Ｄ_１８は５１２_２２，５１２_２８となる。

信号処理回路５０８で演算処理されたデータ信号はデジタルデータ信号１３０として出力される。信号処理回路５０８を動作させるクロック信号は、ラッチ回路５０７_１１〜５０７_８８の出力に対応して動作させるために、クロック信号５１３を導入し、これを基礎として生成することとすれば良い。

実施例１におけるＡ／Ｄ変換器の全体構成を示す図。Ａ／Ｄ変換器の各回路における信号のタイムチャートを示す図。（Ａ）は、ジョセフソン伝送路ＪＴＬを示す等価回路図、（Ｂ）は、バイアス電流源１２が抵抗１４とバイアス電圧源１５の直列回路と等価であることを示す図、（Ｃ）は分岐回路ＳＰを示す等価回路図、（Ｄ）は合流回路ＣＢを示す等価回路図。図１で示したＡ／Ｄ変換器のＳＦＱ信号生成回路１０５およびＳＦＱクロック信号逓倍回路１０６の等価回路の構成を示す図。図４の回路内の主要な信号のタイムチャートを示す図。ＳＦＱ内部クロック信号１２５のデューティ比が５０％となるように、バイアス電流Ｉ_１２４を自動的に調節する制御回路のブロック構成を示す図。図１に示したＡ／Ｄ変換器の分配回路１０８のブロック構成を示す図。図１に示したＡ／Ｄ変換器の１：２分配回路３０２の等価回路を示す図。図１に示したＡ／Ｄ変換器のシフトダンプ型分配回路３２０の等価回路を示す図。図１に示したＡ／Ｄ変換器の分配されたＳＦＱデータ信号の出力タイミングを示す図。図１に示したＡ／Ｄ変換器のＳＦＱフロントエンド回路１０１の構成要素である記憶回路１０９と超電導増幅回路１０２の等価回路を示す図。図１１の各回路の動作タイムチャートを示す図。実施例２として、クロック信号逓倍回路１０６にリング発振回路２５０を用いた場合の回路構成を示すブロック図。実施例３として、交流バイアス電流による交流駆動型回路のクロストークの問題を解決するように工夫された記憶回路１０９および超電導増幅回路１０２の構成を示す等価回路図。図１４に示す回路の主要部のレイアウト一例を示す図。図１５の構成素子を説明する図。実施例４として、図１４の極性のみが反対の二つの出力電圧１２９_１と１２９_２を利用したＡ／Ｄ変換器における超電導フロントエンド回路１０３と半導体バックエンド回路１０４の接続および半導体バックエンド回路１０４の構成を示すブロック図。図１７の各回路の動作タイムチャートを示す図。

符号の説明

１０１…ＳＦＱフロントエンド回路、１０２…超電導増幅回路、１０３…超電導フロントエンド回路、１０４…半導体バックエンド回路、１０５…ＳＦＱ生成回路、１０６…クロック信号逓倍回路、１０７…変調回路、１０８…分配回路、１０９…記憶回路、１１０…交流電源、１１１…可飽和回路、１１２…直流電圧源、１２０…アナログ信号、１２２…交流バイアス電流、１２３…マスタクロック信号、１２４…ＳＦＱトリガ信号、１２５…ＳＦＱ内部クロック信号、１２６…ＳＦＱデータ信号、１２７…ＳＦＱデータ信号、１２８…電流データ信号、１２９…電圧データ信号、１３０…デジタルデータ信号、２０１…梯子型クロック信号発生回路、２０３…分岐回路、２０４…合流回路、２０５…トグル型フリップフロップ、２０６…分周回路、２０７…電圧レベル反転回路、２０８…ＳＦＱ生成回路、２１０…評価信号、２１１…参照電圧、２１２…直流電圧信号、２１３…デジタル信号、Ｉ_１２４…バイアス電流、２１５…アップカウンタ出力データ信号、２１６…ダウンカウンタ出力データ信号、２２７…ダウンカウンタ入力デジタル信号、２２８…制御信号、２２９…制御信号、２３０…バイアス電流制御回路、２３１…ローパスフィルタ回路、２３２…比較回路、２３３…スイッチ回路、２３４…可変電圧源、２３５…ラッチ回路、２３６…可変バイアス電流源、２３７…アップカウンタ回路、２３８…デジタル／アナログ変換回路、２３９…ダウンカウンタ回路、２４０…バイアス抵抗、２４１…排他的否定論理和回路、２４２…スイッチ回路、２４３…スイッチ回路、２４４…シーケンサ回路、２４５…反転回路、２４６…起動信号、２５０…リング発振回路、２５５…制御回路、２５６…位相比較回路、２５７…ループフィルタ回路、２５８…可変バイアス電流源、２５９…電圧増幅器、２６０…バイアス抵抗、３０１…バイナリツリ型分配回路、３０２…１：２分配回路、３１２…ＳＦＱクロック信号、３１３…ＳＦＱデータ信号、３１４…ＳＦＱクロック信号、３１５…ＳＦＱデータ信号、３２０…シフトダンプ型分配回路、３２１…シフトダンプレジスタ、３２２…１：２スイッチ回路、３３１…ＳＦＱシフトクロック信号、３３２…ＳＦＱリリースクロック信号、３５２…ＳＦＱデータ信号、４０１…データフリップフロップ回路、４０３…ループインダクタ、４１１…周回電流、４２０…ＳＱＵＩＤ、４２１…磁場検出コイル、４２２…バイアスコイル、４２３…スタック型増幅回路、４３０…電圧データ信号、Ｉ_４３３…直流バイアス電流、５０２…センスアンプ、５０３，５０７…ラッチ回路、５０４…分配回路、５０５…クロック波形整形回路、５０６…分周回路、５０８…信号処理回路、５１０，５１３…クロック信号、５１１…データ信号、５１２…データ信号、６００…ジョセフソン接合、６０１…下部電極、６０２…上部電極、６０３…接地、６０４…上部電極下部電極間コンタクト、６０５…抵抗。

Claims

単一磁束量子アナログデジタル変換器フロントエンド回路、超電導増幅回路、および半導体回路を接続した集積回路と該集積回路を駆動する交流電源で構成する回路であって、
前記単一磁束量子アナログデジタル変換器フロントエンド回路は、入力信号であるアナログ信号をオーバーサンプリングし、サンプリングデータをデジタル電流信号として出力する回路であり、該回路でのサンプリングおよびデジタル電流信号の出力が前記交流電源からの交流信号に同期するように前記交流電源に接続された単一磁束量子生成回路を具備し、かつ前記交流信号より高い周波数でサンプリングするようにクロック信号逓倍回路を具備し、
前記超電導増幅回路は、前記単一磁束量子アナログデジタル変換器フロントエンド回路からの信号を前記交流電源からの交流信号により増幅するように前記交流電源と前記単一磁束量子アナログデジタル変換器フロントエンド回路に接続され、
前記半導体回路は、前記交流電源からの交流信号に同期し前記超電導増幅回路からの信号をデジタル信号処理しデジタル信号を出力するように、前記超電導増幅回路と前記交流電源に接続され、
たことを特徴とする超電導半導体集積回路。
前記単一磁束量子アナログデジタル変換器フロントエンド回路は、
前記クロック信号逓倍回路から出力される単一磁束量子クロック信号によりアナログ入力信号を単一磁束量子データ信号に変換する変調回路と、
該変調回路から出力される単一磁束量子データ信号を単一磁束量子クロック信号により複数のチャネルに分配する分配回路と、
該分配回路から出力される単一磁束量子データ信号を入力信号とし、さらに前記単一磁束量子生成回路から出力される第２の単一磁束量子データ信号をトリガ信号とする記憶回路と、
で構成され、前記記憶回路からのデータ電流信号を出力する請求項１記載の超電導半導体集積回路。
前記クロック信号逓倍回路は、一つの単一磁束量子信号に応じて有限個の単一磁束量子信号を発生する単一磁束量子クロック信号発生回路を備えるとともに、
単一磁束量子クロック信号発生回路の生成する単一磁束量子クロック信号を分周する分周回路と、
該分周回路により分周された単一磁束量子クロック信号を入力とする電圧レベル反転回路と、
該電圧レベル反転回路の出力信号のデューティ比が５０％になるために、前記単一磁束量子クロック信号発生回路の生成する単一磁束量子の周期を変更する制御手段を備える請求項２記載の超電導半導体集積回路。
前記クロック信号逓倍回路は、一つの単一磁束量子信号に応じて無限個の単一磁束量子信号を発生する単一磁束量子クロック信号発生回路を備えるとともに、
単一磁束量子クロック信号発生回路の生成する単一磁束量子クロック信号を分周する分周回路と、
該分周回路により分周された単一磁束量子クロック信号を入力とする電圧レベル反転回路と、
該電圧レベル反転回路の位相と、前記交流電源からの交流信号の位相との差が０になるように、前記単一磁束量子クロック信号発生回路の生成する単一磁束量子の周期を変更する制御手段を備える請求項２記載の超電導半導体集積回路。
前記クロック信号逓倍回路において、前記単一磁束量子パルス列発生回路は、前記単一磁束量子生成回路から出力される単一磁束量子データ信号をトリガ信号としＮを自然数としたとき２^Ｎ個の単一磁束量子クロック信号を一定の間隔で発生させる梯子型単一磁束量子クロック信号発生回路であり、前記分周回路は、Ｎ−１個のカスケード接続されたトグル型フリップフロップ回路で構成され、単一磁束量子クロック信号が２^Ｎ−１個発生する毎に前記電圧レベル反転回路の出力が電圧状態と零電圧状態の間を遷移することで、単一磁束量子クロック信号の発生間隔を制御できる構造を有する請求項３記載の超電導半導体集積回路。
前記分配回路は、Ｍを２のべき数としたとき前記変調回路からの単一磁束量子データ信号を単一磁束量子クロック信号と共にＭ個の出力チャネルに分配するバイナリツリ型分配回路と、Ｎを自然数としたとき単一磁束量子データ信号をＮ個の出力チャネルに分配するシフトダンプ型分配回路からなり、前記バイナリツリ型分配回路の分配された各々の磁束量子データ信号と単一磁束量子クロック信号を、Ｍ個のシフトダンプ型分配回路へ入力接続する構成により、Ｍ×Ｎ個の出力チャネルへ分配する請求項２記載の超電導半導体集積回路。
前記分配回路において、単一磁束量子データ信号を高速に分配しかつ分配された単一磁束量子データ信号のタイミング尤度を保つために、前記バイナリツリ型分配回路の出力チャネル数Ｍ、シフトダンプ型分配回路の出力チャネル数Ｎが、入力クロック信号の周波数をｆ_ＣＬＫ、シフトダンプ型分配回路の最大動作周波数をｆ_{ＳＤＭＡＸ}、後段回路との最小タイミング尤度をＴ_{ＬＴＭＩＮ}とした時、（１）式、（２）式で示される値で制限される請求項６記載の超電導半導体集積回路。
前記記憶回路は、前記トリガ信号の少なくとも１周期の間、入力信号である単一磁束量子データ信号を記憶するように、第１のデータフリップフロップ回路の入力端子を前記分配回路の出力端子と接続し、第１の前記データフリップフロップ回路の出力端子を第２のデータフリップフロップ回路の入力端子に接続し、第１、第２のデータフリップフロップ回路のトリガ入力端子に、前記単一磁束量子生成回路からのトリガ信号としての単一磁束量子データ信号を入力し、第２のデータフリップフロップ回路のループインダクタの電流の有無を単一磁束量子データ信号に対応する出力信号として出力する請求項２記載の超電導半導体集積回路。
前記記憶回路の前記ループインダクタの電流を増幅する前記超電導増幅回路は、前記記憶回路の前記ループインダクタと磁気的に結合した超電導量子干渉素子と、該超電導量子干渉素子から出力される電圧信号を増幅するスタック型増幅回路で構成され、該スタック型増幅回路と前記超電導干渉素子は、前記交流電源の交流信号によりバイアスされている請求項２記載の超電導半導体集積回路。
前記超電導増幅回路は、
第１の超電導量子干渉素子と、該超電導量子干渉素子から出力される電圧信号を増幅する第１の前記スタック型増幅回路と、第２の超電導量子干渉素子と、該超電導量子干渉素子から出力される電圧信号を増幅する第２の前記スタック型増幅回路で構成され、
前記第１の超電導量子干渉素子と、該超電導量子干渉素子から出力される電圧信号を増幅する第１の前記スタック型増幅回路と、前記第２の前記超電導量子干渉素子と前記第２のスタック型増幅器は、相互に逆位相の前記交流電源の交流電流によりバイアスされている請求項９記載の超電導半導体集積回路。
前記第１の前記記憶回路の入力端子と第２の前記記憶回路の入力端子と接続し第１、第２の記憶回路が前記分配回路からの同じ単一磁束量子データ信号を入力されるようにした上で、第１の記憶回路の前記ループインダクタと第１の前記超電導量子干渉素子を、また第２の前記記憶回路の前記ループインダクタンスと第２の前記超電導量子干渉素子を夫々、磁気的に結合した上で、第１の超電導量子干渉素子から出力される電圧信号を増幅する第１の前記スタック型増幅回路と、第２の超電導量子干渉素子から出力される電圧信号を増幅する第２の前記スタック型増幅回路で構成し、前記第１の超電導量子干渉素子と前記第１のスタック型増幅器と前記第２の前記超電導量子干渉素子と前記第２のスタック型増幅器は、相互に前記交流電源と逆位相の交流電源によりバイアスされている請求項１０の超電導半導体集積回路。