JP2013005144A - シリアル−パラレル変換回路、クロックデータリカバリ回路、表示装置用駆動回路及びシリアル−パラレル変換方法 - Google Patents

Abstract

【課題】クロックの動的消費電力及びデータの動的消費電力を低減することが可能なシリアル−パラレル変換回路を提供する。
【解決手段】シリアル−パラレル変換回路１は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路１３と、複数のデータ固定回路１３から出力されたシリアルデータ及び固定データが入力され、マルチクロックに基づいて、複数のデータ固定回路１３から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のフリップフロップ１１と、を備えるものである。
【選択図】図４

Description

本発明は、シリアル−パラレル変換回路、クロックデータリカバリ回路、表示装置用駆動回路及びシリアル−パラレル変換方法に関し、特に、クロックに基づいてシリアル信号をパラレル信号に変換するシリアル−パラレル変換回路、クロックデータリカバリ回路、表示装置用駆動回路及びシリアル−パラレル変換方法に関する。

近年、パラレル通信よりも高速なデータ伝送を可能にするため、高速シリアルインタフェースが広く利用されている。このようなインタフェースに用いられるシリアル−パラレル変換回路として、例えば、特許文献１や特許文献２に記載の回路が知られている。

図１５は、特許文献１に記載された従来のシリアル−パラレル変換回路である。この従来のシリアル−パラレル変換回路は、一般的なシフトレジスタからなり、シリアル信号のビット長ｎと同じ数のフリップフロップ（ＦＦ）９０１〜９０ｎがカスケード接続されている。つまり、ｎ個のクロックを入力することで、ｎビット長のシリアルデータをｎビット幅のパラレルデータに変換する。

ここで、シリアルデータ（シリアル信号）のビット長とは、シリアルデータにおける１データの伝送単位であって、１データに含まれるビットの数であり、変換するパラレルデータ（パラレル信号）のビット幅に対応している。

この従来のシリアル−パラレル変換回路では、全てのフリップフロップ９０１〜９０ｎのクロック端子に入力シリアル信号と同じ周波数のクロックを入力し、シフトレジスタ初段のフリップフロップ９０１にシリアル信号を入力する。この場合、全てのフリップフロップが入力シリアル信号と同じ周波数のクロックで動作する必要がある。

図１６は、特許文献２に記載された従来のシリアル−パラレル変換回路である。この従来のシリアル−パラレル変換回路では、１入力２出力のＤＥＭＵＸ回路９１１，９１２ａ〜９１２ｂ，９１３ａ〜９１３ｄがツリー状に接続されている。これらのＤＥＭＵＸ回路により入力信号を次々と２分配していくことで、シリアル信号をパラレル信号に変換している。この従来のシリアル−パラレル変換回路では、４Ｇｂｐｓで入力される８ビット長のシリアル信号を、８ビット幅のパラレル信号として出力している。

各回路を動作させるクロックの周波数は、ＤＥＭＵＸ回路をフリップフロップとみなすと、初段の１つのフリップフロップ９１１は、入力するシリアル信号と同じ周波数である４ＧＨｚ、２段目の２つのフリップフロップ９１２ａ〜９１２ｂは、入力するシリアル信号の１／２の周波数である２ＧＨｚ、３段目の４つのフリップフロップ９１３ａ〜９１３ｄは、入力するシリアル信号の１／４の周波数である１ＧＨｚとなる。また、各回路に入力されるデータの周波数も、初段の１つのフリップフロップ９１１に入力するシリアル信号は入力周波数である４ＧＨｚ、２段目の２つのフリップフロップ９１２ａ、９１２ｂに入力するシリアル信号は入力周波数の１／２の２ＧＨｚ、３段目の４つのフリップフロップ９１３ａ〜９１３ｄに入力するシリアル信号は入力周波数の１／４の１ＧＨｚとなる。

特許文献２には１入力２出力のＤＥＭＵＸ回路の具体例が示されていないが、特許文献２の図１１にある１入力１０出力のＤＥＭＵＸ回路から類推すると、特許文献１と同様に少なくとも２つのＦＦでシリアル−パラレル変換した信号を１／２の周波数で動作する２つのＦＦでラッチする構造であると考えられる。もしくは、一般的に使用される、入力クロックをＴ−ＦＦで２分周して、Ｔ−ＦＦ（トグル−フリップフロップ）の出力信号で２つのスイッチを交互に動作させ、２つのスイッチの出力を接続してバッファ等で波形整形して出力する回路が考えられる。どちらの回路でも、１入力２出力のＤＥＭＵＸ回路はＦＦ（フリップフロップ）１個分より大きい電力を消費することは明らかである。

特開２００７−３１２３２１号公報 特開平１１−９８０２２号公報

図１５の従来のシリアル−パラレル変換回路では、全てのフリップフロップが入力シリアル信号と同じ周波数のクロックで動作しなければならないため、たとえば、８ビットのパラレル出力をする場合は、８つのフリップフロップの全てが入力シリアル信号と同じ周波数のクロックで動作することになる。このため、シリアル信号のビット長に従ってクロックの動的消費電力が大きくなってしまう。ここで、動的消費電力とは、回路内で信号が反転するときに消費される電力であり、クロックの動的消費電力とは、入力されるクロックがハイレベルとローレベルとで切り替わることにより、回路で消費される電力である。

また、図１６の従来のシリアル−パラレル変換回路では、クロックの周波数が、初段の１つのフリップフロップに対し４ＧＨｚ、２段目の２つのフリップフロップに対し２ＧＨｚ、３段目の４つのフリップフロップに対し１ＧＨｚであるため、クロックの動的消費電力の合計は、入力シリアル信号の周波数である４ＧＨｚで３つのフリップフロップを動作させた場合と計算上同一になる。

また、この従来のシリアル−パラレル変換回路では、データの周波数も、初段の１つのフリップフロップに対し４ＧＨｚ、２段目の２つのフリップフロップに対し２ＧＨｚ、３段目の４つのフリップフロップに対し１ＧＨｚであるため、データの動的消費電力の合計も、入力シリアル信号の周波数である４ＧＨｚで３つのフリップフロップを動作させた場合と計算上同一になる。なお、データの動的消費電力とは、入力されるデータがハイレベルとローレベルとで切り替わることにより、回路で消費される電力である。

ここで、８ビット長のシリアル信号を８ビット幅のパラレル信号に変換する時に３つのフリップフロップが動作した場合と同じ消費電力になるということを一般化すると、図１６の従来のシリアル−パラレル変換回路でｎビット長のシリアル信号をｎビット幅のパラレル信号に変換するためには、値がｎ以上の２の正整数乗の数のうち最も小さい値を２のｍ乗とする時、フリップフロップｍ個がシリアル信号の周波数で動作した場合の消費電力と計算上同一になるということである。

したがって、図１５の従来のシリアル−パラレル変換回路では、８ビット分のフリップフロップの全てにシリアル信号と同じ周波数のクロック及びデータが必要であるため、図１６の従来のシリアル−パラレル変換回路の方が、クロックの動的消費電力及びデータの動的消費電力は小さいことになる。

しかし、図１６の従来のシリアル−パラレル変換回路では、データ長が８ビットのシリアルデータの場合、少なくとも合計３つ分のフリップフロップのクロックの動的消費電力とデータの動的消費電力が必要であり、それよりもクロックの動的消費電力及びデータの動的消費電力を小さくすることができない。つまり、ｎビット長のシリアル信号をｎビット幅のパラレル信号に変換するためには、値がｎ以上の２の正整数乗の数のうち最も小さい値を２のｍ乗とする時、フリップフロップｍ個がシリアル信号の周波数で動作した場合の動的消費電力より小さくすることができない。

このように、従来のシリアル−パラレル変換回路では、クロックの動的消費電力及びデータの動的消費電力をより低減することができないという問題があった。

本発明に係るシリアル−パラレル変換回路は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、互いに位相が異なる複数のクロックであるマルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備えるものである。

本発明に係るクロックデータリカバリ回路は、クロックとシリアルデータとが重畳された入力信号から、互いに位相が異なる複数のクロックであるマルチクロックを生成するマルチクロック生成回路と、前記マルチクロックに基づいて前記シリアルデータをパラレルデータに変換するシリアル−パラレル変換回路とを備え、前記シリアル−パラレル変換回路は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、前記マルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備えるものである。

本発明に係る表示装置用駆動回路は、クロックとシリアルデータとが重畳された入力信号から、互いに位相が異なる複数のクロックであるマルチクロックを生成するマルチクロック生成回路と、前記マルチクロックに基づいて前記シリアルデータをパラレルデータに変換するシリアル−パラレル変換回路と、前記パラレルデータに応じて表示装置を駆動する駆動信号を出力する駆動信号出力回路と、を備え、前記シリアル−パラレル変換回路は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、前記マルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備えるものである。

本発明に係るシリアル−パラレル変換方法は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードでデータを出力し、前記出力されたシリアルデータ及び固定データが入力されるとともに、互いに位相が異なる複数のクロックであるマルチクロックに基づいて、前記出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力するものである。

本発明では、マルチクロックに基づいてシリアルデータのビットを記憶することにより、クロックで動作するビット記憶回路を常に１つだけにすることができるため、クロックの動的消費電力を低減でき、また、クロックで動作するビット記憶回路に接続する１つのデータ固定回路からシリアルデータを出力させて、少なくとも他の一部のデータ固定回路の出力を固定データにすることにより、他の一部のデータ固定回路及びそれに接続する後段回路の信号変動を抑えることが可能となり、データの動的消費電力を低減することができる。

本発明によれば、クロックの動的消費電力及びデータの動的消費電力を低減することが可能なシリアル−パラレル変換回路、クロックデータリカバリ回路、表示装置用駆動回路及びシリアル−パラレル変換方法を提供することができる。

本発明の実施の形態１に係る表示システムの構成を示すブロック図である。 本発明の実施の形態１に係るマルチクロック生成回路の構成を示す回路図である。 本発明の実施の形態１に係るマルチクロック生成回路の動作を示すタイミングチャートである。 本発明の実施の形態１に係るシリアル−パラレル変換回路の構成を示すブロック図である。 本発明の実施の形態１に係るデータツリー回路の構成を示す回路図である。 本発明の実施の形態１に係るデータ固定回路の構成を示す回路図である。 本発明の実施の形態１に係るデータ固定制御回路の構成を示す回路図である。 本発明の実施の形態１に係るデータ固定制御回路のＳＲ型ラッチ回路の構成を示す回路図である。 本発明の実施の形態１に係るシリアル−パラレル変換回路の動作を示すタイミングチャートである。 本発明の実施の形態１に係るシリアル−パラレル変換回路の動作を示すタイミングチャートである。 本発明の実施の形態２に係るデータツリー回路の構成を示す回路図である。 本発明の実施の形態３に係るデータツリー回路の構成を示す回路図である。 本発明の実施の形態４に係るデータツリー回路の構成を示す回路図である。 本発明の実施の形態４に係るシリアル−パラレル変換回路の動作を示すタイミングチャートである。 従来のシリアル−パラレル変換回路の構成を示す回路図である。 従来のシリアル−パラレル変換回路の構成を示す回路図である。

本発明の実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。

まず、図１を用いて、本発明の実施の形態１に係る表示システムの構成について説明する。図に示されるように、この表示システムは、表示パネル（表示装置）２００と、表示パネルを駆動する駆動装置（駆動回路）１００を備えている。

表示パネル２００は、駆動装置１００から供給される駆動信号に応じて、表示画素を駆動し所望の表示を行う。表示パネル２００は、例えば、液晶表示パネルやプラズマ表示パネル、有機ＥＬ表示パネル等である。表示パネル２００は、複数の画素を駆動するために、複数のソース線や複数のゲート線が設けられており、駆動装置１００の駆動信号がソース線に供給され、図示しないゲート線駆動装置の駆動信号がゲート線に供給される。

駆動装置１００は、表示データとクロックを含むシリアル信号が入力され、表示データに応じた駆動信号を出力する。この、入力されるシリアル信号は、表示データとクロックが重畳されたエンベデッドクロック方式の信号である。そして、駆動装置１００は、クロックデータリカバリ回路８と駆動信号出力回路９を備えている。例えば、駆動装置１００は、１チップの半導体装置であるが、クロックデータリカバリ回路８と駆動信号出力回路９をそれぞれ１チップの半導体装置としてもよい。

駆動装置１００に入力されるシリアル信号は、一定のデータ幅の映像信号をシリアル化して、シリアル信号の先頭のクロックエッジを重畳したクロックエンベデッド信号であり、例えば、表示装置に映像を表示するデータ期間と呼ばれる期間では、シリアル信号の先頭のクロックエッジとデータとが重畳して含まれており、表示信号の帰線期間のように映像を表示しない期間にマルチクロック生成回路の調整をすることを目的とするスルー期間と呼ばれる期間では、シリアル信号の先頭のクロック成分のみが含まれている。

クロックデータリカバリ回路８は、入力されるシリアル信号からシリアルクロック（マルチクロック）を再生するとともに、シリアル信号をパラレル信号に変換する。そして、クロックデータリカバリ回路８は、受信回路２、シリアル−パラレル変換回路１、マルチクロック生成回路３を備えている。

受信回路２は、入力されたシリアル信号をシリアル−パラレル変換回路１とマルチクロック生成回路３へ出力する。すなわち、受信回路２は、差動信号として入力されるシリアル信号を、シリアル−パラレル変換回路１及びマルチクロック生成回路３で処理可能な、シングルエンド信号（例えばＣＭＯＳ信号）に変換して出力する。なお、この例ではシリアル信号が小振幅差動信号であるため、受信回路２を設けているが、シリアル信号が例えばＣＭＯＳ信号である場合は、受信回路２を設けずに、シリアル信号を直接、シリアル−パラレル変換回路１及びマルチクロック生成回路３へ入力してもよい。

ここで、シリアル−パラレル変換回路１及びマルチクロック生成回路３には、シングルエンドのデジタル信号に変換されたシリアル信号が入力される。デジタル信号におけるハイレベルのデータ値を１、ローレベルのデータ値を０とする。データ１とデータ０の任意の組み合わせで表される、シリアル信号からリカバリした一組のデータをシリアルデータという。

マルチクロック生成回路３は、入力されるシリアル信号から、先頭クロックを抽出してリカバリクロック（再生クロック）を生成し、シリアル−パラレル変換回路１へ出力する。後述するように、マルチクロック生成回路３は、シリアル信号に基づいて、リカバリクロックとしてマルチクロックを生成する。マルチクロックは、多相クロックであり、互いに位相の異なる複数のクロックである。

シリアル−パラレル変換回路１は、リカバリクロックに基づくタイミングで、シリアル信号に含まれる表示データ（階調信号）をパラレル信号に変換する。シリアル−パラレル変換回路１については、後述する。

駆動信号出力回路９は、パラレル信号に変換された表示データに応じて駆動信号を出力する。そして、駆動信号出力回路９は、シフトレジスタラッチ回路４、Ｄ／Ａ変換回路５、ボルテージフォロア回路６、ロジック制御回路７を備えている。

シフトレジスタラッチ回路４は、入力されたパラレル信号を、シフトレジスタにより順次ラッチ回路に出力数分の階調信号が揃うまで保持し、全てのパラレル信号（階調信号）がそろったタイミングでＤ／Ａ変換回路５へ出力する。

Ｄ／Ａ変換回路５は駆動回路の出力数分のＤ／Ａ変換回路を持ち、ロジック制御回路７の制御に従って、デジタル信号として入力されるパラレル信号を、アナログ信号に変換しボルテージフォロア回路へ出力する。

ボルテージフォロア回路６は駆動回路の出力数分のボルテージフォロアアンプ回路を持ち、ロジック制御回路７の制御に従って、入力されるアナログ信号を増幅して駆動信号を生成し、表示パネルへ出力する。

次に、図２を用いて、クロックデータリカバリ回路に設けられたマルチクロック生成回路３について説明する。図に示されるように、マルチクロック生成回路３は、クロック抽出回路３１、ＤＬＬ（Delay Locked Loop）３０を備えている。なお、エンベデッドクロック方式の信号からマルチクロックのリカバリクロックを生成する回路であれば、その他の回路構成であってもよい。

クロック抽出回路３１は、エンベデッドクロック方式のシリアル信号が入力され、シリアル信号から、所定の抽出範囲でシリアルデータの先頭クロックを抽出し、抽出したクロックを抽出クロックとして出力する。

ＤＬＬ３０は、クロック抽出回路３１が抽出した抽出クロックに対し、遅延制御を行ってリカバリクロックとしてマルチクロックを生成し出力するクロック出力回路である。そして、ＤＬＬ３０は、位相周波数比較器３２、チャージポンプ３３、ローパスフィルタ３４、電圧制御遅延ライン３５を備えている。

位相周波数比較器３２は、クロック抽出回路３１から抽出クロックと電圧制御遅延ラインからの遅延クロックが入力され、抽出クロックと遅延クロックとの位相を比較し、その位相差に応じて位相差信号を生成する。例えば、電圧制御遅延ライン３５から、出力するマルチクロックより後の、次のシリアルデータの先頭のクロックに相当する信号が遅延クロックとして出力され、位相比較器３２に入力される。この遅延クロックを次の抽出クロック（次のシリアルデータの先頭クロック）と位相比較して位相差信号を出力する。

チャージポンプ３３は、位相周波数比較器３２から位相差信号が入力され、位相差信号の電圧レベルを昇圧して電圧制御遅延ラインの入力信号の電圧レベルにまで昇圧された昇圧信号を出力する。ローパスフィルタ３４は、チャージポンプ３３から昇圧信号が入力され、高周波成分を遮断した遅延制御信号を出力する。

電圧制御遅延ライン３５は、クロック抽出回路３１から抽出クロックが入力され、ローパスフィルタ３４から遅延制御信号が入力され、遅延制御信号に応じて抽出クロックを遅延させてシリアルデータに応じたクロック（マルチクロック）を生成（リカバリ）する。例えば、電圧制御遅延ライン３５は、遅延制御信号の電圧レベルでその遅延値を制御され、入力クロックを順次遅延させる複数の遅延素子を有しており、順次遅延させることで位相の異なる複数のマルチクロックを生成する。ここでは、マルチクロックとしてクロックＣＬＫ０〜ＣＬＫ７の８つのクロックを出力している。

次に、図３を用いて、マルチクロック生成回路３の動作について説明する。図３（ａ）に示すように、マルチクロック生成回路３には、データとクロックが含まれたシリアル信号が入力される。この例では、シリアル信号に含まれるシリアルデータは、ビット長が８ビットであり、各ビットデータとしてデータＤ０〜Ｄ７が含まれている。すなわち、シリアル信号の入力順に、１ビット目のデータＤ０から８ビット目のデータＤ７まで入力され、次に次のシリアルデータが同様に入力される。これをシリアルデータ毎に繰り返し入力される。

クロック抽出回路３１は、シリアル信号が入力されるとクロック成分を抽出し、抽出クロックを生成する。抽出クロックは、シリアルデータの先頭クロックに相当する。抽出クロックが、電圧制御遅延ライン３５及び位相周波数比較器３２に入力される。そして、電圧制御遅延ライン３５で抽出クロックを遅延させて次のシリアルデータの先頭クロックに相当する遅延クロックが出力される。この遅延クロックの位相とクロック抽出回路３１からの次の抽出クロックの位相とを位相周波数比較器３２によって位相比較をして位相差信号を出力する。位相差信号をチャージポンプ３３によって電圧制御遅延ライン３５が動作できる電圧まで昇圧した昇圧信号を、ローパスフィルタ３４によって高周波ノイズを削除して生成する遅延制御信号が出力されて、フィードバック制御が行われる。このフィードバック制御により、抽出クロックから生成した次の抽出クロックに相当する遅延クロックの位相が、次の抽出クロックの位相に合うように制御が行われるため、抽出クロックが入力され続けるとＤＬＬ３０がロックした状態となる。この後、入力シリアル信号の位相と周波数がある程度変動しても、ＤＬＬ３０はロックを続けるように調整を行うことができる。

そうすると、電圧制御遅延ライン３５から、図３（ｂ）のようなマルチクロックが出力される。マルチクロックは、シリアル信号のプロトコルに合わせて抽出クロックの周期を内分して出力される。その結果、図に示されるように、クロックＣＬＫ０〜ＣＬＫ７へ、位相が１クロック分、順次遅延している。マルチクロックは、シリアルデータのビット長と同じ数のクロックであり、クロックＣＬＫ０〜ＣＬＫ７は、それぞれ、シリアルデータのデータＤ０〜Ｄ７に対応している。すなわち、クロックＣＬＫ０〜ＣＬＫ７は、データＤ０〜Ｄ７をそれぞれラッチするタイミングとなる。

ここでは、シリアルデータの各ビットデータ期間の中央付近で、各クロックＣＬＫが生成されている。つまり、データＤ０の中央付近でクロックＣＬＫ０が立ち上がり、データＤ１の中央付近でクロックＣＬＫ１が立ち下がる。これは、各データ期間の中央付近のタイミングでデータをラッチすることにより、精度よくシリアルデータをパラレルデータに変換するためである。

以下、本実施形態に係るシリアル−パラレル変換回路１について説明する。図４は、シリアル−パラレル変換回路の構成を示している。図に示されるように、シリアル−パラレル変換回路１は、データツリー回路１０、データ固定制御回路２０を備えている。

データツリー回路１０には、マルチクロック生成回路３から生成されたマルチクロックが入力され、データ固定制御回路２０からデータ固定制御信号が入力される。データツリー回路１０は、マルチクロックに基づいてシリアルデータをパラレルデータに変換する回路であり、さらに、データ固定制御信号に基づいて、入力されるシリアル信号のデータ値の固定を可能にする。

データツリー回路１０は、各ノードとなる回路をツリー状に接続し、各ノードが複数の枝にシリアル信号を分配していき、シリアル信号をパラレル信号に変換する。

データツリー回路１０は、複数のデータ固定回路１３、複数のバッファ１２、複数のフリップフロップ１１を備えている。データツリーの根から葉に向かって、データ固定回路１３、バッファ１２、フリップフロップ１１の順に接続されている。

フリップフロップ１１は、マルチクロックに従って、シリアルデータの１ビットをラッチし出力するビット記憶回路である。すなわち、複数のフリップフロップ１１には、マルチクロックの各クロックがそれぞれ入力され、このクロックのタイミングで、シリアルデータの各ビットを、順次ラッチし出力することで、シリアルデータをパラレルデータに変換する。したがって、フリップフロップ１１の数は、シリアルデータのビット長と同じである。

バッファ（入力回路）１２は、シリアル信号が入力され、入力されたシリアル信号に応じた信号を後段のフリップフロップ１１へ出力する。バッファ１２は、入力信号に対して安定したレベルの信号を出力するとともに、入力シリアル信号から各フリップフロップ１１への各パスの信号の遅延が同一になるように調整する。

データ固定回路１３は、データ固定制御信号に従って、入力されるシリアル信号に対して、後段のバッファ１２へ出力する信号レベル（データ）を固定にする。必要な時以外は、ツリーの配線上のデータを固定にすることで、データ固定回路１３、バッファ１２及びフリップフロップ１１の動的消費電力を抑制する。特にＣＭＯＳ回路の場合、入力信号に変化がなければ電力が消費されないため、データを固定することによる効果が大きい。なお、実施の形態４に後述するように、データ固定回路１３とフリップフロップ１１とを、バッファ１２を介さずに、直接接続することも可能である。

出力データを固定にするとは、入力データによらず、常に、一定のデータを出力することであり、つまり、入力データにより出力データが影響されないように、入力データにマスクをかけることである。

すなわち、データ固定回路１３は、データ固定制御信号に従って、入力シリアルデータに応じた信号を出力するデータ出力モード、あるいは、入力シリアルデータの変動にかかわらず固定のデータ信号を出力するデータ固定モードのいずれの動作モードで動作する。

データ固定制御回路２０は、マルチクロックに従って、データ固定回路１３の動作モードを切り替え制御するデータ固定制御信号を出力する。データ固定制御回路２０は、マルチクロックの各クロックに応じて、複数のデータ固定回路１３を制御するための複数のデータ固定制御信号を出力する。データ固定制御信号によって、データ固定回路１３がデータ固定モードで動作する期間を制御し、データ固定回路１３がデータ出力モードで動作する期間を制御する。

データ固定回路１３は、後段のフリップフロップ１１に入力されるデータを固定するものであるため、フリップフロップ１１がシリアルデータのビットをラッチするタイミングを考慮して動作モードを選択する。後段のフリップフロップがビットをラッチするタイミングでは、シリアルデータをフリップフロップに入力しなければならないため、データ固定回路からデータが出力されるように、データ出力モードで動作させる。後段のフリップフロップがビットをラッチしないタイミングでは、シリアルデータをフリップフロップに入力する必要はないため、データ固定回路のデータを固定するように、データ固定モードで動作させる。

図５は、本実施形態に係るシリアル−パラレル変換回路１のデータツリー回路１０の具体的な構成例を示している。このデータツリー回路１０は、データツリーの各分岐点の分岐数は２である。つまり、この例では、分岐点のノードは、入力信号を後段のノードへ２分配している。

このデータツリー回路１０は、８ビットのシリアルデータをパラレルデータに変換する例であり、８ビットをラッチするために、８つのフリップフロップ１１０〜１１７を有している。

そして、フリップフロップ１１０〜１１７にシリアルデータを入力するバッファ１２０〜１２７、バッファ１２０〜１２７へのシリアルデータを固定可能にするデータ固定回路１３０〜１３３、データ固定回路１３０〜１３３にシリアルデータを入力するバッファ１４０〜１４１、バッファ１４０〜１４１にシリアルデータを入力するバッファ１５０を有している。バッファ１５０の出力から各フリップフロップ１１０〜１１７のデータ入力端子Ｄまでのそれぞれのパスのゲート段数を３段で統一し、各段毎に分岐先の配線長を揃える様にデータツリーを構成する。

フリップフロップ１１０〜１１７は、例えば、Ｄ型フリップフロップであり、クロック端子に入力されるクロックのタイミングで、データ端子Ｄに入力されたデータをラッチし、出力端子Ｑからラッチしたデータを出力する。また、バッファ１２０〜１２７，１４０〜１４１，１５０は、例えば、入力信号を反転して出力するＮＯＴ回路であり、ＣＭＯＳインバータ回路である。

また、データ固定回路１３０〜１３３は、図６に示すような、ＮＡＮＤ回路１３ａである。なお、データ固定制御信号ＥＮに応じてデータを固定できればよく、ＮＯＲ回路等であってもよい。すなわち、入力信号とデータ固定制御信号ＥＮとを論理演算し、データ固定制御信号ＥＮに従って、データ出力モードとデータ固定モードとを切り替える。データ固定回路がＮＡＮＤ回路１３ａであれば、データ固定制御信号ＥＮがハイレベルの場合、データ出力モードとなって、入力信号に応じた信号を出力し、データ固定制御信号ＥＮがローレベルの場合、データ固定モードとなって、出力データがハイレベルに固定される。

図５のデータツリー回路１０の構成をさらに説明すると、１段目のバッファ１５０は、シリアルデータが入力され、このシリアルデータを反転させた反転シリアルデータを、２段目のバッファ１４０，１４１に出力する。つまり、バッファ１５０は、後段のバッファ１４０，１４１に同一の信号レベルを入力させるとともに、バッファ１５０からバッファ１４０への配線長とバッファ１４１への配線長とを等しくすることで各パスの配線遅延が等しくなるように調整している。ここで、配線遅延とは、配線に寄生する分布乗数または集中乗数の抵抗（Ｒ）、容量（Ｃ）、誘導（Ｌ）に起因する伝達信号の遅延を指す。

２段目のバッファ１４０は、入力される反転シリアルデータを反転させた正転シリアルデータを、３段目のデータ固定回路１３０，１３１に出力する。つまり、バッファ１４０は、後段のデータ固定回路１３０，１３１に同一の信号レベルを入力させるとともに、バッファ１４０からデータ固定回路１３０への配線長とデータ固定回路１３１への配線長とを等しくすることで各パスの配線遅延が等しくなるように調整している。２段目のバッファ１４１も同様の入出力となる。この時、バッファ１４０の分岐配線長とバッファ１４１の分岐配線長を等しくすることで、３段目のデータ固定回路１３０〜１３３までの配線遅延を同じ値に調整する。

３段目のデータ固定回路１３０は、データ固定制御信号ＥＮ０に基づき動作モードを選択し、データ出力モードであれば、入力される正転シリアルデータを反転させた反転シリアルデータを、４段目のバッファ１２０，１２１に出力し、データ固定モードであれば、出力データを１に固定する。つまり、データ固定回路１３０は、後段のバッファ１２０，１２１に同一の信号レベルを入力させるとともに、データ固定回路１３０からバッファ１２０への配線長とバッファ１２１への配線長とを等しくすることで各パスの配線遅延が等しくなるように調整するとともに、データ固定モードでは後段のバッファ１２０，１２１の信号変動を抑止する。データ固定回路１３１〜１３３も同様の入出力となる。この時、データ固定回路１３０の分岐配線長とデータ固定回路１３１〜１３３のそれぞれの分岐配線長とを等しくすることで、４段目のバッファ１２０〜１２７までの配線遅延を同じ値に調整する。

４段目のバッファ１２０は、入力される反転シリアルデータを反転させた正転シリアルデータを、フリップフロップ１１０へ出力する。また、入力データが１（ハイレベル）に固定されていれば、出力データが０（ローレベル）に固定される。つまり、バッファ１２０は、後段のフリップフロップ１１０に同一の信号レベルを入力させるとともに、入力されるデータが固定されていれば出力データも固定にする。バッファ１２１〜１２７も同様の入出力となる。この時、各バッファ１２０〜１２７から各フリップフロップ１１０〜１１７への配線長を等しくすることで、４段目のバッファ１２０〜１２７からフリップフロップ１１０〜１１７への配線遅延を同じ値に調整する。

５段目のフリップフロップ１１０は、マルチクロックのクロックＣＬＫ０のタイミングで、正転シリアルデータをラッチし、ラッチしたデータを出力信号Ｑ０として出力する。フリップフロップ１１０がラッチするタイミングでは、データ固定回路１３０からデータが入力され、フリップフロップ１１０がラッチしないタイミングで、データ固定回路１３０からのデータを固定するように、データ固定制御信号で制御されているため、各フリップフロップはラッチすべき値をラッチすることができる。フリップフロップ１１１〜１１７も同様の入出力となる。すなわち、フリップフロップ１１０〜１１７は、クロックＣＬＫ０〜ＣＬＫ７に従って、シリアルデータのデータＤ０〜データＤ７までを順にラッチし、出力信号Ｑ０〜Ｑ７として出力する。

図７は、シリアル−パラレル変換回路１のデータ固定制御回路２０の具体的な構成例を示している。図に示されるように、データ固定制御回路２０は、ラッチ回路２１０〜２１３を備えている。ラッチ回路２１０〜２１３は、データ固定回路１３０〜１３３に対応しており、各データ固定回路を制御するために、データ固定制御信号ＥＮ０〜ＥＮ３を出力する。

ラッチ回路は、例えば、ＳＲ型ラッチ回路であり、図８のような、２つのＮＯＲ回路２１０ａ，２１０ｂから構成されている。ラッチ回路は、セット端子Ｓにデータ１、リセット端子Ｒにデータ０が入力されると、出力端子Ｑから１が出力され、セット端子Ｓにデータ０、リセット端子Ｒにデータ１が入力されると、出力端子Ｑから０が出力される。なお、これに限らずＮＡＮＤ回路等により構成してもよい。

ラッチ回路２１０は、クロックＣＬＫ７とクロックＣＬＫ２を入力し、この２つのクロックに基づいてデータ固定制御信号ＥＮ０を出力する。すなわち、ラッチ回路２１０は、クロックＣＬＫ７のタイミングで、データ固定制御信号ＥＮ０をデータ１とし、クロックＣＬＫ２のタイミングでデータ固定制御信号ＥＮ０をデータ０とする。クロックＣＬＫ７からクロックＣＬＫ２までの期間と、クロックＣＬＫ２からクロックＣＬＫ７までの期間とでデータ固定制御信号ＥＮ０を切り替え、データ固定回路の動作モードを制御する。つまり、クロックＣＬＫ７からクロックＣＬＫ２までは、データ固定回路をデータ出力モードとし、クロックＣＬＫ２からクロックＣＬＫ７までは、データ固定回路をデータ固定モードにする。

ラッチ回路２１１〜２１３も同様に、クロックＣＬＫ１とクロックＣＬＫ４に基づいてデータ固定制御信号ＥＮ１を出力し、クロックＣＬＫ３とクロックＣＬＫ６に基づいてデータ固定制御信号ＥＮ２を出力し、クロックＣＬＫ５とクロックＣＬＫ０に基づいてデータ固定制御信号ＥＮ３を出力する。なお、ラッチ回路に入力されるクロックを変更することで、データ固定制御信号のタイミングも変更できるため、データ出力モードとデータ固定モードを所望の期間に設定可能である。

データ固定制御信号ＥＮ０で制御されるデータ固定回路１３０は、データＤ０，Ｄ１をラッチするフリップフロップ１１０，１１１のデータを固定制御するため、少なくとも、データＤ０，Ｄ１のタイミングでは、データ出力モードであることが必要である。すなわち、データＤ０，Ｄ１をラッチするよりも前にデータ出力モードとし、データＤ０，Ｄ１をラッチした後にデータ固定モードであることが好ましい。ここでは、遅延を考慮して、データＤ０をラッチするクロックＣＬＫ０の１つ前のクロックＣＬＫ７からデータＤ１をラッチするクロックＣＬＫ１の次のクロックＣＬＫ２をデータ出力モードとしている。

ここで、データ固定制御信号は、なるべく入力されるクロック信号を利用することがスキュー等の面から考慮しても妥当である。そして、タイミングマージンの問題からデータ固定制御信号は実際に要求されるよりも余裕を持った長さとなる。この例では取得するビットの１つ前のクロックを使用してデータの固定を解除し、取得するビットの１つ後ろのクロックを使用して再度データを固定するような動作となる。遅延によるマージンは、データ固定制御信号を出力してから、データ固定回路、バッファが動作し、シリアルデータがフリップフロップに入力されるまでの遅延を考慮することが望ましい。

次に、図９及び図１０を用いて、シリアル−パラレル変換回路１の動作について説明する。図９は、主にデータ固定制御信号ＥＮ０、出力信号Ｑ０，Ｑ１の信号タイミングを示している。

図３で説明したように、シリアル信号が入力されると、マルチクロック生成回路３により、シリアル信号のデータＤ０〜Ｄ７に対応したクロックＣＬＫ０〜ＣＬＫ７のマルチクロックが生成される。

このマルチクロックに基づいて、図９（ｃ）のように、データ固定制御信号ＥＮ０が生成される。すなわち、データ固定制御回路２０のフリップフロップ２１０は、クロックＣＬＫ７の立ち上がりに応答して、データ固定制御信号ＥＮ０をハイレベルに立ち上げ、クロックＣＬＫ２の立ち上がりに応答して、データ固定制御信号ＥＮ０をローレベルに立ち下げる。したがって、図のように、クロックＣＬＫ７，クロックＣＬＫ２の立ち上がりで動作モードが切り替わり、データ出力モードの期間、データ固定モードの期間が交互に繰り返される。

なお、ここでは、クロックの立ち上がりを検出してデータ固定制御信号を切り替えているが、クロックの立ち下がりを検出して切り替えてもよい。

データ固定制御信号ＥＮ０がハイレベルになると、データ固定回路１３０は、データ出力モードとなり、データツリーの前段から入力されるシリアルデータを、バッファ１２０，１２１を介して、フリップフロップ１１０，１１１へ出力する。そうすると、図９（ｄ）のように、フリップフロップ１１０は、クロックＣＬＫ０の立ち上がりに応答して、シリアル信号のデータＤ０をラッチし、ラッチしたデータＤ０を出力信号Ｑ０として出力する。同様に、フリップフロップ１１１は、クロックＣＬＫ１が立ち上がると、出力信号Ｑ１として、シリアル信号のデータＤ１を出力する。

データ固定制御信号ＥＮ０がローレベルになると、データ固定回路１３０は、データ固定モードとなり、データツリーの前段から入力されるシリアルデータは出力されなくなり、固定のデータが、バッファ１２０，１２１を介して、フリップフロップ１１０，１１１へ出力される。このデータ固定モードの期間では、データ固定回路１３０、バッファ１２０，１２１、フリップフロップ１１０，１１１の信号が変動しないため、動的消費電力が抑制される。また、この期間には、クロックＣＬＫ０，ＣＬＫ１が入力されず、データＤ０，Ｄ１はラッチされないため、データ固定してもフリップフロップ１１０，１１１に影響はない。

図１０は、データ固定制御信号ＥＮ０〜ＥＮ３、出力信号Ｑ０〜Ｑ７の信号タイミングを示している。なお、図１０（ｂ）では、マルチクロックを一列で図示し、各クロックの詳細な図示を省略しているが、このマルチクロックは、図９（ｂ）と同じ複数のクロックＣＬＫ０〜ＣＬＫ７である。

図１０（ｃ）（ｄ）に示すように、図９（ｃ）（ｄ）と同様にして、マルチクロックに従ってデータ固定制御信号ＥＮ１〜ＥＮ３が生成され、データ固定制御信号ＥＮ１〜ＥＮ３とマルチクロックに従ってシリアル信号のデータＤ２〜Ｄ７が出力される。

すなわち、クロックＣＬＫ１の立ち上がりからクロックＣＬＫ４の立ち上がりまでデータ固定制御信号ＥＮ１がハイレベルとなってデータ出力モードになると、クロックＣＬＫ２，ＣＬＫ３の立ち上がりで、出力信号Ｑ２，Ｑ３にデータＤ２，３が出力され、クロックＣＬＫ４の立ち上がりからクロックＣＬＫ１の立ち上がりまでデータ固定制御信号ＥＮ１がローレベルとなってデータ固定モードとなる。このデータ固定モードの期間では、データ固定回路１３１、バッファ１２２，１２３、フリップフロップ１１２，１１３の動的消費電力が抑制される。以降、説明の簡単化のため、クロックＣＬＫｎの立ち上がり（アクティブエッジ）のことを、単にクロックＣＬＫｎということがある。

以下、同様に、クロックＣＬＫ３からクロックＣＬＫ６まで、データ固定制御信号ＥＮ２がハイレベルとなり、クロックＣＬＫ４，ＣＬＫ５により、出力信号Ｑ４，Ｑ５にデータＤ４，５が出力される。クロックＣＬＫ６からクロックＣＬＫ３まで、データ固定制御信号ＥＮ２がローレベルとなり、データ固定回路１３２、バッファ１２４，１２５、フリップフロップ１１４，１１５の動的消費電力が抑制される。

クロックＣＬＫ５からクロックＣＬＫ０まで、データ固定制御信号ＥＮ３がハイレベルとなり、クロックＣＬＫ６，ＣＬＫ７により、出力信号Ｑ６，Ｑ７にデータＤ６，７が出力される。クロックＣＬＫ０からクロックＣＬＫ５まで、データ固定制御信号ＥＮ３がローレベルとなり、データ固定回路１３３、バッファ１２６，１２７、フリップフロップ１１６，１１７の動的消費電力が抑制される。

以上のように、本実施形態では、マルチクロックによって各フリップフロップがシリアルデータの各ビットデータをラッチする。マルチクロックの各クロックは位相が異なるため、シリアルデータの１ビットが入力される時間内には、シリアル−パラレル変換回路内のフリップフロップのうち１つのフリップフロップのみにしかクロックのアクティブエッジが入力されない。つまり、同時には１つのフリップフロップしか動作しない。したがって、不要なフリップフロップが動作しないため、クロックによる動的消費電力を低減できる。

図１５や図１６のような従来のシリアル−パラレル変換回路では、１つのクロックで常に複数のフリップフロップを動作させていたため、本実施形態では、クロックの動的消費電力を、従来技術のどのシリアル−パラレル変換回路よりも低くすることができる。

さらに、本実施形態では、データ固定回路により動作する必要のないバッファの信号を固定している。このため、必要なタイミング以外でデータが変動しなくなり、データツリー内のバッファによるデータの動的消費電力を抑えることができる。また、データをラッチするフリップフロップの入力信号も固定されるため、データツリー内の固定された部分とフリップフロップによるデータの動的消費電力も抑えることができる。

ここで、クロックはクロックレートと呼ばれる、１周期内に立ち上がりと立ち下がりの両方がある信号であり、データはデータレートと呼ばれる、１周期内にせいぜい立ち上がりまたは立ち下がりのどちらか一方だけがある信号である。データレートを考える場合は、同一の信号が続けて入力される場合は立ち上がり又は立ち下がりが無いため、動的消費電力は発生しない。データ変化率が１／２のデータレートとクロックレートを動的消費電力の点で比較すると、クロックの消費電力はデータの消費電力の４倍になる。このことから、クロック系の消費電力を減らすことが重要である。したがって、本発明では、マルチクロックを各フリップフロップに入力することにより、クロックの動的消費電力の低減を図り、さらに、バッファ及びフリップフロップに入力されるデータを固定することにより、データの動的消費電力の低減を図るものである。特に、シリアル伝送で使用されるデータが高速な信号の場合、クロックによる動消費電力のみならず、データの動消費電力も無視できないものとなる。

また、本発明では、クロックやデータの信号変動を抑えることから、動的消費電力を抑えるとともに、信号変動による電源ノイズを抑えることが可能となる。

さらに、本発明では、エンベデッドクロック用のマルチクロック生成回路を用いているため、容易にマルチクロックを生成でき、効果的に動的消費電力を低減することができる。すなわち、一般に、エンベデッドクロック方式のシリアル信号を受信する場合、エンベデッドクロックからクロックを再生するためにマルチクロック生成回路が必要となるが、本発明では、このエンベデッドクロック用のマルチクロック生成回路をデータ固定制御回路の基準タイミング入力信号として用いるため、新たにマルチクロック生成回路を用意する必要はなく、本発明を簡易に構成することができる。

本発明の実施の形態２
次に、本発明の実施の形態２について説明する。本実施形態では、実施の形態１に対し、シリアル−パラレル変換回路１のデータツリー回路１０の構成のみ相違し、その他の構成は同様である。

図１１に示されるように、本実施形態に係るデータツリー回路１０は、図５と同様の分岐構造であり、フリップフロップの数も同じであるが、２段目、３段目のバッファとデータ固定回路の配置が異なっている。

すなわち、このデータツリー回路１０は、２段目にデータ固定回路１７０，１７１が配置され、３段目にバッファ１６０〜１６３が配置されている。

データ固定回路１７０は、バッファ１６０，１６１，１２０〜１２３を介して、フリップフロップ１１０〜１１３に接続される。この例では、データ固定回路１７０は、少なくともデータＤ０〜Ｄ３をラッチする期間、データ出力モードとし、他の期間をデータ固定モードとする。遅延を考慮すれば、クロックＣＬＫ７〜ＣＬＫ４までの期間、データ出力モードとし、クロックＣＬＫ４〜ＣＬＫ７までの期間、データ固定モードとする。したがって、データ固定回路１７０は、バッファ１６０，１６１，１２０〜１２３、フリップフロップ１１０〜１１３に対し、データを固定にし、データの動的消費電力を抑えるものである。データ固定回路１７１についても同様に、バッファ１６２，１６３，１２４〜１２７、フリップフロップ１１４〜１１７に対し、データを固定にし、データの動的消費電力を抑えるものである。

このように、本実施形態では、実施の形態１と、データ回路及びバッファの位置を変更しており、この場合でも、実施の形態１と同様に、クロックの動的消費電力及びデータの動的消費電力を抑えることができる。

なお、データ固定回路やバッファの配置位置は、図５、図１１の例に限るものではない。少なくとも、バッファやフリップフロップよりも前段側、データツリーの根側に、データ固定回路が配置されていればよい。これにより、データ固定回路よりも後段側のバッファやフリップフロップの動的消費電力を抑えることができる。よりデータツリーの根側（前段側）にデータ固定回路を設けると、必要となるデータ固定回路の数、データ固定制御信号の数を、より減らすことができる。よりデータツリーの葉側（後段側）にデータツリー回路を設けると、バッファやフリップフロップのデータ固定する期間を、より細かく設定できる。

本発明の実施の形態３
次に、本発明の実施の形態３について説明する。本実施形態では、実施の形態１に対し、シリアル−パラレル変換回路１のデータツリー回路１０の構成のみ相違し、その他の構成は同様である。

図１２に示されるように、本実施形態に係るデータツリー回路１０は、図５のデータツリー回路と比べて、データ固定回路からの分岐数、つまり、分配数が３となっており、フリップフロップの数が多い。つまり、シリアルデータのビット長が１２ビットの例である。

すなわち、このデータツリー回路１０は、シリアルデータの１２ビットをラッチするために、４段目にバッファ１２０〜１２Ｂが配置され、５段目にフリップフロップ１１０〜１１Ｂが配置されている。フリップフロップ１１０〜１１Ｂは、マルチクロックのクロックＣＬＫ０〜ＣＬＫ１１に従って、１２ビットのデータをラッチし出力する。

データ固定回路１３０は、バッファ１２０〜１２２を介して、フリップフロップ１１０〜１１２に接続される。この例では、データ固定回路１３０は、少なくともデータＤ０〜Ｄ２をラッチする期間、データ出力モードとし、他の期間をデータ固定モードとする。遅延を考慮すれば、クロックＣＬＫ７〜ＣＬＫ３までの期間、データ出力モードとし、クロックＣＬＫ３〜ＣＬＫ７までの期間、データ固定モードとする。したがって、データ固定回路１３０は、バッファ１２０〜１２２、フリップフロップ１１０〜１１２に対し、データを固定にし、データの動的消費電力を抑えるものである。同様に、データ固定回路１３１は、バッファ１２３〜１２５、フリップフロップ１１３〜１１５に対してデータを固定にし、データ固定回路１３２は、バッファ１２６〜１２８、フリップフロップ１１６〜１１８に対してデータを固定にし、データ固定回路１３３は、バッファ１２９〜１２Ｂ、フリップフロップ１１９〜１１Ｂに対してデータを固定にし、データの動的消費電力を抑えるものである。

このように、本実施形態では、実施の形態１と、分岐数、フリップフロップ及びバッファの数を変更しており、この場合でも、実施の形態１と同様に、クロックの動的消費電力及びデータの動的消費電力を抑えることができる。

なお、データツリーの分岐数、フリップフロップ及びバッファの数は、図５、図１２の例に限るものではない。例えば、フリップフロップの数は、シリアルデータのビット長、パラレルデータのビット幅に対応していれば、偶数でも奇数でもよい。ツリーの分岐数を多くすると、分岐ノードのノード数が減るため、必要となる回路数を削減することができる。また、ツリーの分岐数を少なくすると、後段の回路に対する信号の遅延調整が容易になるため、高速シリアル信号であってもスキューの低減が容易である。また、データツリーの段数についても、上記の例に限るものではなく、任意の段数とすることが可能である。さらに、上記の例では、データツリー上で、根から葉に向かって、順に信号を反転させているが、反転させずに信号を転送してもよい。

本発明の実施の形態４
次に、本発明の実施の形態４について説明する。本実施形態では、実施の形態１に対し、シリアル−パラレル変換回路１のデータツリー回路１０の構成のみ相違し、その他の構成は同様である。

図１３に示されるように、本実施形態に係るデータツリー回路１０は、図５と同様の分岐構造であり、フリップフロップの数も同じであるが、３段目、４段目のバッファとデータ固定回路の配置が異なっている。

すなわち、このデータツリー回路１０は、３段目にバッファ１６０〜１６３が配置され、４段目にデータ固定回路１８０〜１８７が配置されている。つまり、本実施形態では、データ固定回路とフリップフロップが直接接続され、データ固定回路とフリップフロップの間にはバッファが配置されていない。

データ固定回路１８０は、フリップフロップ１１０に直接接続される。この例では、データ固定回路１８０は、少なくともデータＤ０をラッチする期間、データ出力モードとし、他の期間をデータ固定モードとする。遅延を考慮すれば、クロックＣＬＫ７〜ＣＬＫ１までの期間、データ出力モードとし、クロックＣＬＫ１〜ＣＬＫ７までの期間、データ固定モードとする。したがって、データ固定回路１８０は、フリップフロップ１１０に対し、データを固定にし、データの動的消費電力を抑えるものである。同様に、データ固定回路１８１〜１８７は、それぞれのフリップフロップ１１１〜１１７に対し、データを固定にし、データの動的消費電力を抑えるものである。

図１４は、データ固定回路１８０〜１８７に入力されるデータ固定制御信号ＥＮ０〜ＥＮ７の信号タイミングを示している。なお、図１４（ｂ）（ｄ）は、詳細な図示を省略しているが、図９、図１０と同様のマルチクロックと出力信号である。

図１４（ｃ）（ｄ）に示すように、クロックＣＬＫ７の立ち上がりからクロックＣＬＫ１の立ち上がりまでデータ固定制御信号ＥＮ０がハイレベルとなってデータ出力モードになると、クロックＣＬＫ０の立ち上がりで、出力信号Ｑ０にデータＤ０が出力され、クロックＣＬＫ１の立ち上がりからクロックＣＬＫ７の立ち上がりまでデータ固定制御信号ＥＮ０がローレベルとなってデータ固定モードとなる。このデータ固定モードの期間では、データ固定回路１８０とフリップフロップ１１０の動的消費電力が抑制される。

データ固定制御信号ＥＮ０について１クロック分位相を順次シフトした信号が、データ固定制御信号ＥＮ１〜ＥＮ７となる。つまり、クロックＣＬＫ０〜ＣＬＫ６の各タイミングで、データ固定制御信号ＥＮ１〜７がハイレベルとなり、クロックＣＬＫ１〜ＣＬＫ７の各タイミングで、出力信号Ｑ１〜Ｑ７にデータＤ１〜Ｄ７が出力され、クロックＣＬＫ２〜ＣＬＫ０の各タイミングで、データ固定制御信号ＥＮ１〜７がローレベルとなり、データ制御回路１８１〜１８７とフリップフロップ１１１〜１１７の動的消費電力が抑制される。

このように、本実施形態では、データ固定回路とフリップフロップを直接接続するため、データ固定回路の出力からフリップフロップまでの消費電力を削減する。フリップフロップには、データ入力にバッファを持つものがあるため、このフリップフロップ内のバッファにおける動的消費電力を抑えることができる。また、フリップフロップ内にバッファを持たない場合であっても、インバータであれば出力で消費するはずの消費電力を、データ固定回路とすることで削減することができる。

なお、本実施形態では、データ固定回路とフリップフロップを１対１で直接接続しているが、１つのデータ固定回路に複数のフリップフロップを直接接続してもよい。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ シリアル−パラレル変換回路
２ 受信回路
３ マルチクロック生成回路
４ シフトレジスタラッチ回路
５ Ｄ／Ａ変換回路
６ ボルテージフォロア回路
７ ロジック制御回路
８ クロックデータリカバリ回路
９ 駆動信号出力回路
１０ データツリー回路
１１ フリップフロップ
１２ バッファ
１３ データ固定回路
２０ データ固定制御回路
３０ ＤＬＬ
３１ クロック抽出回路
３２ 位相周波数比較器
３３ チャージポンプ
３４ ローパスフィルタ
３５ 電圧制御遅延ライン
１００ 駆動装置
１１０〜１１９，１１Ａ，１１Ｂ フリップフロップ
１２０〜１２９，１２Ａ，１２Ｂ バッファ
１３０〜１３３ データ固定回路
１４０〜１４１，１５０ バッファ
１６０〜１６３ バッファ
１７０，１７１，１８０〜１８７ データ固定回路
２１０〜２１３ ラッチ回路
２００ 表示パネル

Claims (20)

1. 入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、
   前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、互いに位相が異なる複数のクロックであるマルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備えるシリアル−パラレル変換回路。
2. 前記複数のデータ固定回路と前記複数のビット記憶回路とは、直接接続されている、請求項１に記載のシリアル−パラレル変換回路。
3. 前記複数のデータ固定回路及び前記複数のビット記憶回路は、ツリー状に接続されている、請求項２に記載のシリアル−パラレル変換回路。
4. 前記複数のデータ固定回路から入力される前記シリアルデータ及び前記固定データを出力する複数の入力回路を備え、
   前記複数のデータ固定回路と前記複数のビット記憶回路とは、前記複数の入力回路を介して接続されている、請求項１に記載のシリアル−パラレル変換回路。
5. 前記複数のデータ固定回路、前記複数の入力回路及び前記複数のビット記憶回路は、ツリー状に接続されている、請求項４に記載のシリアル−パラレル変換回路。
6. 前記複数のビット記憶回路は、前記シリアルデータのデータ長と同じ数のビット記憶回路であり、前記シリアルデータのデータ長に対応したマルチクロックの各クロックが、それぞれ入力される、請求項１乃至５のいずれかに記載のシリアル−パラレル変換回路。
7. 前記複数のデータ固定回路の動作モードを切り替えるためのデータ固定制御信号を出力するデータ固定制御回路を、さらに備える、請求項１乃至６のいずれかに記載のシリアル−パラレル変換回路。
8. 前記データ固定制御回路は、前記マルチクロックに基づいて前記動作モードを切り替える、請求項７に記載のシリアル−パラレル変換回路。
9. 前記データ固定制御回路は、前記マルチクロックのうちの２つのクロックに基づいて前記データ固定制御信号を出力する、請求項８に記載のシリアル−パラレル変換回路。
10. 前記データ固定制御回路は、前記マルチクロックのうちの２つのクロックを入力し、前記データ固定制御信号を出力するラッチ回路を有している、請求項９に記載のシリアル−パラレル変換回路。
11. 前記データ固定制御回路は、前記ビット記憶回路が前記シリアルデータのビットデータを記憶するタイミングに基づいて、前記動作モードを切り替える、請求項７乃至１０のいずれかに記載のシリアル−パラレル変換回路。
12. 前記データ固定制御回路は、前記ビット記憶回路が前記シリアルデータのビットデータを記憶する前に、前記動作モードを前記データ出力モードとし、前記ビット記憶回路が前記シリアルデータのビットデータを記憶した後に、前記動作モードを前記データ固定モードとする、請求項１１に記載のシリアル−パラレル変換回路。
13. 前記データ固定制御回路は、前記ビット記憶回路が前記シリアルデータのビットデータを記憶するためのクロックよりも１クロック位相が前のクロックのタイミングで、前記動作モードを前記データ出力モードとし、前記ビット記憶回路が前記シリアルデータのビットデータを記憶するためのクロックよりも１クロック位相が後のクロックのタイミングで、前記動作モードを前記データ固定モードとする、請求項１２に記載のシリアル−パラレル変換回路。
14. 前記データ固定回路は、前記シリアルデータと前記データ固定制御信号とを論理演算し、当該演算結果を出力する、請求項７乃至１３のいずれかに記載のシリアル−パラレル変換回路。
15. 前記データ固定回路は、前記シリアルデータと前記データ固定制御信号とを入力とする、ＮＡＮＤ回路またはＮＯＲ回路である、請求項１４に記載のシリアル−パラレル変換回路。
16. クロックとシリアルデータとが重畳された入力信号から、互いに位相が異なる複数のクロックであるマルチクロックを生成するマルチクロック生成回路と、
    前記マルチクロックに基づいて前記シリアルデータをパラレルデータに変換するシリアル−パラレル変換回路とを備え、
    前記シリアル−パラレル変換回路は、
    入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、
    前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、前記マルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備えるクロックデータリカバリ回路。
17. 前記マルチクロック生成回路は、
    前記入力信号から抽出クロックを抽出するクロック抽出回路と、
    前記抽出クロックに対し遅延制御することで前記マルチクロックを出力するクロック出力回路と、を備える請求項１６に記載のクロックデータリカバリ回路。
18. クロックとシリアルデータとが重畳された入力信号から、互いに位相が異なる複数のクロックであるマルチクロックを生成するマルチクロック生成回路と、
    前記マルチクロックに基づいて前記シリアルデータをパラレルデータに変換するシリアル−パラレル変換回路と、
    前記パラレルデータに応じて表示装置を駆動する駆動信号を出力する駆動信号出力回路と、を備え、
    前記シリアル−パラレル変換回路は、
    入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、
    前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、前記マルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備える表示装置用駆動回路。
19. 前記マルチクロック生成回路は、
    前記入力信号から抽出クロックを抽出するクロック抽出回路と、
    前記抽出クロックに対し遅延制御することで前記マルチクロックを出力するクロック出力回路と、を備える請求項１８に記載の表示装置用駆動回路。
20. 入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードでデータを出力し、
    前記出力されたシリアルデータ及び固定データが入力されるとともに、互いに位相が異なる複数のクロックであるマルチクロックに基づいて、前記出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する、シリアル−パラレル変換方法。

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