CN113906449A - 用于超导器件的输入/输出系统和方法 - Google Patents

Abstract

一种量子处理器包括多个图块，该多个图块以第一网格布置，并且其中，该多个图块中的第一图块包括多个量子位(例如，超导量子位)。该量子处理器进一步包括移位寄存器、量子位读出器件、多个数模转换器(DAC)缓冲级、以及以第二网格布置的多个移位寄存器能加载的DAC，该移位寄存器包括通信地耦合到频率复用谐振(FMR)读出的至少一个移位寄存器级。该量子处理器可以进一步包括具有至少一个传输线电感的传输线、超导谐振器、以及将该超导谐振器通信地耦合到该传输线的耦合电容。数字处理器可以对该多个移位寄存器能加载的DAC中的至少一个DAC进行编程。对该第一图块的编程可以与对该多个图块中的第二图块的编程并行执行。

Description

用于超导器件的输入/输出系统和方法

技术领域

本披露内容总体上涉及用于诸如超导量子计算机和超导经典计算机等超导器件的输入和/或输出系统和方法，并且更具体地涉及用于将数据输入到超导量子处理器和/或测量该超导量子处理器中的量子位的状态的系统和方法。

背景技术

频率复用谐振(FMR)读出

超导微波谐振器已经用于各种领域，包括但不限于量子计算和天文学。例如，在量子计算中，已经使用超导谐振器来检测量子位的状态。在天文学中，已经将超导微波谐振器用在微波动态电感检测器(MKID)中。在这两种情况下，可以将许多谐振器(用作检测器或用在检测器中)耦合到公共传输线，并通过频域复用对其进行集成(见术语表)。

使用FMR技术，可以使用具有不同谐振频率的超导谐振器来读出多个量子位。通过使用频域复用，谐振器可以共享公共微波传输线。

发明内容

一种量子处理器可以被概括为包括多个图块(tile)、移位寄存器、量子位读出器件、多个数模(DAC)缓冲级、以及以第二网格布置的多个移位寄存器能加载的数模转换器(DAC)，该多个图块以第一网格布置，该多个图块中的第一图块包括第一量子位，该移位寄存器包括通信地耦合到频率复用谐振(FMR)读出的至少一个移位寄存器级。在一些实施方式中，第一量子位通信地耦合到量子位读出器件。在一些实施方式中，该多个DAC缓冲级中的至少一个缓冲级通信地耦合到该多个移位寄存器能加载的DAC中的至少一个DAC。

在一些实施方式中，第一量子位是超导量子位。在一些实施方式中，超导量子位是超导通量量子位。

在一些实施方式中，该量子处理器进一步包括微波传输线，该微波传输线通信地耦合到FMR读出。

在一些实施方式中，FMR读出包括超导谐振器。

在一些实施方式中，第一网格和第二网格在超导集成电路上彼此穿插。本上下文中的术语穿插是指第一网格和第二网格(以及网格中的器件)彼此在超导集成电路上的物理混叠、交织、交错、编织或混合。

在一些实施方式中，FMR读出和该多个移位寄存器能加载的数模转换器(DAC)位于同一超导集成电路上。

在一些实施方式中，该量子处理器进一步包括传输线、超导谐振器、以及将该超导谐振器通信地耦合到该传输线的耦合电容，该传输线包括至少一个传输线电感。

在一些实施方式中，FMR读出通过超导通孔通信地耦合到该量子处理器的至少一个其他元件。在一些实施方式中，FMR读出通过凸块键(bump bond)和/或焊键(solderbond)中的至少一者通信地耦合到该量子处理器的至少一个其他元件。

一种混合计算系统可以被概括为包括上述各个实施方式的量子处理器，并且进一步包括至少一个数字处理器以及通信地耦合到该至少一个数字处理器的至少一个非暂态处理器可读介质，该至少一个非暂态处理器可读介质存储处理器可执行指令或数据中的至少一者，这些指令或数据当由该至少一个数字处理器执行时使该至少一个数字处理器对该量子处理器进行编程。

在一些实施方式中，为了使该至少一个数字处理器对该量子处理器进行编程，处理器可执行指令或数据中的至少一者当由该至少一个数字处理器执行时使该至少一个数字处理器对多个图块中的第一图块进行编程。在一些实施方式中，为了使该至少一个数字处理器对多个图块中的第一图块进行编程，处理器可执行指令或数据中的至少一者当由该至少一个数字处理器执行时使该至少一个数字处理器对该多个移位寄存器能加载的DAC中的至少一个DAC进行编程。

在一些实施方式中，为了使该至少一个数字处理器对该量子处理器进行编程，处理器可执行指令或数据中的至少一者当由该至少一个数字处理器执行时进一步使该至少一个数字处理器对该多个图块中的第二图块进行编程。在一些实施方式中，为了使该至少一个数字处理器对该多个图块中的第二图块进行编程，处理器可执行指令或数据中的至少一者当由该至少一个数字处理器执行时使该至少一个数字处理器对该多个图块中的第一图块和第二图块进行并行编程。在上述各个实施方式中，使该至少一个数字处理器对该多个图块中的第一图块和第二图块进行并行编程可以使对第一图块进行编程所需的第一时间与对该多个图块中的第二图块进行编程所需的第二时间至少大致相同。

在一些实施方式中，处理器可执行指令或数据中的至少一者当由该至少一个数字处理器执行时进一步使该混合计算系统将该多个图块中的第一图块的第一量子位与该多个图块中的第一图块的第二量子位并行读出。在上述各个实施方式中，处理器可执行指令或数据中的至少一者当由该至少一个数字处理器执行时进一步使该混合计算系统将该多个图块中的第一图块的第一量子位与该多个图块中的第二图块的第三量子位并行读出。

在一些实施方式中，处理器可执行指令或数据中的至少一者当由该至少一个数字处理器执行时进一步使该混合计算系统读出该多个图块中的第一图块的第一量子位和该多个图块中的第二图块的第二量子位，其中，读出该多个图块中的第一图块的第一量子位所需的第一时间与读出该多个图块中的第二图块的第二量子位所需的第二时间至少大致相同。

在上述各个实施方式中，处理器可执行指令或数据中的至少一者当由该至少一个数字处理器执行时进一步使该至少一个数字处理器以并行操作至少对该量子处理器的第一部分和该量子处理器的第二部分进行校准，该量子处理器的第一部分对于该量子处理器的第二部分而言是非本地的。

一种量子计算机可以被概括为包括第一超导集成电路和第二超导集成电路，该第一超导集成电路包括量子处理器，该量子处理器包括多个超导通量量子位，该第二超导集成电路包括输入/输出系统，其中，该输入/输出系统包括移位寄存器、量子位读出器件、多个DAC缓冲级、以及以网格布置的多个移位寄存器能加载的数模转换器(DAC)，该移位寄存器包括通信地耦合到频率复用谐振读出(FMRR)模块的至少一个移位寄存器级。

一种对混合计算系统进行编程的方法，该混合计算系统包括量子处理器和数字处理器，该量子处理器包括多个图块、移位寄存器、量子位读出器件、多个数模转换器(DAC)缓冲级、以及以第二网格布置的多个移位寄存器能加载的DAC，该多个图块以第一网格布置，该多个图块中的第一图块包括第一量子位，该移位寄存器包括通信地耦合到频率复用谐振(FMR)读出的至少一个移位寄存器级，该方法可以被概括为包括：由该数字处理器对该量子处理器进行编程，以及由该数字处理器对该量子处理器进行读出。

在一些实施方式中，由该数字处理器对该量子处理器进行编程包括对该多个图块中的第一图块进行编程。在一些实施方式中，对该多个图块中的第一图块进行编程包括对该多个移位寄存器能加载的DAC中的至少一个DAC进行编程。

在一些实施方式中，由该数字处理器对该量子处理器进行编程进一步包括对该多个图块中的第二图块进行编程。在一些实施方式中，对该多个图块中的第一图块和第二图块进行编程包括对该多个图块中的第一图块和第二图块进行并行编程。在上述各个实施方式中，对该多个图块中的第一图块进行编程保持第一持续时间，并且对该多个图块中的第二图块进行编程保持第二持续时间，该第一持续时间与该第二持续时间至少大致相同。

在一些实施方式中，由该数字处理器对该量子处理器进行读出包括将该多个图块中的第一图块的第一量子位与该多个图块中的第一图块的第二量子位并行读出。在各个上述实施方式中，由该数字处理器对该量子处理器进行读出包括将该多个图块中的第一图块的第一量子位与该多个图块中的第二图块的第三量子位并行读出。在一些实施方式中，由该数字处理器对该量子处理器进行读出包括读出该多个图块中的第一图块的第一量子位以及读出该多个图块中的第二图块的第二量子位，其中，读出该多个图块中的第一图块的第一量子位所需的第一时间与读出该多个图块中的第二图块的第二量子位所需的第二时间至少大致相同。

在上述各个实施方式中，该方法进一步包括以并行操作至少对该量子处理器的第一部分和该量子处理器的第二部分进行校准，该量子处理器的第一部分对于该量子处理器的第二部分而言是非本地的。

附图说明

在附图中，相同的附图标记标识相似的元件或动作。元件在附图中的尺寸和相对位置不一定是按比例绘制的。例如，各种元件的形状以及角度不一定按比例绘制，并且这些元件中的一些元件被任意放大并定位以提高附图的易读性。进一步地，所绘制的元件的特定形状不一定旨在传达关于特定元件的实际形状的任何信息，而只是为了便于在附图中识别而选取的。

图1是展示了超导处理器中的FMRR阵列的示例布置的示意图。

图2是展示了包括移位寄存器的超导处理器的示例实施方式的示意图。

图3是展示了用于超导电路的读出系统的示例实施例的示意图。

图4是可以结合如本文描述的FMRR技术的示例性混合计算系统的示意图，该混合计算系统包括数字计算机和量子计算机。

图5是对混合算系统(例如，图4的混合计算系统)进行编程的示例性方法的流程图。

具体实施方式

术语表

量子位：量子位(qubit)(在本申请中也被称为量子位(quantum bit))是量子信息的基本单位，并且是可以利用双态器件以物理方式实现的经典二进制位的量子版本。量子位是双态量子力学系统。量子位还指其中存储有信息的实际物理器件。例如，超导量子位是一种可以包括在超导集成电路中的超导器件。超导量子位可以例如采取基于电荷或基于通量的量子位的形式。

超导器件：超导器件是利用超导材料的性质(例如，在冷却至低于超导材料的临界温度特性时的零电阻和磁通量排出)的电子器件。

超导电路：超导电路是包括一个或多个超导器件的电路。

超导微波谐振器(在本申请中也被称为超导微谐振器)：超导微波谐振器是在微波频率下表现出谐振的超导电路。超导微谐振器可以通过在绝缘衬底上沉积超导薄膜并应用标准光刻图案化技术产生谐振器结构来生产。超导微谐振器可以是集总元件电路或传输线谐振器。因为微谐振器很简单，并且因为可以使用频域复用对大型阵列进行读出(参见下面的FMRR)，所以微谐振器对于检测器应用很有吸引力。

微波传输线：微波传输线是包括一个或多个导体的电缆或其他结构，该一个或多个导体能够操作用于承载微波频率的交流电流。

频域复用(FDM)：FDM是将通信带宽划分为多个非重叠子带的技术，每个子带用于承载单独的信号。

频率复用谐振读出(FMRR)：FMRR是一种包括能够在频域复用模式下操作的超导谐振器的读出技术。FMRR技术包括一个或多个频率复用谐振(FMR)读出。

SQUID(超导量子干涉器件)：SQUID是包括超导环路的超导器件，该超导环路包含一个或多个约瑟夫逊结。SQUID可以用作能够测量非常弱的磁场的磁力计。DC SQUID具有两个并联连接的约瑟夫逊结。RF-SQUID具有包含单个约瑟夫逊结的超导环路。

集总元件设计：在集总元件设计中，空间分布的物理系统被描述为离散实体的拓扑，这些实体在某些假设情况下近似于分布式系统的行为。例如，这在电气系统和电子系统中很有用。

移位寄存器：移位寄存器是能够操作用于存储和/或传送数据的时序逻辑电路。

量子通量参变器(QFP)：QFP是包括至少一个超导约瑟夫逊结和一个谐振电路的逻辑电路，在该谐振电路中，可以使一次振荡表示一个二进制数字。尽管QFP的设计利用了量子原理，但是其却是经典计算技术而不是量子计算技术的元件。

混合计算机：混合计算机是包括至少一个数字处理器和至少一个模拟处理器(例如，量子处理器)的系统。

约瑟夫逊结：约瑟夫逊结是包括两个电极以及将这两个电极分隔开的一个薄绝缘势垒层的器件，这两个电极的材料可以在该材料的临界温度特性时超导或在低于该临界温度特性时超导。

通量数模转换器(DAC)：通量DAC是其中可以建立数字信号的磁通量量子表示、将这些磁通量量子表示转换成模拟超电流并给予另一个器件(例如，可编程器件)的超导器件。

绪论

在以下说明中，包括了一些具体细节以提供对各个所披露的实施方式和实施例的全面理解。然而，相关领域的技术人员将认识到，实施方式或实施例可以在没有这些具体细节中的一个或多个的情况下实践，或可以使用其他方法、部件、材料等来实践。在其他实例中，并未详细展示或描述与超导电路或谐振器相关联的公知结构，以避免不必要地模糊对本方法的实施方式和实施例的说明。贯穿本说明书和所附权利要求，词语“元件”和“多个元件”用于包含但不限于与超导电路和超导谐振器相关联的所有此类结构、系统和器件。

除非上下文另有要求，否则贯穿本说明书和所附权利要求，单词“包括(comprise)”与“包括(including)”同义并且是包括性或开放式的(即，不排除附加的、未列举的元件或动作)。

贯穿本说明书对“一个实施例”、“实施例”、“另一个实施例”、“一个示例”、“示例”、“另一个示例”、“一个实施方式”、“另一个实施方式”等的引用意指结合所述实施例、示例或实施方式所描述的特定指示特征、结构或特性包括在至少一个实施例、示例或实施方式中。由此，在贯穿本说明书各处出现的短语“在一个实施例中”、“在实施例中”、“另一个实施例”等不一定全都指同一个实施例、示例或实施方式。此外，在一个或多个实施例、示例、或实施方式中，可以以任何合适的方式来组合特定特征、结构、或特性。

应当注意的是，如在本说明书和所附权利要求中所使用的，除非内容另外明确指明，否则单数形式“一个(a)”、“一个(an)”以及“所述(the)”均包括复数指示物。因此，例如，对包括“超导谐振器”的读出系统的提及包括单个超导谐振器、或两个或更多个超导谐振器。还应当注意的是，除非内容另外明确指明，否则术语“或”通常以包括“和/或”的意义使用。

本文提供的小标题仅仅是为了方便，并不解释实施例的范围或含义。

具体描述

在量子处理器的一个常规实施方式中，量子位被布置在一个或多个图块中，并且量子处理器中的图块以网格(例如，N×N个图块的方形网格)布置。

在本申请中，图块是指量子位阵列。在一个实施方式中，图块包括M个水平对准的量子位以及相等数量M个竖直对准的量子位。在另一个实施方式中，图块包括至少一个部分量子位(即，图块包括其一部分位于图块的边界之外或者其仅作为量子位的部分实例化的至少一个量子位)。量子位的一部分可以是量子位的一段。量子位的部分实例化可以仅包括量子位的一些(而不是全部)段。关于量子处理器拓扑的一些示例，请参见以下参考文献：名称为SYSTEMS AND METHODS FOR QUANTUM PROCESSOR TOPOLOGY[用于量子处理器拓扑的系统和方法]的国际PCT专利公布号WO 2017214331 A1。

在本申请中，水平对准的量子位是沿水平轴线比沿竖直轴线尺寸更大的量子位，其中，竖直轴线垂直于水平轴线。例如，可以将水平轴线定义为与集成电路的包括量子处理器的一侧平行的轴线。在本申请中，竖直对准的量子位是沿竖直轴线比沿水平轴线尺寸更大的量子位。

在量子处理器(诸如以上描述的量子处理器(具有N×N个图块，并且每个图块M×M个量子位))的实施方式中，读出量子处理器中的量子位所需的读出时间可以与乘积NM成正比。

可以使用到量子处理器的多条编程线对量子处理器进行编程。在本申请中，编程线也被称为寻址线和电源线。对于寻址线和电源线的描述，参见例如国际PCT专利申请号US2018/054306(公布号WO 2019/070935 A2)，“QUANTUM FLUX PARAMETRON BASEDSTRUCTURES(E.G.,MUXES,DEMUXES,SHIFT REGISTERS),ADDRESSING LINES AND RELATEDMETHODS[基于量子通量参变器的结构(例如，多路复用器、解复用器、移位寄存器)、寻址线和相关方法]”。

用于量子处理器的编程系统可以包括多个数模转换器(DAC)。在量子处理器(诸如以上描述的量子处理器)的常规实施方式中，编程系统可以包括大约(NM)²个DAC。

通常，期望将量子处理器的编程线的数量(在本申请中也被称为总的线计数)保持为实际上尽可能的低。通常，可以存在至少大约

条地址线和电源线，并且编程时间可以与(NM)^4/3成正比。

尽管以上描述的示例实施方式是指图块的方形网格，并且每个图块中的水平量子位和竖直量子位的数量相等，但是本申请中描述的系统和方法的其他实施方式可以具有以下中的至少一种情况：a)图块的非方形网格；以及b)图块具有的水平量子位和竖直量子位的数量不相等。

由例如名称均为“QUANTUM FLUX PARAMETRON BASED STRUCTURES(E.G.MUXES,DEMUXES,SHIFT REGISTERS),ADDRESSING LINES AND RELATED METHODS[基于量子通量参变器的结构(例如，多路复用器、解复用器、移位寄存器)、寻址线和相关方法]”的美国专利申请号15/726,239(也被公布为US 20180101786 A1)和国际PCT申请公布号WO 2019/070935 A2提供实施量子处理器中的移位寄存器的器件系统的示例。

一些量子处理器使用XYZ方案来寻址移位寄存器控制的DAC，其中，X信号和Y信号分别表示为地址(ADDR)线和触发(TRIG)线，并且Z信号表示为电源(PWR)线。量子处理器分区中的DAC级可以串联地电通信耦合。给分区通电、断言ADDR线并多次切换TRIG线可以将对应数量的脉冲写入选定DAC中。

对于逻辑器件(例如，量子位)数量越来越多的可扩展处理器的操作有用的方法可以利用例如QFP来实施移位寄存器、多路复用器、解复用器和永磁存储器等。这些方法可以采用XY或XYZ寻址方案，并且可以采用在器件阵列上以“编织”模式延伸的控制线。在一些实施方式中，DAC可以使用动态电感以便使用薄膜超导材料和/或一系列约瑟夫逊结来储存能量，并且可以使用单回路或多回路设计，并且可以包括曲折结构。DAC可以以电流方式和/或以电感方式与其他器件通信地耦合。

本申请描述了包括通信地耦合到以下各项的移位寄存器的布置的系统和方法：

a)移位寄存器控制的DAC(即，由一个或多个移位寄存器控制的DAC)，以及

b)量子读出器件(例如，量子位读出量子通量参变器[QFP])。

移位寄存器可以通信地耦合到一个或多个频率和灵敏度可调谐谐振器(FASTR)检测器(在本申请中也被称为FASTR或FASTR器件)。例如，参见J.D.Whittaker等人的“AFREQUENCY AND SENSITIVITY TUNABLE MICRORESONATOR ARRAY FOR HIGH-SPEED QUANTUMPROCESSOR READOUT[用于高速量子处理器读出的频率和灵敏度可调谐微谐振器阵列]”，Journal of Applied Physics 119,014506(2016)[应用物理期刊，第119期，014506(2016年)]。

本申请中描述的系统和方法的一个实施方式包括移位寄存器控制的DAC的规则网格(例如，矩形网格)，其具有两条读出轴线：一条轴线用于水平量子位的读出，而另一条轴线用于竖直量子位的读出。

用于将数据路由到FASTR检测器和/或从FASTR检测器路由数据的移位寄存器可以以至少树状方式通信地耦合。“树”在本申请中是指由一组边缘连接的一组节点，使得存在从任何节点到任何其他节点的路径，并且其中不存在节点循环。术语“至少树状”在本申请中是指放宽不存在节点循环的条件。FASTR检测器可以是树的根，并且移位寄存器级可以根据需要进行连接。在一个实施方式中，系统可以将数据从FASTR检测器移动到期望的移位寄存器级，然后再移回FASTR检测器。

在本申请中描述的系统和方法的另一个实施方式中，存在三条读出轴线和DAC的六边形区域。

在又一个实施方式中，I/O区域仅包括图块的一部分。在又一个实施方式中，I/O区域包括多于一个图块。在又一个实施方式中，I/O区域仅包括一个或多个图块的部分行或全部行。在又一个实施方式中，I/O区域仅包括一个或多个图块的部分列或全部列。

本申请中所描述的系统和方法的一个优点是减少了量子处理器的编程时间和/或读出时间。在一个实施方式中，编程时间可以与M²成正比，并且读出时间可以与M成正比。在一个实施方式中，到包括N×N图块网格的量子处理器的线包括N条微波线。在其他实施方式中，到包括N×N图块网格的量子处理器的线包括多于N条微波线。在又一些实施方式中，到包括N×N图块网格的量子处理器的线包括少于N条微波线。到量子处理器的线还可以包括多个移位寄存器控制线。

在一个实施方式中，量子处理器中的量子位被置于一个集成电路(在本申请中也被称为芯片)上，并且FMR读出被置于单独的芯片上。对FMR读出使用单独芯片的优点是可以改善量子处理器的量子位与微波FMRR线的隔离度。另一个优点是可以减小量子处理器布局所需的面积。又一个优点是可以在低温环境中测试和预选FMR读出，然后再将FMR读出与量子处理器集成，从而提高集成后系统的可靠性。

在另一个实施方式中，量子处理器可以包括常规的读出系统，该读出系统包括用于输入和输出的外围FMRR和/或非破坏性读出(NDRO)模块。在该实施方式中，FMR读出和量子处理器均可以在集成之前进行单独测试。

在另一个实施方式中，FMR读出例如以图块化量子位布置原位并入量子处理器中。

在一个实施方式中，FMR读出以矩形网格布置，并且网格由并行布置的微波线来控制。例如，参见图1的实施方式和下面的描述。

该矩形FMR读出网格可以通信地耦合到如例如图2中所展示并在下面参考图2描述的集成输入/输出网络。在该布置中，可以单独执行到每个内部图块的输入/输出(I/O)。到每个图块的控制I/O以及控制该I/O的线可以相同。可以并行执行到每个图块的输入/输出，以提供对每个图块的输入和/或输出操作的并行化。在本上下文中，并行执行多于一个操作(例如，多于一个输入/输出)是指同时或至少在时间上部分重叠地执行多于一个操作。输入操作可以包括对器件进行编程。输出操作可以包括对器件进行读出。

可能期望，独立于量子处理器的一个部分而校准另一部分。本上下文中的术语校准包括测量量子处理器和/或量子处理器中的器件的特性。能够控制量子处理器中的器件(例如，量子位)的本地环境对于校准是有益的。本地环境通常是指器件、其相关联的DAC、最近的相邻器件及其相关联的DAC、以及下一个最近的相邻器件及其相关联的DAC。

校准的一种方法是将校准过程划分为可以彼此并行执行的一组本地测量。该方法可以适用于各种类型的量子计算机，包括但不限于绝热量子计算机和门模型量子计算机。

为了并行执行校准，可能有利的是能够对处理器进行编程并读出量子位，这种方式不会增加与被测量器件的数量成正比的时间(否则，与一次校准每个局部区域相比几乎没有优势)。一种方法使用与局部性概念匹配的并行编程方案(例如，其中，器件的每N×M个块共享一组编程线)。在这种情况下，可以对彼此不在本地的器件进行并行编程。可以通过能够对非本地器件进行并行读出的并行读出方案来执行读出。可以通过并行编程方案来执行编程，该并行编程方案使用彼此不在本地的器件附近的DAC。

控制器件(例如，量子位)的本地环境可以是可并行的，只要存在并行编程接口即可。如果量子位共享模拟线和/或如果单独模拟线上的电流是可并行变化的，则退火量子位可以是可并行的。使用并行读出技术(例如，FMR读出技术)，测量量子位的状态(在本申请中也被称为对量子位的读出)可以是可并行的。本申请中描述的系统和方法包括FMR读出技术。

在本上下中，术语可并行是指执行操作的成本不与所使用的器件数量成正比扩大的操作。在一些实施方式中，即使在其他方面不是可并行的时，操作的一个方面(例如，最耗时的方面)是可并行的也可能是有利的。

图1是展示了超导处理器的部分100的示例实施方式的示意图。

部分100包括FMR读出102-1、102-2、102-3和102-4(在本申请中被统称为FMR读出102)、104-1、104-2、104-3和104-4(在本申请中被统称为FMR读出104)、106-1、106-2、106-3和106-4(在本申请中被统称为FMR读出106)以及108-1、108-2、108-3和108-4(在本申请中被统称为FMR读出108)的阵列。FMR读出102通信地耦合到输入线110。FMR读出104通信地耦合到输入线112。FMR读出106通信地耦合到输入线114。FMR读出108通信地耦合到输入线116。

在一个实施方式中，输入线110、112、114和116是单独的输入线。在另一个实施方式中，输入线110、112、114和116中的一些或全部彼此通信地耦合，例如，布线在一起。

FMR读出102分别在118-1、118-2、118-3和118-4处通信地耦合到超导处理器的其他元件(图1中未示出)。FMR读出104分别在120-1、120-2、120-3和120-4处通信地耦合到超导处理器的其他元件。FMR读出106分别在122-1、122-2、122-3和122-4处通信地耦合到超导处理器的其他元件。FMR读出108分别在124-1、124-2、124-3和124-4处通信地耦合到超导处理器的其他元件。

在一个实施方式中，FMR读出原位通信地耦合到超导处理器的其他元件。在另一个实施方式中，FMR读出通过超导通孔通信地耦合到超导处理器的其他元件。在本申请中，通孔(竖直互连通路)是穿过一个或多个相邻层的平面的物理多层电子电路(例如，集成电路)中各层之间的电连接。在又一个实施方式中，使用凸块键、焊键或另一种合适的电通信耦合，将FMR读出通信地耦合到单独芯片上的超导处理器的其他元件。

图2是展示了超导处理器的部分200的另一个示例实施方式的示意图。超导处理器的部分200包括多个移位寄存器。

超导处理器的部分200包括可通信地耦合到FMRR模块(例如，图1的FMRR模块104-1)的移位寄存器202。在一些实施方式中，移位寄存器202是单个移位寄存器级。在一些实施方式中，移位寄存器202包括多于一个移位寄存器级。例如，超导处理器的部分200可以通过多个移位寄存器级可通信地耦合到FMRR模块。

超导处理器的部分200包括将移位寄存器202与三相内部街道(street)206和208通信地耦合的T形(tee)级204。在本申请中，街道是数据路径，即，数据可以沿其行进通过超导处理器的路径。沿街道行进的数据可以是输入数据和/或输出数据。在一个实施方式中，T形级204通过移位寄存器202通信地耦合到FMRR模块(例如，图1的FMRR模块104-1)。在另一个实施方式中，T形级204通过移位寄存器202通信地耦合到FMRR模块，其中，移位寄存器202包括多个移位寄存器级。

街道可以具有比图2中所展示的三个相更少的相。街道可以具有比图2中所展示的三个相更多的相。在一些实施方式中，街道具有四个相。

超导处理器的部分200包括量子位读出器件210-1和210-2。量子位读出器件210-1和210-2是一行量子位读出器件中的成员。包括量子位读出器件210-1和210-2的这行量子位读出器件中的量子位读出器件在本申请中被统称为量子位读出器件210。量子位读出器件210的每个量子位读出可以包括多于一个级。为展示清楚起见，图2中仅展示了量子位读出器件210的每个量子位读出的一个级。

超导处理器的部分200包括量子位读出器件212-1和212-2。量子位读出器件212-1和212-2是一列量子位读出器件中的成员，该列量子位读出中的量子位在本申请中被统称为量子位读出器件212。超导处理器的部分200包括通信地耦合到量子位读出器件212的三相内部街道214。

超导处理器的部分200包括DAC缓冲级216。在一些实施方式中，DAC缓冲级216与量子位读出级(例如，量子位读出器件212)共享相。

超导处理器的部分200包括移位寄存器能加载的DAC 218-1和218-2。移位寄存器能加载的DAC 218-1和218-2是移位寄存器能加载的DAC网格中的成员。移位寄存器能加载的DAC网格中的移位寄存器能加载的DAC在本申请中被统称为移位寄存器能加载的DAC218。在一些实施方式中，DAC包括QFP-DAC。

超导处理器的部分200包括三个内部街道206、208和214，如下所示：a)水平内部街道206，其通信地耦合到用于竖直对准的量子位的量子位读出器件210；b)竖直内部街道214，其通信地耦合到用于水平对准的量子位的量子位读出器件212；以及c)竖直内部街道208，其通信地耦合到移位寄存器能加载的DAC缓冲级216。在本申请中，术语移位寄存器能加载的DAC缓冲级是指可以从移位寄存器加载的DAC缓冲级。移位寄存器能加载的DAC缓冲级216通信地耦合到移位寄存器能加载的DAC 218。

在图2的示例实施方式中，内部街道206、208和是三相内部街道，即，存在如下三个交错的级族：A-B-C-A-B-C-A-B-C……。在一些实施方式中，属于一个族的级(例如，A级)由第一全局退火线控制，属于另一个族的级(例如，B级)由第二全局退火线控制，并且属于又一个族的级(例如，C级)由第三全局退火线控制。实际上，除了全局退火线之外，还可能存在一条或多条全局DC偏置线。

全局退火线的目的是支持在本申请中被称为“抑制”和“锁存”的两个操作。抑制操作可以将各个移位寄存器级中的电流设置并保持为零(或近似为零，即低于定义的阈值)。锁存操作可以对各个移位寄存器级进行退火。在移位寄存器级是双稳态QFP的实施方式中，根据各个移位寄存器级所经历的局部偏置的值，每个QFP可以在锁存操作结束时具有为+1或+1的归一化电流。例如，为了通过移位寄存器传输数据，可以同时执行抑制操作和锁存操作。

在示例场景中，系统包含A移位寄存器级中的数据，并且每个A级具有为+1或-1的通量状态。例如，A级可以包含如下表示的数据序列(+1,+1,-1)：

A(+1)-B-C-A(+1)-B-C-A(-1)-B-C

如果B级和C级被抑制，并且它们的状态设置为零，则序列如下：

A(+1)-B(0)-C(0)-A(+1)-B(0)-C(0)-A(-1)-B(0)-C(0)

如果在使A级保持锁存并使C级保持抑制的同时对B级进行退火，则其环境中最重要的信号可能来自相邻的A级。在退火结束时，B级包含与相邻A级的内容相反的内容，如下所示：

A(+1)-B(-1)-C(0)-A(+1)-B(-1)-C(0)-A(-1)-B(+1)-C(0)

通过抑制A级、保持B级锁存并对C级进行退火，可以将状态从B复制到C，如下所示：

A(0)-B(-1)-C(+1)-A(0)-B(-1)-C(+1)-A(0)-B(+1)-C(-1)

在该过程的这一点上，C级包含来自A级的原始数据序列，即(+1，+1，-1)。

如上述示例场景所展示的，通过适当的抑制和/或锁存操作序列，可以使数据沿移位寄存器在任一方向上移动。

在一些实施方式中，内部街道206、208和214包括多于三个交错的级族。

可以使用其他布置，例如，一些实施方式包括一个或多个“交叉”级。交叉级是指配置中可以中断相位模式的位置。

例如，交叉级可以是“T形”。T形可以用于使数据绕过拐角，如下所示：

移位寄存器(A，B，C)可以与移位寄存器(P，Q，R)同时操作。在始终抑制X的同时，移位寄存器A和P可以由相同的第一信号驱动，B和Q可以由相同的第二信号驱动，并且C和R可以由相同的第三信号驱动。这样，数据可以从以上图示的上部(A，B，C)移位，经由(P，Q，R)转过拐角到达右侧的(A，B，C)。

随后，在抑制P的同时，移位寄存器(A，B，C)可以与(X，Y，Z)同时操作，使得数据可以从以上图示的上部(A，B，C)经由(X，Y，Z)移位到下部(A，B，C)。

在上述两种情况下，都存在“受控”数据路径(即，数据沿其发生移位的数据路径)和“不受控”数据路径(即，移位寄存器的内容沿其不受控制的数据路径)。如果不受控数据路径中的移位寄存器通过至少一个受抑制级(例如，第一种情况下的X和第二种情况下的P)与受控路径隔离，则可以忽略这些移位寄存器。

在图2所展示的示例实施方式中，存在12个水平量子位读出器件、12个竖直量子位读出器件、以及12×12DAC网格。在其他实施方式中，处理器可以具有非方形DAC网格。在其他实施方式中，网格尺寸与量子位读出器件的数量不同。示例实施方式具有12个水平量子位读出器件、12个竖直量子位读出器件、以及28×14DAC网格。在其他实施方式中，使用其他合适的图块尺寸。在示例实施方式中，移位寄存器能加载的DAC具有六个级。

在本申请中，变量m用于表示量子位读出器件的数量、DAC网格的宽度和DAC网格的高度中的最大值。为了对系统(例如，包括图1的超导处理器的部分100或图2的超导处理器的部分200的系统)进行编程，可以首先将状态加载到竖直街道中。在三相街道的情况下，一次可以将数据线的三分之一传送到缓冲级中。

每个加载操作可以采取量级为m个的步骤，即，每个加载操作可以采取O(m)个步骤，其中，m是总的读出大小、DAC网格宽度和DAC网格高度中的最大值。加载操作可以重复O(m)次以加载DAC级，并且对图块进行编程所需的时间可以是O(m²)。具有相同控制结构的多个图块可以进行并行编程，并且因此这些图块的总编程时间也可以是O(m²)。

在一个实施方式中，至少一个图块子集具有相同的控制结构。在一些实施方式中，可以并行操作控制结构。在这种情况下，该图块子集具有与单个图块至少大致相同的编程时间。类似地，对于处理器的读出，并且由于移位寄存器的长度有限，对处理器的读出可能需要时间O(m)。读出单个量子位可能需要时间O(m)。由于单个图块中的多个量子位可以并行读出，因此读出单个图块中的多个量子位可能需要时间O(m)。此外，由于多个图块中的量子位可以并行读出，因此读出多个图块中的多个量子位可能也需要时间O(m)。

在一些实施方式中，移位寄存器可以通信地耦合在处理器网格中的相邻图块之间以改善冗余，例如以减轻具有不可操作器件的风险。

示例读出系统

图3示出了根据至少一个示例性实施方式的用于超导电路302的读出系统300。在图3的所展示的实施方式中，超导电路302包括一个或多个超导谐振器。在一个实施方式中，超导电路302包括超导量子处理器。在另一个实施方式中，超导电路302包括超导经典处理器。在其他实施方式中，超导电路302包括超导器件。

读出系统300包括数字板304和微波板306。数字板304包括现场可编程门阵列(FPGA)308、两个数模转换器(DAC)310a和310b、以及两个模数转换器(ADC)312a和312b。在一些实施方式中，数字板304包括两个FPGA，一个向DAC 310a和310b提供输出，而另一个向ADC312a和312b提供输出。在一个实施方式中，DAC 310a和310b中的每一个可以包括以高达约5.6Gsps(每秒千兆样本)操作的双通道14位DAC。ADC 312a和312b可以使用多通道器件来实施，例如，使用能够以高达约2.5Gsps在双通道模式下操作的四通道10位ADC。

读出系统300有利地实现对频率复用读出(FMR)频谱的两个边带进行独立寻址。复杂的接收信号可以表示如下：

x(n)＝I(n)+jQ(n)

其中，I(n)是ADC 312a的输出，并且Q(n)是ADC 312b的输出。

FMR频谱可以计算如下：

其中，k∈0，1，2，3...N-1。上述表达式中用于FMR频谱的正弦函数的自变量中的第二项取决于τ，并且可以用于补偿两个混频器通道之间的相位失衡。相位失衡可能是由于混频器的模拟特性而造成的。

数字板304进一步包括两条环回线314a和314b、以及同步连接/时钟连接316a。环回线314a将DAC 310a的输出通信地耦合到ADC 312a的输入。环回线314b将DAC 310b的输出通信地耦合到ADC 312b的输入。

微波板306(在本申请中也被称为微波子系统306)进一步包括环回线317。

数字板304上的环回线314a和314b以及微波板306上的环回线317是可选的，并且可以用于对读出系统300的其他元件进行旁路。

读出系统300进一步包括两个重构滤波器318a和318b、以及两个抗混叠滤波器320a和320b。重构滤波器318a和318b是低通模拟滤波器，这些滤波器可以用于从数字输入产生带限模拟信号。抗混叠滤波器320a和320b是低通模拟滤波器，这些滤波器可以用于对接收信号进行频带限制，以便在感兴趣的频带上至少近似地满足采样定理。

微波板306包括提供参考微波信号的压控振荡器(VCO)/锁相环(PLL)322、混频器324和326、以及可编程衰减器328。微波板306进一步包括放大器330、332、334和336。放大器330、332、334和336可以用于对从超导电路302接收的信号进行电平控制。微波板306进一步包括微波开关338，该微波开关能够由来自数字板304上的FPGA 308的信号控制。在一个实施方式中，混频器324和326是复数混频器。

读出系统300进一步包括放大器340、衰减器342和344、循环器346和348、以及DC块350和352。DC块350和352可以用作到超导电路302的输入线和输出线中的每一条线上的隔热区。

在一个实施方式中，放大器340和衰减器342可以在4K下操作。衰减器344可以在0.6K下操作。循环器346和348以及DC块350和352可以在8mK下操作。

在一个示例实施方式中，使用60个谐振器和2.5GHz的带宽，可以在25ns的移位寄存器级操作时间内实现近似600Mbps的数据速率。

PCT专利申请号WO 2016US 31885(公布为国际专利申请公开WO 2016183213 A1)中描述了图3的读出系统300的操作方法。

低温子系统(图3中未示出)可以用于将超导电路302冷却到低至几mK(毫开尔文)的温度。

用于超导量子位的频率复用读出(FMR)技术

图4示出了根据至少一个示例性实施方式的包括数字计算机402和量子计算机404的混合计算系统400，该混合计算系统可以结合如上所述的FMR技术。数字计算机402在本申请中也被称为数字处理器。

数字计算机402包括CPU 406、用户接口元件408、410、412和414、磁盘416、控制器418、总线420和存储器422。存储器422包括BIOS 424、操作系统426、服务器模块428、计算模块430、量子处理器模块432、读出模块434、以及可以用于操作混合计算系统400的其他模块。

在本文中有时将以单数形式提及数字计算机402，但这不旨在限制应用单个数字计算机。还可以在分布式计算环境中实践本系统和方法，其中，任务或指令集由通过通信网络链接的远程处理器件进行或执行。在分布式计算环境中，计算机可读指令和/或处理器可读指令(有时称为程序模块)、应用程序和/或数据可以存储在本地存储器存储设备和远程存储器存储设备(例如，非暂态计算机可读介质和/或处理器可读介质)中。

量子计算机404包括量子处理器436、读出控制系统438、量子位控制系统440和耦合器控制系统442。量子计算机404可以结合包括一个或多个超导谐振器的FMR技术。计算系统400可以包括读出系统，诸如图3的读出系统300。

图5是对混合计算系统(例如，图4的计算系统400)进行编程的示例性方法500的流程图。方法500包括动作502-516，然而本领域技术人员将理解，在替代实施方式中，可以省略某些动作和/或可以添加另外的动作。本领域技术人员还将理解，这些动作的顺序是仅出于示例性目的而示出的并且可以在替代实施方式中改变。

在502处，方法500开始。在504处，基于处理器的系统(例如，基于数字处理器的系统)对量子处理器(例如，图4的量子处理器436)进行编程。对量子处理器进行编程可以包括对量子处理器的多个图块进行并行编程。例如，如图5所示，对量子处理器进行编程可以包括在506处对第一图块的编程与在508处对第二图块的编程并行执行。对第一图块进行编程的持续时间可以与对第二图块进行编程的持续时间至少大致相同。在该上下文中，术语大致是指第一图块的编程持续时间在第二图块的编程持续时间的10％以内。对量子处理器进行编程可以在准备由量子处理器进行的计算(例如，量子退火)和/或在量子处理器校准期间发生。

在510处，基于处理器的系统例如经由基于量子处理器的系统的部件来读出量子处理器的量子位。例如，读出可以在由量子处理器进行的计算之后(例如，在量子退火之后)和/或在量子处理器校准期间发生。读出量子处理器的量子位可以包括并行读出单个图块中的多个量子位和/或并行读出多个图块中的多个量子位。例如，如图5所示，读出量子位可以包括在512处读出第一图块中的量子位与在514处读出第二图块中的量子位并行执行。在516处，方法500结束。

读出第一图块中的量子位的持续时间可以与读出第二图块中的量子位的持续时间至少大致相同。在该上下文中，术语大致是指读出第一图块中的量子位的持续时间在读出第二图块中的量子位的持续时间的10％以内。

本申请中描述的系统和方法可以将FMRR技术可扩展地集成到量子处理器的结构中。在FMRR技术的常规应用中，FASTR探测器通常位于量子处理器的外围。将数据从处理器中的量子器件(例如，量子位)移动到量子过程外围的FASTR检测器所需的时间可能会产生固有的读出等待时间。等待时间可以与量子器件和FASTR检测器之间的移位寄存器级的数量成正比。具有最大等待时间的量子器件设置量子处理器整体读出时间的下限。当FMRR技术位于量子处理器的外围时，量子处理器的尺寸(例如，宽度)可以确立量子处理器的读出时间的下限。

本申请中描述的技术包括与常规配置相比，FASTR检测器与量子处理器中的量子器件(例如，量子位)更紧密地集成。

本技术包括在本申请中被称为图块(在本申请中也被称为单位图块)的构造。图块可以具有基本固定的等待时间和基本固定的读出时间。图块网格可以具有与单个图块相同的总等待时间和与之相同的总读出时间。

本技术的优点在于该技术提供了可扩展的读出系统。在一些实施方式中，读出系统可以在不引发随着要读出的器件数量而扩展的运行时间成本的情况下进行扩展。在一个实施方式中，读出系统的扩展受到可以附接到单条微波线的FASTR检测器的数量以及读出系统中微波线的数量的限制。

本申请中描述的系统和方法将FASTR检测器与可以从移位寄存器加载状态的DAC进行集成。常规情况下，对量子处理器进行编程可以使用大量模拟线来控制DAC网格。例如，参见美国专利申请号15/726,239(也被公开为US 20180101786 A1)。实际上，可能存在对可用模拟线数量的约束。在一个示例实施方式中，可以使用185条模拟线来对量子处理器中的DAC进行编程。使用较少的模拟线会增加编程时间。

扩展常规技术可能特别复杂(例如，在必须添加更多条模拟线的情况下)，或者特别缓慢(例如，在扩展增加了编程时间的情况下)。

与常规的输入/输出技术相比，本申请中描述的系统和方法可以使用数量减少的模拟线来对大型处理器进行编程和控制。在一个示例实施方式中，可以使用10到30条模拟线来对量子处理器中的DAC进行编程。一个实施方式包括图块集，每个图块包括可以由单一一组模拟线共同控制的相应一组移位寄存器。图块的编程时间基本上可以是固定的，并且该图块集的编程时间可以与单个图块的编程时间基本上相同。包括量子处理器的系统的可扩展性可以至少部分地通过可以附接到单条微波线的FASTR探测器的数量以及系统中微波线的数量来确定。

上文描述的各个实施例可以进行组合以提供进一步的实施例。在这些实施例与本文的特定教导和定义没有不一致的程度上，在本说明书中所提及和/或在申请数据表中所列出的所有美国专利、美国专利申请出版物、美国专利申请、外国专利、外国专利申请和非专利出版物包括但不限于以下：2018年2月20日提交的名称为“SYSTEMS AND METHODS FORCOUPLING A SUPERCONDUCTING TRANSMISSION LINE TO AN ARRAY OF RESONATORS[用于将超导传输线耦合到谐振器阵列的系统和方法]”的PCT专利申请号PCT/USS2019/18792；2016年5月11日提交的名称为“FREQUENCY MULTIPLEXED RESONATOR INPUT AND/OR OUTPUT FORA SUPERCONDUCTING DEVICE[用于超导器件的频率复用谐振器输入和/或输出]”的PCT专利申请号PCT/US2016/031885(公布为国际专利申请公开WO 2016183213 A1)；2014年10月7日授权的名称为“SYSTEMS AND METHODS FOR SUPERCONDUCTING FLUX QUBIT READOUT[用于超导通量量子位读出的系统和方法]”的美国专利号8,854,074；2012年5月1日授权的名称为“SYSTEMS,METHODS,AND APPARATUS FOR QUBIT STATE READOUT[用于量子位状态读出的系统、方法和装置]”的美国专利号8,169,231；名称均为“QUANTUM FLUX PARAMETRON BASEDSTRUCTURES(E.G.MUXES,DEMUXES,SHIFT REGISTERS),ADDRESSING LINES AND RELATEDMETHODS[基于量子通量参变器的结构(例如，多路复用器、解复用器、移位寄存器)、寻址线和相关方法]”的、2017年10月5日提交的美国专利申请号15/726,239(也被公布为US20180101786 A1)和2018年10月4日提交的国际PCT申请公布号WO 2019/070935A2；2019年5月22日提交的名称为“SYSTEMS AND METHODS FOR EFFICIENT INPUT AND OUTPUT TOQUANTUM PROCESSORS[用于量子处理器的高效输入和输出系统和方法]”的美国临时专利申请序列号62/851,377；以及2019年6月11日提交的名称为“INPUT/OUTPUT SYSTEMS ANDMETHODS FOR SUPERCONDUCTING DEVICES[用于超导器件的输入/输出系统和方法]”的美国临时专利申请序列号62/860,098，这些专利和专利申请全部通过援引以其全文并入本文。如果需要，可以修改实施例的各方面以采用各种专利、申请和公开的系统、电路和概念来提供另外的实施例。

鉴于以上详细说明，可以对实施例做出这些和其他改变。通常，在所附权利要求中，所使用的术语不应该被解释为将权利要求限制为说明书和权利要求中披露的具体实施例，而是应该被解释为包括所有可能的实施例以及此权利要求有权获得的等效物的整个范围。因此，权利要求不受本披露内容的限制。

Claims (33)

1.一种量子处理器，包括：多个图块，多个该图块以第一网格布置，多个该图块中的第一图块包括

第一量子位；

移位寄存器，该移位寄存器包括通信地耦合到频率复用谐振读出的至少一个移位寄存器级；

量子位读出器件；

多个数模转换器缓冲级；以及

以第二网格布置的多个移位寄存器能加载的数模转换器。

2.根据权利要求1所述的量子处理器，其中，该第一量子位通信地耦合到该量子位读出器件。

3.根据权利要求1所述的量子处理器，其中，多个该数模转换器缓冲级中的至少一个缓冲级通信地耦合到多个该移位寄存器能加载的数模转换器中的至少一个数模转换器。

4.根据权利要求1所述的量子处理器，其中，该第一量子位是超导量子位。

5.根据权利要求4所述的量子处理器，其中，该超导量子位是超导通量量子位。

6.根据权利要求1所述的量子处理器，进一步包括微波传输线，该微波传输线通信地耦合到该频率复用谐振读出。

7.根据权利要求1所述的量子处理器，其中，该频率复用谐振读出包括超导谐振器。

8.根据权利要求1所述的量子处理器，其中，该第一网格和该第二网格在超导集成电路上彼此穿插。

9.根据权利要求1所述的量子处理器，其中，该频率复用谐振读出和多个该移位寄存器能加载的数模转换器位于同一超导集成电路上。

10.根据权利要求1所述的量子处理器，进一步包括：

传输线，该传输线包括至少一个传输线电感；

超导谐振器；以及

耦合电容，该耦合电容将该超导谐振器通信地耦合到该传输线。

11.根据权利要求1所述的量子处理器，其中，该频率复用谐振读出通过超导通孔通信地耦合到该量子处理器的至少一个其他元件。

12.根据权利要求1所述的量子处理器，其中，该频率复用谐振读出通过凸块键或焊键中的至少一者通信地耦合到该量子处理器的至少一个其他元件。

13.一种混合计算系统，包括根据权利要求1至12中任一项所述的量子处理器，并且进一步包括：

至少一个数字处理器；以及

通信地耦合到至少一个该数字处理器的至少一个非暂态处理器可读介质，至少一个该非暂态处理器可读介质存储处理器可执行指令或数据中的至少一者，这些指令或数据当由至少一个该数字处理器执行时使至少一个该数字处理器对该量子处理器进行编程。

14.根据权利要求13所述的混合计算系统，其中，为了使至少一个该数字处理器对该量子处理器进行编程，该处理器可执行指令或数据中的至少一者当由至少一个该数字处理器执行时使至少一个该数字处理器对多个该图块中的第一图块进行编程。

15.根据权利要求14所述的混合计算系统，其中，为了使至少一个该数字处理器对多个该图块中的第一图块进行编程，该处理器可执行指令或数据中的至少一者当由至少一个该数字处理器执行时使至少一个该数字处理器对多个该移位寄存器能加载的数模转换器中的至少一个数模转换器进行编程。

16.根据权利要求14所述的混合计算系统，其中，为了使至少一个该数字处理器对该量子处理器进行编程，该处理器可执行指令或数据中的至少一者当由至少一个该数字处理器执行时进一步使至少一个该数字处理器对多个该图块中的第二图块进行编程。

17.根据权利要求16所述的混合计算系统，其中，为了使至少一个该数字处理器对多个该图块中的第二图块进行编程，该处理器可执行指令或数据中的至少一者当由至少一个该数字处理器执行时使至少一个该数字处理器对多个该图块中的第一图块和第二图块进行并行编程。

18.根据权利要求16和17中任一项所述的混合计算系统，其中，为了使至少一个该数字处理器对多个该图块中的第一图块和第二图块进行并行编程，该处理器可执行指令或数据中的至少一者当由至少一个该数字处理器执行时使对该第一图块进行编程所需的第一时间与对多个该图块中的第二图块进行编程所需的第二时间至少大致相同。

19.根据权利要求13所述的混合计算系统，其中，该处理器可执行指令或数据中的至少一者当由至少一个该数字处理器执行时进一步使该混合计算系统将多个该图块中的第一图块的第一量子位与多个该图块中的第一图块的第二量子位并行读出。

20.根据权利要求13和19中任一项所述的混合计算系统，其中，该处理器可执行指令或数据中的至少一者当由至少一个该数字处理器执行时进一步使该混合计算系统将多个该图块中的第一图块的第一量子位与多个该图块中的第二图块的第三量子位并行读出。

21.根据权利要求13所述的混合计算系统，其中，该处理器可执行指令或数据中的至少一者当由至少一个该数字处理器执行时进一步使该混合计算系统读出多个该图块中的第一图块的第一量子位和多个该图块中的第二图块的第二量子位，并且其中，读出多个该图块中的第一图块的第一量子位所需的第一时间与读出多个该图块中的第二图块的第二量子位所需的第二时间至少大致相同。

22.根据权利要求13至17、19和21中任一项所述的混合计算系统，其中，该处理器可执行指令或数据中的至少一者当由至少一个该数字处理器执行时进一步使至少一个该数字处理器以并行操作至少对该量子处理器的第一部分和该量子处理器的第二部分进行校准，该量子处理器的第一部分对于该量子处理器的第二部分而言是非本地的。

23.一种量子计算机，包括：

第一超导集成电路，该第一超导集成电路包括量子处理器，该量子处理器包括多个超导通量量子位；以及

第二超导集成电路，该第二超导集成电路包括输入/输出系统，其中，该输入/输出系统包括：

移位寄存器，该移位寄存器包括通信地耦合到频率复用谐振读出模块的至少一个移位寄存器级；

量子位读出器件；

多个数模转换器缓冲级；以及

以网格布置的多个移位寄存器能加载的数模转换器。

24.一种对混合计算系统进行编程的方法，该混合计算系统包括量子处理器和数字处理器，该量子处理器包括多个图块、移位寄存器、量子位读出器件、多个数模转换器缓冲级、以及以第二网格布置的多个移位寄存器能加载的数模转换器，多个该图块以第一网格布置，多个该图块中的第一图块包括第一量子位，该移位寄存器包括通信地耦合到频率复用谐振读出的至少一个移位寄存器级，该方法包括：

由该数字处理器对该量子处理器进行编程，以及

由该数字处理器对该量子处理器进行读出。

25.根据权利要求24所述的方法，其中，由该数字处理器对该量子处理器进行编程包括对多个该图块中的第一图块进行编程。

26.根据权利要求25所述的方法，其中，对多个该图块中的第一图块进行编程包括对多个该移位寄存器能加载的数模转换器中的至少一个数模转换器进行编程。

27.根据权利要求24所述的方法，由该数字处理器对该量子处理器进行编程进一步包括对多个该图块中的第二图块进行编程。

28.根据权利要求27所述的方法，其中，对多个该图块中的第一图块和第二图块进行编程包括对多个该图块中的第一图块和第二图块进行并行编程。

29.根据权利要求27和28中任一项所述的方法，其中，对多个该图块中的第一图块进行编程保持第一持续时间，并且对多个该图块中的第二图块进行编程保持第二持续时间，该第一持续时间与该第二持续时间至少大致相同。

30.根据权利要求24所述的方法，其中，由该数字处理器对该量子处理器进行读出包括将多个该图块中的第一图块的第一量子位与多个该图块中的第一图块的第二量子位并行读出。

31.根据权利要求24和29所述的方法，其中，由该数字处理器对该量子处理器进行读出包括将多个该图块中的第一图块的第一量子位与多个该图块中的第二图块的第三量子位并行读出。

32.根据权利要求24所述的方法，其中，由该数字处理器对该量子处理器进行读出包括读出多个该图块中的第一图块的第一量子位以及读出多个该图块中的第二图块的第二量子位，其中，读出多个该图块中的第一图块的第一量子位所需的第一时间与读出多个该图块中的第二图块的第二量子位所需的第二时间至少大致相同。

33.根据权利要求24至28、30和32中任一项所述的方法，进一步包括以并行操作至少对该量子处理器的第一部分和该量子处理器的第二部分进行校准，该量子处理器的第一部分对于该量子处理器的第二部分而言是非本地的。

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