JP2022536594A - 超伝導装置用の入力／出力システム及び方法 - Google Patents

超伝導装置用の入力／出力システム及び方法 Download PDF

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Abstract

量子プロセッサは複数のタイルを備え、この複数のタイルは第１のグリッド内に配置され、ここで、この複数のタイルのうち第１のタイルが、複数のキュービット（たとえば、超電導キュービット）を含む。量子プロセッサはさらに、周波数多重化共振（ＦＭＲ）読出し装置に通信可能なように結合された少なくとも１つのシフト・レジスタ段を含むシフト・レジスタと、キュービット読出し装置と、複数のデジタル・アナログ変換器（ＤＡＣ）バッファ段と、第２のグリッド内に配置された複数のシフト・レジスタ・ロード可能なＤＡＣとを備える。量子プロセッサはさらに、少なくとも１つの伝送線路インダクタンスを含む伝送線路と、超伝導共振器と、この超伝導共振器を伝送線路に通信可能なように結合する結合キャパシタンスとを備えてもよい。デジタル・プロセッサは、複数のシフト・レジスタ・ロード可能なＤＡＣのうちの少なくとも１つをプログラムしてもよい。第１のタイルをプログラムすることは、複数のタイルのうち第２のタイルをプログラムすることと並列に実行されてもよい。

Description

技術分野
本開示は一般に、超伝導量子コンピュータ及び超伝導の古典的コンピュータなどの超伝導装置用の入力及び／又は出力のシステム及び方法に関し、より詳細には、超伝導量子プロセッサにデータを入力するため、及び／又は超伝導量子プロセッサでのキュービットの状態を測定するためのシステム及び方法に関する。
背景
周波数多重化共振（ＦＭＲ）読出し
量子計算及び天文学を含むが、それだけには限定されない様々な分野において、超伝導マイクロ波共振器が使用されてきた。たとえば、量子計算においては、キュービットの状態を検出するために超伝導共振器が使用されてきた。天文学においては、マイクロ波力学インダクタンス検出器（ＭＫＩＤ）で超伝導マイクロ波共振器が使用されてきた。いずれの場合も、（検出器として、又は検出器において使用される）数多くの共振器を、共通の伝送線路に結合することができ、周波数領域多重化（用語集を参照）によって統合することができる。
ＦＭＲ技術を使用すると、複数のキュービットを読み出すために、様々な共振周波数の超伝導共振器を使用することができる。各共振器は、周波数領域多重化を使用することによって、共通のマイクロ波伝送線路を共有することができる。
簡単な概要
量子プロセッサを手短に説明すると、複数のタイルを備え、この複数のタイルが第１のグリッド内に配置され、この複数のタイルのうち第１のタイルが、第１のキュービットと、周波数多重化共振（ＦＭＲ）読出し装置に通信可能なように結合された少なくとも１つのシフト・レジスタ段を含むシフト・レジスタと、キュービット読出し装置と、複数のデジタル・アナログ（ＤＡＣ）バッファ段と、第２のグリッド内に配置された複数のシフト・レジスタ・ロード可能なデジタル・アナログ変換器（ＤＡＣ）とを含むものでもよい。実装によっては、第１のキュービットは、キュービット読出し装置に通信可能なように結合される。実装によっては、複数のＤＡＣバッファ段のうちの少なくとも１つが、複数のシフト・レジスタ・ロード可能なＤＡＣのうちの少なくとも１つに通信可能なように結合される。
実装によっては、第１のキュービットは超伝導キュービットである。実装によっては、超伝導キュービットは超伝導磁束キュービットである。
実装によっては、量子プロセッサは、マイクロ波伝送線路をさらに備え、このマイクロ波伝送線路は、ＦＭＲ読出し装置に通信可能なように結合される。
実装によっては、このＦＭＲ読出し装置は、超伝導共振器を備える。
実装によっては、第１のグリッド及び第２のグリッドが、超伝導集積回路上で互いに散在している。この状況での「散在している」という用語は、超伝導集積回路上で第１のグリッド及び第２のグリッド（並びに、各グリッド内のデバイス）を互いに物理的に混ぜ合わせ、織り交ぜ、組み合わせ、より合わせ、又は融合することを指す。
実装によっては、ＦＭＲ読出し装置、及び複数のシフト・レジスタ・ロード可能なデジタル・アナログ変換器（ＤＡＣ）は、同じ超伝導集積回路上に存在する。
実装によっては、量子プロセッサはさらに、少なくとも１つの伝送線路インダクタンスを含む伝送線路と、超伝導共振器と、この超伝導共振器を伝送線路に通信可能なように結合する結合キャパシタンスとを備える。
実装によっては、ＦＭＲ読出し装置は、超伝導バイアによって量子プロセッサの少なくとも１つの他の要素に通信可能なように結合される。実装によっては、ＦＭＲ読出し装置は、バンプ接合及び／又はハンダ接合のうち少なくとも一方によって、量子プロセッサの少なくとも１つの他の要素に通信可能なように結合される。
ハイブリッド・コンピューティング・システムを手短に説明すると、前述の様々な実装の量子プロセッサを含むものでもよく、少なくとも１つのデジタル・プロセッサと、この少なくとも１つのデジタル・プロセッサに通信可能なように結合された少なくとも１つの持続性のプロセッサ読取り可能な媒体であって、少なくとも１つのデジタル・プロセッサによって実行されると、この少なくとも１つのデジタル・プロセッサが量子プロセッサをプログラムできるようにするプロセッサ実行可能な命令又はデータのうち少なくとも１つを記憶する、少なくとも１つの持続性のプロセッサ読取り可能な媒体とをさらに含む。
実装によっては、少なくとも１つのデジタル・プロセッサが、量子プロセッサをプログラムできるようにするために、プロセッサ実行可能な命令又はデータのうち少なくとも１つは、少なくとも１つのデジタル・プロセッサによって実行されるとき、少なくとも１つのデジタル・プロセッサが、複数のタイルのうち第１のタイルをプログラムできるようにする。実装によっては、少なくとも１つのデジタル・プロセッサが、複数のタイルのうち第１のタイルをプログラムできるようにするために、プロセッサ実行可能な命令又はデータのうち少なくとも１つは、少なくとも１つのデジタル・プロセッサによって実行されるとき、少なくとも１つのデジタル・プロセッサが、複数のシフト・レジスタ・ロード可能なＤＡＣのうちの少なくとも１つをプログラムできるようにする。
実装によっては、少なくとも１つのデジタル・プロセッサが、量子プロセッサをプログラムできるようにするために、プロセッサ実行可能な命令又はデータのうち少なくとも１つは、少なくとも１つのデジタル・プロセッサによって実行されるとき、少なくとも１つのデジタル・プロセッサがさらに、複数のタイルのうち第２のタイルをプログラムできるようにする。実装によっては、少なくとも１つのデジタル・プロセッサが、複数のタイルのうち第２のタイルをプログラムできるようにするために、プロセッサ実行可能な命令又はデータのうち少なくとも１つは、少なくとも１つのデジタル・プロセッサによって実行されるとき、少なくとも１つのデジタル・プロセッサが、複数のタイルのうち第１のタイル及び第２のタイルを並列にプログラムできるようにする。前述の様々な実装では、少なくとも１つのデジタル・プロセッサが、複数のタイルのうち第１のタイル及び第２のタイルを並列にプログラムできるようにすることにより、第１のタイルをプログラムするのに要する第１の時間が、複数のタイルのうち第２のタイルをプログラムするのに要する第２の時間と少なくともほぼ同じになるようにしてもよい。
実装によっては、プロセッサ実行可能な命令又はデータのうち少なくとも１つは、少なくとも１つのデジタル・プロセッサによって実行されると、さらに、ハイブリッド・コンピューティング・システムが、複数のタイルのうち第１のタイルの第１のキュービットを、複数のタイルのうち第１のタイルの第２のキュービットと並列に読み出せるようにする。前述の様々な実装では、プロセッサ実行可能な命令又はデータのうち少なくとも１つは、少なくとも１つのデジタル・プロセッサによって実行されると、さらに、ハイブリッド・コンピューティング・システムが、複数のタイルのうち第１のタイルの第１のキュービットを、複数のタイルのうち第２のタイルの第３のキュービットと並列に読み出せるようにする。
実装によっては、プロセッサ実行可能な命令又はデータのうち少なくとも１つは、少なくとも１つのデジタル・プロセッサによって実行されると、さらに、ハイブリッド・コンピューティング・システムが、複数のタイルのうち第１のタイルの第１のキュービット、及び複数のタイルのうち第２のタイルの第２のキュービットを読み出せるようにし、複数のタイルのうち第１のタイルの第１のキュービットを読み出すのに要する第１の時間は、複数のタイルのうち第２のタイルの第２のキュービットを読み出すのに要する第２の時間と少なくともほぼ同じである。
前述の様々な実装では、プロセッサ実行可能な命令又はデータのうち少なくとも１つは、少なくとも１つのデジタル・プロセッサによって実行されると、さらに、少なくとも１つのデジタル・プロセッサが、並列動作において、量子プロセッサの少なくとも第１の部分及び量子プロセッサの第２の部分を較正できるようにし、量子プロセッサのこの第１の部分は、量子プロセッサの第２の部分に対して非局所的である。
量子コンピュータを手短に説明すると、第１の超伝導集積回路であって、量子プロセッサを含み、この量子プロセッサが複数の超伝導磁束キュービットを含む第１の超伝導集積回路と、第２の超伝導集積回路であって、入力／出力システムを含み、この入力／出力システムが、周波数多重化共振読出し装置（ＦＭＲＲ）モジュールに通信可能なように結合された少なくとも１つのシフト・レジスタ段を含むシフト・レジスタ、キュービット読出し装置、複数のＤＡＣバッファ段、及びグリッド内に配置された複数のシフト・レジスタ・ロード可能なデジタル・アナログ変換器（ＤＡＣ）を含む第２の超伝導集積回路とを備える。
ハイブリッド・コンピューティング・システムをプログラムする方法であって、このハイブリッド・コンピューティング・システムが、量子プロセッサ及びデジタル・プロセッサを含み、この量子プロセッサが複数のタイルを含み、この複数のタイルが第１のグリッド内に配置され、複数のタイルのうち第１のタイルが第１のキュービットを含み、シフト・レジスタが、周波数多重化共振（ＦＭＲ）読出し装置に通信可能なように結合された少なくとも１つのシフト・レジスタ段、キュービット読出し装置、複数のデジタル・アナログ変換器（ＤＡＣ）バッファ段を含み、複数のシフト・レジスタ・ロード可能なＤＡＣが第２のグリッド内に配置される方法を手短に説明すると、デジタル・プロセッサによって量子プロセッサをプログラムすることと、デジタル・プロセッサによって量子プロセッサを読み出すこととを含み得る。
実装によっては、デジタル・プロセッサによって量子プロセッサをプログラムすることは、複数のタイルのうち第１のタイルをプログラムすることを含む。実装によっては、複数のタイルのうち第１のタイルをプログラムすることは、複数のシフト・レジスタ・ロード可能なＤＡＣのうち少なくとも１つをプログラムすることを含む。
実装によっては、デジタル・プロセッサによって量子プロセッサをプログラムすることはさらに、複数のタイルのうち第２のタイルをプログラムすることを含む。実装によっては、複数のタイルのうち第１及び第２のタイルをプログラムすることは、複数のタイルのうち第１及び第２のタイルを並列にプログラムすることを含む。前述の様々な実装では、複数のタイルのうち第１のタイルをプログラムすることは、第１の持続時間を有し、複数のタイルのうち第２のタイルをプログラムすることは、第２の持続時間を有し、第１の持続時間は、第２の持続時間と少なくともほぼ同じである。
実装によっては、デジタル・プロセッサによって量子プロセッサを読み出すことは、複数のタイルのうち第１のタイルの第１のキュービットを、複数のタイルのうち第１のタイルの第２のキュービットと並列に読み出すことを含む。前述の様々な実装では、デジタル・プロセッサによって量子プロセッサを読み出すことは、複数のタイルのうち第１のタイルの第１のキュービットを、複数のタイルのうち第２のタイルの第３のキュービットと並列に読み出すことを含む。実装によっては、デジタル・プロセッサによって量子プロセッサを読み出すことは、複数のタイルのうち第１のタイルの第１のキュービットを読み出すことと、複数のタイルのうち第２のタイルの第２のキュービットを読み出すこととを含み、複数のタイルのうち第１のタイルの第１のキュービットを読み出すのに要する第１の時間は、複数のタイルのうち第２のタイルの第２のキュービットを読み出すのに要する第２の時間と少なくともほぼ同じである。
前述の様々な実装では、この方法はさらに、並列動作において、量子プロセッサの少なくとも第１の部分及び量子プロセッサの第２の部分を較正することを含み、量子プロセッサのこの第１の部分は、量子プロセッサの第２の部分に対して非局所的である。
各図面のいくつかの図の簡単な説明
各図面において、同一の参照番号は、同様の要素又は動作を識別する。図面中の各要素のサイズ及び相対位置は、必ずしも一定の縮尺で描かれてはいない。たとえば、様々な要素の形状及び角度は必ずしも一定の縮尺で描かれてはおらず、これらの要素によっては、任意に拡大及び配置して図面を分かりやすくなるようにしている。さらに、描かれた各要素の具体的な形状は、必ずしも具体的な要素の実際の形状についての情報を伝えるものではなく、もっぱら、各図面において認識しやすいように選択されたものである。
超伝導プロセッサでのＦＭＲＲアレイの例示的な配置を示す概略図である。 シフト・レジスタを備える超伝導プロセッサの例示的な実装を示す概略図である。 超伝導回路用の読出しシステムの例示的な実施形態を示す概略図である。 本明細書に記載のＦＭＲＲ技術を組み込んでもよい、デジタル・コンピュータ及び量子コンピュータを備える例示的なハイブリッド・コンピューティング・システムの概略図である。 ハイブリッド・コンピューティング・システム、たとえば図４のハイブリッド・コンピューティング・システムをプログラムする例示的な方法の流れ図である。
詳細な説明
用語集
キュービット：キュービット（本出願では量子ビットとも呼ぶ）は、量子情報の基本単位であり、２状態デバイスで物理的に実現することのできる古典的なバイナリ・ビットの量子バージョンである。キュービットは、２状態の量子機械システムである。キュービットはまた、情報が記憶される実際の物理装置を指す。たとえば、超伝導キュービットは、超伝導集積回路内に備えることのできる超伝導装置の一タイプである。超伝導キュービットは、たとえば、電荷ベース又は磁束ベースのキュービットの形をとることができる。
超伝導装置：超伝導装置は、超伝導材料の特性、たとえば、超伝導材料の臨界温度特性を下回って冷却されるときの電気抵抗ゼロ及び磁束の放出を利用する電子装置である。
超伝導回路：超伝導回路は、１つ又は複数の超伝導装置を含む回路である。
超伝導マイクロ波共振器（本出願では超伝導微小共振器とも呼ぶ）：超伝導マイクロ波共振器は、マイクロ波周波数で共振を示す超伝導回路である。絶縁基板上に超伝導薄膜を堆積し、標準のリソグラフィ・パターン形成技法を適用して共振器構造体を形成することによって、超伝導微小共振器を形成してもよい。超伝導微小共振器は、集中素子回路又は伝送線路共振器でもよい。微小共振器は、その簡潔さにより、又周波数領域多重化（以下でＦＭＲＲを参照のこと）を使用して、大きいアレイを読み出すことができるので、検出器用途にとって魅力的になり得る。
マイクロ波伝送線路：マイクロ波伝送線路は、マイクロ波周波数の交流電流を搬送するように動作可能な１つ又は複数の導体を備えるケーブル又は他の構造体である。
周波数領域多重化（ＦＤＭ）：ＦＤＭは、重複していない複数のサブバンドに通信帯域幅が分割され、各サブバンドが別々の信号を伝送するように使用される技法である。
周波数多重化共振読出し（ＦＭＲＲ）：ＦＭＲＲは、周波数領域多重化モードで動作可能な超伝導共振器を含む読出し技術である。ＦＭＲＲ技術は、１つ又は複数の周波数多重化共振（ＦＭＲ）読出しを含む。
ＳＱＵＩＤ（超伝導量子干渉装置）：ＳＱＵＩＤは、１つ又は複数のジョセフソン接合を含む超伝導ループを備える超伝導装置である。ＳＱＵＩＤは、非常に弱い磁界を測定できる磁力計として使用することができる。ＤＣ ＳＱＵＩＤは、並列に接続された２つのジョセフソン接合を有する。ＲＦ－ＳＱＵＩＤは、単一のジョセフソン接合を含む超伝導ループを有する。
集中素子設計：集中素子設計では、空間的に分散された物理システムが、ある一定の仮定の下で分散システムの挙動を近似する離散エンティティのトポロジーとして説明される。たとえば、これは、電気システム及び電子システムにおいて有用である。
シフト・レジスタ：シフト・レジスタは、データを記憶及び／又は転送するよう動作可能な順序論理回路である。
量子磁束パラメトロン（ＱＦＰ）：ＱＦＰは、少なくとも１つの超伝導ジョセフソン接合と、発振が２進数字を表すようにすることのできる共振回路とを備える論理回路である。この設計は量子原理を利用しているが、ＱＦＰは、量子コンピューティング技術ではなく古典的なコンピューティング技術の一要素である。
ハイブリッド・コンピュータ：ハイブリッド・コンピュータは、少なくとも１つのデジタル・プロセッサ、及び少なくとも１つのアナログ・プロセッサ（たとえば、量子プロセッサ）を備えるシステムである。
ジョセフソン接合：ジョセフソン接合は、材料の臨界温度特性以下で超伝導が可能な材料の２つの電極、及び各電極を分離する薄い絶縁隔壁を備えるデバイスである。
磁束デジタル・アナログ変換器（ＤＡＣ）：磁束ＤＡＣは、デジタル信号の磁束量子表現を確立し、それをアナログ超伝導電流に変換し、また別の装置、たとえばプログラマブル装置の補助とすることのできる超伝導装置である。
前文
以下の説明では、開示された様々な実装及び実施形態を完全に理解するため、いくつかの具体的な詳細が含まれる。しかし、こうした具体的な詳細のうち１つ若しくは複数の詳細なしに、又は他の方法、構成部品、材料などを用いて各実装又は各実施形態を実施してもよいことが、当業者には理解されよう。他の例では、超伝導回路又は超伝導共振器に関連するよく知られた構造体は、この方法の実装及び実施形態の説明が必要以上に曖昧になることを避けるため、詳細には図示又は説明されてこなかった。本明細書及び添付の特許請求の範囲の全体を通して、「１つの要素」及び「複数の要素」という用語は、超伝導回路及び超伝導共振器に関連するこのようなあらゆる構造体、システム、及び装置を包含するが、それだけには限定されないように使用される。
文脈上別の意味に解釈すべき場合を除き、以下の明細書及び特許請求の範囲の全体を通して、「含む（comprise）」という用語は、「含んでいる（including）」と同義であり、包含的又は開放的である（すなわち、記載されていない追加の要素又は動作を排除するものではない）。
本明細書全体を通して、「１つの実施形態」、「一実施形態」、「別の実施形態」、「１つの例」、「一例」、「別の例」、「一実装」、「別の実施形態」などへの言及は、その実施形態、例、又は実装に関連して説明される特定の参照対象の特徴、構造、又は特性が、少なくとも１つの実施形態、例、又は実装に含まれることを意味する。したがって、本明細書全体を通して様々な箇所で目にする「１つの実施形態において」、「一実施形態において」、「別の実施形態」などの語句は、必ずしもすべてが同じ実施形態、例、又は実装を指すものではない。さらに、具体的な特徴、構造、又は特性は、１つ又は複数の実施形態、例、又は実装において任意の適切な方式で組み合わせてもよい。
本明細書及び添付特許請求の範囲で使用されているように、単数形「a」、「an」、及び「the」は、文脈から明らかにそうでないことが示されていなければ、複数の参照対象を含むことに留意されたい。したがって、たとえば、「超伝導共振器」を含む読出しシステムへの言及は、単一の超伝導共振器又は２つ以上の超伝導共振器を含む。「又は（or）」という用語は一般に、文脈から明らかにそうでないことが示されていなければ、「及び／又は」を含む意味で利用されることにも留意されたい。
本明細書において提示される表題は、もっぱら便宜上のものであり、各実施形態の範囲又はその意味を説明するものではない。
技術の詳細な説明
量子プロセッサの従来の一実装では、キュービットが、１つ又は複数のタイルに配置され、この量子プロセッサ内のタイルが、グリッド、たとえばＮ×Ｎ個のタイルの正方形グリッド内に配置される。
本出願では、タイルは、一連のキュービットを指す。一実装では、タイルは、水平に位置合せされたＭ個のキュービットと、垂直に位置合せされた同数のＭ個のキュービットとを含む。別の実施形態では、タイルは、少なくとも１つの部分的なキュービットを含む（すなわち、このタイルは、少なくとも１つのキュービットの一部分がタイルの境界の外側に存在する少なくとも１つのキュービット、又は少なくとも１つのキュービットが、もっぱらキュービットの部分的なインスタンス化である少なくとも１つのキュービットを含む）。キュービットの一部分は、キュービットのセグメントとすることができる。キュービットの部分的なインスタンス化は、キュービットの（すべてではなく）一部のセグメントのみを含むことができる。量子プロセッサ・トポロジのいくつかの例については、次の参考文献「SYSTEMS AND METHODS FOR QUANTUM PROCESSOR TOPOLOGY」と題する国際ＰＣＴ特許公報第国際公開第２０１７２１４３３１Ａ１号を参照のこと。
本出願において、水平に位置合せされたキュービットは、垂直軸よりも水平軸に沿った寸法が長いキュービットであり、この垂直軸は水平軸に垂直である。水平軸は、たとえば、量子プロセッサを含む集積回路の片側に平行な軸として定義することができる。本出願において、垂直に位置合せされたキュービットは、水平軸よりも垂直軸に沿った寸法が大きいキュービットである。
前述の量子プロセッサ（Ｎ×Ｎ個のタイル、及びタイル当たりＭ×Ｍ個のキュービットを有する）などの量子プロセッサの実装においては、この量子プロセッサ内のキュービットの読出しには、積ＮＭに比例する読出し時間がかかる場合がある。
量子プロセッサは、この量子プロセッサへの多数のプログラミング・ラインを使用してプログラムすることができる。本出願では、プログラミング・ラインは、アドレッシング・ライン及びパワー・ラインとも呼ばれる。アドレッシング・ライン及びパワー・ラインの説明については、たとえば、国際ＰＣＴ特許出願第米国特許出願公開第２０１８／０５４３０６号（国際公報第国際公開第２０１９／０７０９３５Ａ２号）の「QUANTUM FLUX PARAMETRON BASED STRUCTURES (E.G., MUXES, DEMUXES, SHIFT REGISTERS), ADDRESSING LINES AND RELATED METHODS」を参照のこと。
量子プロセッサ用のプログラミング・システムは、いくつかのデジタル・アナログ変換器（ＤＡＣ）を備えることができる。前述の量子プロセッサなどの量子プロセッサの従来の実装では、プログラミング・システムは、ほぼ、（ＮＭ）２のＤＡＣを備えることができる。
量子プロセッサのプログラミング・ラインの数（本出願においては、総ラインカウントとも呼ばれる）を、事実上可能な限り低く保持することが一般に望ましい。通常、少なくともほぼ
Figure 2022536594000002
 のアドレス・ライン及びパワー・ラインが存在することができ、プログラミング時間は
Figure 2022536594000003
 に比例することができる。
前述の例示的な実装は、タイルの正方形グリッド、並びに各タイルにおける等しい数の水平キュービット及び垂直キュービットに関するが、本出願に記載されるシステム及び方法の他の実装は、ａ）タイルの非正方形グリッド、及びｂ）水平キュービット及び垂直キュービットの数が等しくないタイルのうち少なくとも１つを有することができる。
量子プロセッサにおいてシフト・レジスタを実装する装置のシステムの例は、たとえば、双方とも「QUANTUM FLUX PARAMETRON BASED STRUCTURES (E.G. MUXES, DEMUXES, SHIFT REGISTERS), ADDRESSING LINES AND RELATED METHODS」と題する、米国特許出願第１５／７２６，２３９号（米国特許出願公報第２０１８０１０１７８６Ａ１号としても公開されている）及び国際ＰＣＴ出願公報第国際公開第２０１９／０７０９３５Ａ２号によって提示される。
量子プロセッサによっては、Ｘ信号及びＹ信号が、それぞれアドレス（ＡＤＤＲ）ライン及びトリガ（ＴＲＩＧ）ラインと表され、Ｚ信号がパワー（ＰＷＲ）ラインと表される、ＸＹＺ方式を使用してシフト・レジスタ制御ＤＡＣをアドレス指定する。量子プロセッサのパーティション内のＤＡＣ段は、電気的に通信可能なように連続して結合することができる。パーティションを始動し、ＡＤＤＲラインをアサートし、ＴＲＩＧラインを何回も切り替えることで、選択されたＤＡＣに、対応する数のパルスを書き込むことができる。
相対的に多数の論理装置（たとえば、キュービット）を有するスケーラブル・プロセッサの動作に有用な手法は、ＱＦＰを利用して、たとえば、シフト・レジスタ、マルチプレクサ、デマルチプレクサ、及び永久磁気メモリなどを実装することができる。こうした手法は、ＸＹ又はＸＹＺアドレス指定方式を利用することができ、一連の装置にわたって「より合わされた」パターンで延在する制御ラインを利用することができる。実装によっては、ＤＡＣは、力学インダクタンスを使用して、薄膜超伝導材料及び／又は一連のジョセフソン接合を使用してエネルギーを蓄積してもよく、単一ループ設計又は複数ループ設計を使用してもよく、蛇行構造を含んでもよい。ＤＡＣは、他の装置と直流的及び／又は誘導的に通信可能なように結合することができる。
本出願には、ａ）シフト・レジスタ制御ＤＡＣ（すなわち、１つ又は複数のシフト・レジスタによって制御されるＤＡＣ）、及びｂ）キュービット読出し装置（たとえば、キュービット読出し量子磁束パラメトロン［ＱＦＰ］）に通信可能なように結合されたシフト・レジスタの構成を含む、システム及び方法が説明してある。
シフト・レジスタは、１つ又は複数の周波数及び感度を調整可能な共振器（ＦＡＳＴＲ）検出器（本出願ではＦＡＳＴＲｓ又はＦＡＳＴＲ装置とも呼ばれる）に通信可能なように結合することができる。たとえば、J.D.Whittakerらの「A FREQUENCY AND SENSITIVITY TUNABLE MICRORESONATOR ARRAY FOR HIGH-SPEED QUANTUM PROCESSOR READOUT」、Journal of Applied Physics 119,014506（2016）を参照のこと。
本出願に記載されるシステム及び方法の一実装は、水平キュービットを読み出すための１つの軸と、垂直キュービットを読み出すための別の軸との２つの読出し軸を有する、シフト・レジスタ制御ＤＡＣの規則的なグリッド（たとえば、長方形グリッド）を含む。
ＦＡＳＴＲ検出器との間でデータを経路指定するためのシフト・レジスタは、少なくともツリー状で通信可能なように結合することができる。本出願において、「ツリー」は、任意のノードから他の任意のノードへの経路が存在し、各ノードのサイクルが存在しないような、１組のエッジによって接続された１組のノードを指す。本出願において、「少なくともツリー状」という用語は、各ノードのサイクルが存在しないという条件の緩和を指す。ＦＡＳＴＲ検出器は、ツリーのルートとすることができ、各シフト・レジスタ段は、要望通りに接続することができる。一実装では、このシステムは、ＦＡＳＴＲ検出器から所望のシフト・レジスタ段までデータを移動し、元に戻すことができる。
本出願に記載のシステム及び方法の別の実装では、ＤＡＣの３つの読出し軸及び六角形領域が存在する。
さらに別の実装では、Ｉ／Ｏ領域がタイルの一部分のみを含む。さらに別の実装では、Ｉ／Ｏ領域は２つ以上のタイルを含む。さらに別の実装では、Ｉ／Ｏ領域は、１つ又は複数のタイルの、部分的又は完全な横列のみを含む。さらに別の実装では、Ｉ／Ｏ領域は、１つ又は複数のタイルの、部分的又は完全な縦列のみを含む。
本出願に記載のシステム及び方法の一利点は、量子プロセッサのプログラミング時間及び／又は読出し時間の短縮である。一実装では、プログラミング時間はＭ２に比例することができ、読出し時間はＭに比例することができる。一実装では、タイルのＮ×Ｎ個のグリッドを含む量子プロセッサへのラインは、Ｎ個のマイクロ波ラインを含む。他の実装では、タイルのＮ×Ｎ個のグリッドを含む量子プロセッサへのラインは、Ｎ個を超えるマイクロ波ラインを含む。さらに他の実装では、タイルのＮ×Ｎ個のグリッドを含む量子プロセッサへのラインは、Ｎ個未満のマイクロ波ラインを含む。量子プロセッサへのラインはまた、数多くのシフト・レジスタ制御ラインを含んでもよい。
一実装では、量子プロセッサの各キュービットは、１つの集積回路（本出願では、チップとも呼ばれる）上に配置され、ＦＭＲ読出し装置は、別々のチップ上に配置される。ＦＭＲ読出し用に別々のチップを使用する利点は、量子プロセッサのキュービットの、マイクロ波ＦＭＲＲラインからの隔離を改善できることである。別の利点は、量子プロセッサのレイアウトに必要な面積を低減できることである。さらに別の利点は、低温環境においてＦＭＲ読出し装置を試験及び事前選択し、その後に、それらを量子プロセッサと統合することが可能であり、それによって統合後のシステムの信頼性を向上させることである。
別の実装では、量子プロセッサは、入力及び出力用の周辺のＦＭＲＲ及び／又は非破壊読出し装置（ＮＤＲＯ）モジュールを含む、従来の読出しシステムを備えてもよい。この実装では、ＦＭＲ読出し装置と量子プロセッサの両方を、統合する前に独立して試験することができる。
別の実施形態では、ＦＭＲ読出し装置は、たとえば、キュービットのタイル状の配置を用いてその場で、量子プロセッサに組み込まれる。
一実装では、ＦＭＲ読出し装置は長方形グリッド内に配置され、このグリッドは、並列に配置されたマイクロ波ラインによって制御される。たとえば、図１の実装及び以下の説明を参照のこと。
ＦＭＲ読出し装置の長方形グリッドは、たとえば図２に示され、また図２を参照して以下に述べるように、統合された入力／出力ネットワークへ通信可能なように結合することができる。この構成では、各内部タイルへの入力／出力（Ｉ／Ｏ）を独立して実行することができる。各タイルへの制御Ｉ／Ｏと、このＩ／Ｏを制御するための各ラインは同一とすることができる。各タイルへの入力／出力を並列に実行して、入力及び／又は出力の動作をタイル状に並列化することができる。この状況では、２つ以上の動作（たとえば、２つ以上の入力／出力）を並列に実行することは、２つ以上の動作を同時に、又は少なくとも部分的に時間を重複して実行することを指す。入力動作は、装置をプログラムすることを含んでもよい。出力動作は、装置の読出しを含んでもよい。
量子プロセッサのある１つの部分を別の部分から独立して較正することが望ましい場合がある。この状況での「較正」という用語は、量子プロセッサ及び／又は量子プロセッサ内の各デバイスの特徴を測定することを含む。量子プロセッサにおいて、各装置の局所環境（たとえば、キュービット）を制御できることは、較正にとって有益となる場合がある。通常、局所環境とは、装置とその関連するＤＡＣ、最も近い隣接装置とその関連するＤＡＣ、及びその次に近い隣接装置とその関連するＤＡＣを指す。
較正するための１つの手法は、較正のプロセスを、互いに並列して実行することのできる１組の局所測定に分割することである。この手法は、断熱性量子コンピュータ及びゲートモデル量子コンピュータを含むが、それだけには限定されない様々なタイプの量子コンピュータに適用可能となる場合がある。
並列に較正を実行するには、測定される装置の数に比例する時間を追加しない方式で、プロセッサをプログラムし、キュービットを読み出せることが有利となる場合がある（そうでなければ、それぞれの局所領域を１つずつ較正するのに勝る利点は、ほとんど又は全くない）。１つの手法は、局所性（たとえば、装置のＮ×Ｍ個の各ブロックが１組のプログラミング・ラインを共有する場合）の仕組みに一致する、並列プログラミング方式を使用する。この場合、互いに局所でない装置のプログラミングを並列化することが可能である。読出しは、非局所装置を並列に読み出すことのできる並列読出し方式によって実行することができる。プログラミングは、互いに局所ではない装置の近くのＤＡＣを使用する、並列プログラミング方式によって実行することができる。
並列プログラミング・インターフェースが存在する場合、各装置の局所環境（たとえば、キュービット）の制御を並列化可能とすることができる。キュービットがアナログ・ラインを共有する場合、及び／又は別々のアナログ・ライン上の電流が並列に変更可能である場合、キュービットのアニーリングは並列化可能とすることができる。キュービットの状態を測定することは（本出願では、キュービットの読出しとも呼ばれる）、並列読出し技術（たとえば、ＦＭＲ読出し技術）を使用して並列化可能とすることができる。本出願に記載のシステム及び方法は、ＦＭＲ読出し技術を含む。
この状況での「並列化可能」という用語は、動作を実行するコストが、使用される装置の数に比例して変化しない動作を指す。実装によっては、動作の一側面（たとえば、最も時間のかかる側面）は、他の側面が並列化可能でない場合でも並列化可能であることが有利となる場合がある。
図１は、超伝導プロセッサの一部分１００の例示的な実装を示す概略図である。
一部分１００は、一連のＦＭＲ読出し装置１０２－１、１０２－２、１０２－３、及び１０２－４（本出願では、まとめてＦＭＲ読出し装置１０２と呼ぶ）、ＦＭＲ読出し装置１０４－１、１０４－２、１０４－３、及び１０４－４（本出願では、まとめてＦＭＲ読出し装置１０４と呼ぶ）、ＦＭＲ読出し装置１０６－１、１０６－２、１０６－３、及び１０６－４（本出願では、まとめてＦＭＲ読出し装置１０６と呼ぶ）、並びにＦＭＲ読出し装置１０８－１、１０８－２、１０８－３、及び１０８－４（本出願では、まとめてＦＭＲ読出し装置１０８と呼ぶ）を備える。ＦＭＲ読出し装置１０２は、入力ライン１１０に通信可能なように結合される。ＦＭＲ読出し装置１０４は、入力ライン１１２に通信可能なように結合される。ＦＭＲ読出し装置１０６は、入力ライン１１４に通信可能なように結合される。ＦＭＲ読出し装置１０８は、入力ライン１１６に通信可能なように結合される。
一実装では、入力ライン１１０、１１２、１１４、及び１１６は、別々の入力ラインである。別の実装では、入力ライン１１０、１１２、１１４、及び１１６の一部又はすべてが、互いに通信可能なように結合され、たとえば互いに有線接続される。
ＦＭＲ読出し装置１０２は、それぞれ１１８－１、１１８－２、１１８－３、及び１１８－４において、超伝導プロセッサ（図１には図示せず）の他の要素に通信可能なように結合される。ＦＭＲ読出し装置１０４は、それぞれ１２０－１、１２０－２、１２０－３、及び１２０－４において、超伝導プロセッサの他の要素に通信可能なように結合される。ＦＭＲ読出し装置１０６は、それぞれ１２２－１、１２２－２、１２２－３、及び１２２－４において、超伝導プロセッサの他の要素に通信可能なように結合される。ＦＭＲ読出し装置１０８は、それぞれ１２４－１、１２４－２、１２４－３、及び１２４－４において、超伝導プロセッサの他の要素に通信可能なように結合される。
一実装では、ＦＭＲ読出し装置は、超伝導プロセッサの他の要素と、通信可能なようにその場で結合される。別の実装では、ＦＭＲ読出し装置は、超伝導バイアによって、超伝導プロセッサの他の要素と通信可能なように結合される。本出願において、バイア（垂直相互接続アクセス）は、１つ又は複数の隣接した層の平面を通過する物理多層電子回路（たとえば、集積回路）での、各層間の電気接続部である。さらに別の実装では、ＦＭＲ読出し装置は、バンプ接合、ハンダ接合、又は別の適切な電気通信結合を使用して、別々のチップ上の超伝導プロセッサの他の要素に通信可能なように結合される。
図２は、超伝導プロセッサの一部分２００の例示的な別の実装を示す概略図である。超伝導プロセッサの一部分２００は、複数のシフト・レジスタを備える。
超伝導プロセッサの一部分２００は、ＦＭＲＲモジュール（たとえば、図１のＦＭＲＲモジュール１０４－１）と通信可能なように結合可能なシフト・レジスタ２０２を備える。実装によっては、シフト・レジスタ２０２は、単一のシフト・レジスタ段である。実装によっては、シフト・レジスタ２０２は、２つ以上のシフト・レジスタ段を含む。超伝導プロセッサの一部分２００は、たとえば、複数のシフト・レジスタ段によって、ＦＭＲＲモジュールに通信可能なように結合可能とすることができる。
超伝導プロセッサの一部分２００は、シフト・レジスタ２０２と、３フェーズ内部ストリート２０６及び２０８とを通信可能なように結合するティー段２０４を含む。本出願において、ストリートとは、データ経路、すなわち、超伝導プロセッサを通り、データが移動できる経路である。ストリートに沿って移動するデータは、入力データ及び／又は出力データとすることができる。一実装では、ティー段２０４は、シフト・レジスタ２０２によって、ＦＭＲＲモジュール（たとえば、図１のＦＭＲＲモジュール１０４－１）に通信可能なように結合される。別の実装では、ティー段２０４は、シフト・レジスタ２０２によって、ＦＭＲＲモジュールに通信可能なように結合され、ここで、シフト・レジスタ２０２は複数のシフト・レジスタ段を含む。
ストリートは、図２に示す３つのフェーズよりも少ないフェーズを有することができる。ストリートは、図２に示す３つのフェーズよりも多いフェーズを有することができる。実装によっては、ストリートは４つのフェーズを有する。
超伝導プロセッサの一部分２００は、キュービット読出し装置２１０－１及び２１０－２を備える。キュービット読出し装置２１０－１及び２１０－２は、キュービット読出し装置の横列の構成要素である。キュービット読出し装置２１０－１及び２１０－２を含む、キュービット読出し装置の横列でのキュービット読出し装置は、本出願においてまとめてキュービット読出し装置２１０と呼ばれる。キュービット読出し装置２１０の各キュービット読出し装置は、２つ以上の段を含むことができる。例示を明確にするために、キュービット読出し装置２１０の各キュービット読出し装置の、１つの段のみが図２に示してある。
超伝導プロセッサの一部分２００は、キュービット読出し装置２１２－１及び２１２－２を備える。キュービット読出し装置２１２－１及び２１２－２は、キュービット読出し装置の縦列の構成要素であり、キュービット読出し装置の縦列の各キュービットは、本出願においてまとめてキュービット読出し装置２１２と呼ばれる。超伝導プロセッサの一部分２００は、キュービット読出し装置２１２に通信可能なように結合された、３フェーズ内部ストリート２１４を含む。
超伝導プロセッサの一部分２００は、ＤＡＣバッファ段２１６を備える。実装によっては、ＤＡＣバッファ段２１６は、キュービット読出し段、たとえばキュービット読出し装置２１２とフェーズを共有する。
超伝導プロセッサの一部分２００は、シフト・レジスタ・ロード可能なＤＡＣ２１８－１及び２１８－２を備える。シフト・レジスタ・ロード可能なＤＡＣ２１８－１及び２１８－２は、シフト・レジスタ・ロード可能なＤＡＣのグリッドの構成要素である。シフト・レジスタ・ロード可能なＤＡＣのグリッドでのシフト・レジスタ・ロード可能なＤＡＣは、本出願においてまとめてシフト・レジスタ・ロード可能なＤＡＣ２１８と呼ばれる。実装によっては、ＤＡＣはＱＦＰ－ＤＡＣを含む。
超伝導プロセッサの一部分２００は、以下のように３つの内部ストリート２０６、２０８、及び２１４を含む。すなわち、ａ）垂直に位置合せされたキュービット用のキュービット読出し装置２１０に通信可能なように結合された水平内部ストリート２０６、ｂ）水平に位置合せされたキュービット用のキュービット読出し装置２１２に通信可能なように結合された垂直内部ストリート２１４、及びｃ）シフト・レジスタ・ロード可能なＤＡＣバッファ段２１６に通信可能なように結合された垂直内部ストリート２０８である。本出願において、「シフト・レジスタ・ロード可能なＤＡＣバッファ段」という用語は、シフト・レジスタからロードすることのできるＤＡＣバッファ段を指す。シフト・レジスタ・ロード可能なＤＡＣバッファ段２１６は、シフト・レジスタ・ロード可能なＤＡＣ２１８に通信可能なように結合される。
図２の例示的な実装では、内部ストリート２０６及び２０８は、３フェーズ内部ストリートであり、すなわち、以下のＡ－Ｂ－Ｃ－Ａ－Ｂ－Ｃ－Ａ－Ｂ－Ｃ．．．．のように各段の３つのインターリーブされたファミリが存在する。実装によっては、ある１つのファミリ（たとえば、Ａ段）に属する各段は、第１のグローバル・アニーリング・ラインによって制御され、別のファミリ（たとえば、Ｂ段）に属する各段は、第２のグローバル・アニーリング・ラインによって制御され、さらに別のファミリ（たとえば、Ｃ段）に属する各段は、第３のグローバル・アニーリング・ラインによって制御される。実際には、グローバル・アニーリング・ラインに加えて、１つ又は複数のグローバルＤＣバイアス・ラインが存在してもよい。
グローバル・アニーリング・ラインの目的は、本出願においては「抑制する」及び「ラッチする」と呼ばれる２つの動作をサポートすることである。この抑制動作は、それぞれのシフト・レジスタ段での電流をゼロ（又は、ほぼゼロ、すなわち定められた閾値未満）に設定及び保持することができる。ラッチ動作は、それぞれのシフト・レジスタ段をアニールすることができる。シフト・レジスタ段が双安定のＱＦＰである一実装では、各ＱＦＰは、それぞれのシフト・レジスタ段が受け取る局所バイアスの値に応じて、ラッチ動作の終了時に、＋１又は－１いずれかの正規化された電流を有することができる。たとえば、シフト・レジスタを介してデータを移送するには、抑制動作とラッチ動作を同時に実行してもよい。
例示的な状況では、このシステムは、Ａシフト・レジスタ段でのデータを含み、それぞれのＡ段は、＋１又は－１いずれかの磁束状態を有する。たとえば、Ａ段は、以下のように表される一連のデータ（＋１、＋１、－１）を含んでもよい。
Ａ（＋１）－Ｂ－Ｃ－Ａ（＋１）－Ｂ－Ｃ－Ａ（－１）－Ｂ－Ｃ
Ｂ段及びＣ段が抑制され、その状態がゼロに設定される場合、このシーケンスは以下のようになる。
Ａ（＋１）－Ｂ（０）－Ｃ（０）－Ａ（＋１）－Ｂ（０）－Ｃ（０）－Ａ（－１）－Ｂ（０）－Ｃ（０）
Ａ段がラッチされ、Ｃ段が抑制されたまま、Ｂ段がアニールされる場合、その環境において最も重要な信号は、隣接するＡ段から来る場合がある。以下のように、アニールの最後に、Ｂ段は、隣接するＡ段の内容とは逆の内容を含む。
Ａ（＋１）－Ｂ（－１）－Ｃ（０）－Ａ（＋１）－Ｂ（－１）－Ｃ（０）－Ａ（－１）－Ｂ（＋１）－Ｃ（０）
Ａ段を抑制し、Ｂ段をラッチした状態に保持し、Ｃ段をアニールすることによって、以下のように、ＢからＣに状態をコピーすることができる。
Ａ（０）－Ｂ（－１）－Ｃ（＋１）－Ａ（０）－Ｂ（－１）－Ｃ（＋１）－Ａ（０）－Ｂ（＋１）－Ｃ（－１）
プロセスのこの時点で、Ｃ段は、Ａ段からのデータの元のシーケンス、すなわち（＋１、＋１、－１）を含む。
前述の例示的な状況が示すように、適切な一連の抑制動作及び／又はラッチ動作によって、データは、シフト・レジスタに沿っていずれかの方向に移動することができる。
実装によっては、内部ストリート２０６、２０８、及び２１４は、各段のインターリーブされた４つ以上のファミリを含む。
他の構成を使用することができ、たとえば、実装によっては、１つ又は複数の「クロスオーバ」段を含むものがある。クロスオーバ段は、フェーズ・パターンが割り込まれることのある構成での場所を指す。
たとえば、クロスオーバ段は「ティー」とすることができる。ティーを使用して、以下のように、コーナーの周りでデータの向きを変えることができる。
Ａ
Ｂ
Ｃ－Ｐ－Ｑ－Ｒ－Ａ－Ｂ－Ｃ
Ｘ
Ｙ
Ｚ
Ａ
Ｂ
Ｃ
シフト・レジスタ（Ａ、Ｂ、Ｃ）は、シフト・レジスタ（Ｐ、Ｑ、Ｒ）と同時に動作させることができる。シフト・レジスタＡ及びＰは、同じ第１の信号によって駆動することができ、Ｂ及びＱは、同じ第２の信号によって駆動することができ、Ｃ及びＲは同じ第３の信号によって駆動することができ、その間、全体を通してＸを抑制する。このようにして、上側の（Ａ、Ｂ、Ｃ）から、（Ｐ、Ｑ、Ｒ）を介してコーナーで向きを変えて、前図の右側の（Ａ、Ｂ、Ｃ）まで、データをシフトすることができる。
続いて、Ｐを抑制しながらシフト・レジスタ（Ａ、Ｂ、Ｃ）を（Ｘ、Ｙ、Ｚ）と同時に動作させることができ、したがって、上側の（Ａ、Ｂ、Ｃ）から、（Ｘ、Ｙ、Ｚ）を介して、前図の下側の（Ａ、Ｂ、Ｃ）まで下方に、データをシフトすることができる。
前述のいずれの場合にも、「制御されている」データ経路、すなわち、データがそれに沿ってシフトされているデータ経路、及び「制御されていない」データ経路、すなわち、シフト・レジスタの内容がそれに沿って制御されていないデータ経路がある。制御されていないデータ経路でのシフト・レジスタは、それらが少なくとも１つの抑制された段（たとえば、第１の場合ではＸ、第２の場合ではＰ）によって制御された経路から分離される場合には、無視することができる。
図２に示す例示的な実装では、１２個の水平キュービット読出し装置、１２個の垂直キュービット読出し装置、及びＤＡＣの１２×１２個のグリッドが存在する。他の実装では、プロセッサは、ＤＡＣの非正方形グリッドを有してもよい。他の実装では、グリッドの次元は、キュービット読出し装置の数と同じではない。例示的な実装は、１２個の水平キュービット読出し装置、１２個の垂直キュービット読出し装置、及びＤＡＣの２８×１４個のグリッドを有する。他の実装では、他の適切なタイル次元が使用される。例示的な実装では、シフト・レジスタ・ロード可能なＤＡＣは、６つの段を有する。
本出願において、変数ｍを使用して、キュービット読出し装置の数の最大数、ＤＡＣグリッドの幅、及びＤＡＣグリッドの高さを表す。システム（たとえば、図１の超伝導プロセッサの一部分１００又は図２の超伝導プロセッサの一部分２００を含むシステム）をプログラムするには、まず、ある状態を垂直ストリートにロードすることができる。３フェーズ・ストリートの場合、データ・ラインの１／３を、一度にバッファ段に転送することができる。
各ロード動作は、およそｍステップをとることができ、すなわち、各ロード動作は、０（ｍ）ステップをとることができ、ここで、ｍは、合計読出しサイズ、ＤＡＣグリッド幅、及びＤＡＣグリッド高さのうち最大のものである。ロード動作を０（ｍ）回繰り返して、ＤＡＣ段をロードすることができ、タイルをプログラムするのに要する時間は０（ｍ２）とすることができる。同じ制御構造を有する複数のタイルを並列にプログラムすることができ、したがって、こうしたタイルの合計プログラミング時間も０（ｍ２）とすることができる。
一実装では、少なくともタイルのサブセットは、同じ制御構造を有する。実装によっては、この制御構造を並列に動作させることができる。この場合、タイルのサブセットは、単一のタイルと少なくともほぼ同じプログラミング時間を有する。同様に、プロセッサの読出しにおいては、シフト・レジスタの長さが制限されているので、プロセッサの読出しには０（ｍ）の時間がかかる場合がある。単一キュービットの読出しには、０（ｍ）の時間がかかる場合がある。単一のタイルでの複数のキュービットを並列に読み出すことができるので、単一のタイルでの複数のキュービットの読出しには、０（ｍ）の時間がかかる場合がある。さらに、複数のタイルでのキュービットを並列に読み出すことができるので、複数のタイルでの複数のキュービットの読出しにも、０（ｍ）の時間がかかる場合がある。
実装によっては、シフト・レジスタは、プロセッサ・グリッド内の隣接タイル間で通信可能なように結合されて、冗長度を改善して、たとえば、動作不能な装置を有するリスクを軽減することができる。
例示的な読出しシステム
図３には、少なくとも１つの例示的な実装による、超伝導回路３０２用の読出しシステム３００が示してある。図３の例示された実装では、超伝導回路３０２は、１つ又は複数の超伝導共振器を備える。一実装では、超伝導回路３０２は、超伝導量子プロセッサを備える。別の実装では、超伝導回路３０２は、古典的な超伝導プロセッサを備える。他の実装では、超伝導回路３０２は、超伝導装置を備える。
読出しシステム３００は、デジタル・ボード３０４及びマイクロ波ボード３０６を備える。デジタル・ボード３０４は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）３０８、２つのデジタル・アナログ変換器（ＤＡＣ）３１０ａ及び３１０ｂ、並びに２つのアナログ・デジタル変換器（ＡＤＣ）３１２ａ及び３１２ｂを備える。実装によっては、デジタル・ボード３０４は、２つのＦＰＧＡを備え、一方は、ＤＡＣ３１０ａ及び３１０ｂに出力を供給し、もう一方は、ＡＤＣ３１２ａ及び３１２ｂに出力を供給する。一実装では、ＤＡＣ３１０ａ及び３１０ｂのそれぞれは、最高約５．６Ｇｓｐｓ（毎秒ギガ・サンプル）で動作するデュアルチャネル１４ビットＤＡＣを備えることができる。ＡＤＣ３１２ａ及び３１２ｂは、マルチチャネル装置、たとえば、最高約２．５Ｇｓｐｓのデュアルチャネル・モードで動作することのできる、クワッドチャネル１０ビットＡＤＣを使用して実装することができる。
読出しシステム３００は、有利には、周波数多重化読出し（ＦＭＲ）スペクトルの、２つの側波帯の独立したアドレス指定を使用可能にする。複雑な受信信号を、以下のように表すことができる。
ｘ（ｎ）＝Ｉ（ｎ）＋ｊＱ（ｎ）
上式で、Ｉ（ｎ）は、ＡＤＣ３１２ａの出力であり、Ｑ（ｎ）は、ＡＤＣ３１２ｂの出力である。
ＦＭＲスペクトルは、以下のように計算することができる。
Figure 2022536594000004
 ここで、ｋ∈０、１、２、３．．．Ｎ－１である。ＦＭＲスペクトルについての上式でのサイン関数の引き数における第２項はτに依存し、２つのミキサ・チャネル間のフェーズ不均衡を補償するのに使用することができる。フェーズ不均衡は、ミキサのアナログ的な性質の結果として生じることがある。
デジタル・ボード３０４はさらに、２つのループバック・ライン３１４ａ及び３１４ｂ、並びに同期／クロック接続部３１６ａを備える。ループバック・ライン３１４ａは、ＤＡＣ３１０ａの出力をＡＤＣ３１２ａの入力に通信可能なように結合する。ループバック・ライン３１４ｂは、ＤＡＣ３１０ｂの出力をＡＤＣ３１２ｂの入力に通信可能なように結合する。
マイクロ波ボード３０６（本出願においては、マイクロ波サブシステム３０６とも呼ばれる）は、ループバック・ライン３１７をさらに備える。
デジタル・ボード３０４上のループバック・ライン３１４ａ及び３１４ｂ、並びにマイクロ波ボード３０６上のループバック・ライン３１７は、任意選択であり、読出しシステム３００の他の要素をバイパスするのに使用することができる。
読出しシステム３００はさらに、２つの再構成フィルタ３１８ａ及び３１８ｂ、並びに２つのアンチエイリアシング・フィルタ３２０ａ及び３２０ｂを備える。再構成フィルタ３１８ａ及び３１８ｂは、デジタル入力から帯域制限されたアナログ信号を生成するのに使用することのできる低域通過アナログ・フィルタである。アンチエイリアシング・フィルタ３２０ａ及び３２０ｂは、対象となる帯域にわたってサンプリング定理を少なくともほぼ満たすために、受信信号を帯域制限するのに使用することのできる低域通過アナログ・フィルタである。
マイクロ波ボード３０６は、基準マイクロ波信号を供給する電圧制御発振器（ＶＣＯ）／フェーズ・ロック・ループ（ＰＬＬ）３２２、ミキサ３２４及び３２６、並びにプログラマブル減衰器３２８を備える。マイクロ波ボード３０６はさらに、増幅器３３０、３３２、３３４、及び３３６を備える。増幅器３３０、３３２、３３４、及び３３６を使用して、超伝導回路３０２から受信した信号のレベル制御を実現することができる。マイクロ波ボード３０６はさらに、デジタル・ボード３０４上のＦＰＧＡ３０８からの信号によって制御可能なマイクロ波スイッチ３３８を備える。一実装では、ミキサ３２４及び３２６は複素ミキサである。
読出しシステム３００はさらに、増幅器３４０、減衰器３４２及び３４４、サーキュレータ３４６及び３４８、並びにＤＣブロック３５０及び３５２を備える。ＤＣブロック３５０及び３５２は、超伝導回路３０２との間の入力ライン及び出力ラインのそれぞれでの断熱層として使用することができる。
一実装では、増幅器３４０及び減衰器３４２は、４Ｋで動作することができる。減衰器３４４は、０．６Ｋで動作することができる。サーキュレータ３４６及び３４８、並びにＤＣブロック３５０及び３５２は、８ｍＫで動作することができる。
例示的な一実装では、６０個の共振器及び２．５ＧＨｚの帯域幅を使用して、ほぼ６００Ｍｂｐｓのデータ転送速度を、シフト・レジスタ段の動作時間２５ｎｓで実現することができる。
図３の読出しシステム３００の動作方法は、ＰＣＴ特許出願第国際公開第２０１６ＵＳ３１８８５号（国際特許出願公報第国際公開第２０１６１８３２１３Ａ１号として公開）に記載されている。
低温サブシステム（図３には図示せず）を使用して、超伝導回路３０２を数ｍＫ（ミリケルビン）ほどの低温にまで冷却してもよい。
超伝導キュービット用の周波数多重化読出し（ＦＭＲ）技術
図４には、前述のようなＦＭＲ技術を組み込んでもよいデジタル・コンピュータ４０２及び量子コンピュータ４０４を含む、少なくとも１つの例示的な実装によるハイブリッド・コンピューティング・システム４００が示してある。デジタル・コンピュータ４０２は、本出願においてデジタル・プロセッサとも呼ばれる。
デジタル・コンピュータ４０２は、ＣＰＵ４０６、ユーザインターフェース要素４０８、４１０、４１２、及び４１４、ディスク４１６、制御装置４１８、バス４２０、並びにメモリ４２２を備える。メモリ４２２は、ＢＩＯＳ４２４、オペレーティングシステム４２６、サーバモジュール４２８、計算モジュール４３０、量子プロセッサモジュール４３２、読出しモジュール４３４、及びハイブリッド・コンピューティング・システム４００を動作させるのに使用できる他のモジュールを含む。
デジタル・コンピュータ４０２は、時として、本明細書においては単数形で言及することになるが、このことは、その用途を単一のデジタル・コンピュータに限定するものではない。このシステム及び方法は、分散コンピューティング環境で実施することもでき、この環境では、タスク又は命令のセットが、通信ネットワークを介してリンクされた遠隔の処理装置によって実施又は実行される。分散コンピューティング環境においては、コンピュータ読取り可能及び／又はプロセッサ読取り可能な命令（時として、プログラム・モジュールとして知られている）、アプリケーションのプログラム及び／又はデータは、局所及び／又は遠隔のメモリ記憶装置（たとえば、コンピュータ読取り可能及び／又はプロセッサ読取り可能で持続的な媒体）に記憶されてもよい。
量子コンピュータ４０４は、量子プロセッサ４３６、読出し制御システム４３８、キュービット制御システム４４０、及びカプラ制御システム４４２を備える。量子コンピュータ４０４は、１つ又は複数の超伝導共振器を含むＦＭＲ技術を組み込むことができる。コンピューティング・システム４００は、図３の読出しシステム３００などの読出しシステムを備えることができる。
図５は、ハイブリッド・コンピューティング・システム、たとえば図４のコンピューティング・システム４００をプログラムする例示的な方法５００の流れ図である。方法５００は、動作５０２～５１６を含むが、代替実装においては、ある特定の動作が省略されてもよく、及び／又は追加の動作が追加されてもよいことが当業者には理解されよう。各動作の順序は、もっぱら例示的な目的で示したものであって、代替実装では変更してよいことが当業者には理解されよう。
５０２において、方法５００が開始する。５０４において、プロセッサベースのシステム、たとえば、デジタル・プロセッサベースのシステムは、量子プロセッサ（たとえば、図４の量子プロセッサ４３６）をプログラムする。量子プロセッサをプログラムすることは、量子プロセッサの複数のタイルを並列にプログラムすることを含んでもよい。たとえば、図５に示すように、量子プロセッサをプログラムすることは、５０６において第１のタイルをプログラムすることと、それと並列に５０８において第２のタイルをプログラムすることとを含むことができる。第１のタイルをプログラムすることの持続時間は、第２のタイルをプログラムすることの持続時間と、少なくともほぼ同じでもよい。これに関連して、「ほぼ」という用語は、第１のタイルのプログラミングの持続時間が、第２のタイルのプログラミングの持続時間の１０％以内であることを指す。量子プロセッサをプログラムすることは、量子プロセッサによる計算（たとえば、量子アニーリング）に備えて、及び／又は量子プロセッサの較正中に生じてもよい。
５１０において、プロセッサベースのシステムは、たとえば、量子プロセッサベースのシステムの構成要素を介して、量子プロセッサのキュービットを読み出す。読出しは、たとえば、量子プロセッサによる計算の後に（たとえば、量子アニーリングの後に）、及び／又は量子プロセッサの較正中に生じてもよい。量子プロセッサのキュービットを読み出すことは、単一のタイルでの複数のキュービットを並列に読み出すこと、及び／又は複数のタイルでの複数のキュービットを並列に読み出すことを含むことができる。たとえば、図５に示すように、キュービットを読み出すことは、５１２において第１のタイルでのキュービットを読み出すことと、それと並列に５１４において第２のタイルでのキュービットを読み出すこととを含むことができる。５１６において、方法５００は終了する。
第１のタイルでのキュービットを読み出すことの持続時間は、第２のタイルでのキュービットを読み出すことの持続時間と、少なくともほぼ同じでもよい。これに関連して、「ほぼ」という用語は、第１のタイルでのキュービットを読み出すことの持続時間が、第２のタイルでのキュービットを読み出すことの持続時間の１０％以内であることを指す。
本出願に記載されるシステム及び方法は、ＦＭＲＲ技術を量子プロセッサの構造にスケーラブルに統合することができる。ＦＭＲＲ技術の従来の用途では、ＦＡＳＴＲ検出器は通常、量子プロセッサの周囲に配置される。プロセッサ内の量子デバイス（たとえば、キュービット）から、量子プロセスの周囲にあるＦＡＳＴＲ検出器にデータを移動するのに必要な時間は、固有の読出し待ち時間を生成することができる。この待ち時間は、量子デバイスとＦＡＳＴＲ検出器の間のシフト・レジスタ段の数に比例することができる。最長待ち時間を有する量子デバイスは、量子プロセッサの読出し時間全体に下界を設定する。ＦＭＲＲ技術が量子プロセッサの周囲に配置されると、量子プロセッサの寸法（たとえば、幅）は、量子プロセッサの読出し時間に下界を確定することができる。
本出願に記載される技術は、ＦＡＳＴＲ検出器を量子プロセッサ内の量子デバイス（たとえば、キュービット）と、従来の構成よりも緊密に統合することを含む。
本出願において、この技術は（本出願ではユニット・タイルとも呼ばれる）タイルと呼ばれる構築物を含む。このタイルは、実質的に一定の待ち時間、及び実質的に一定の読出し時間を有することができる。各タイルのグリッドは、個々のタイルと同じ総待ち時間及び同じ総読出し時間を有することができる。
この技術の利点は、この技術がスケーラブルな読出しシステムを提供することである。実装によっては、読出しシステムは、読み出される装置の数によって変化する実行時のコストを発生させることなく変化することができる。一実装では、読出しシステムを変化させることは、単一のマイクロ波ラインに取り付けられることがあるＦＡＳＴＲ検出器の数、及び読出しシステム内のマイクロ波ラインの数によって制限される。
本出願に記載されるシステム及び方法は、シフト・レジスタから状態をロードすることができるＤＡＣとＦＡＳＴＲ検出器を統合する。従来の方法では、量子プロセッサをプログラムすることは、多数のアナログ・ラインを使用して、ＤＡＣのグリッドを制御することができる。たとえば、米国特許出願第１５／７２６，２３９号（米国特許出願公報第２０１８０１０１７８６Ａ１号としても公開されている）を参照のこと。実際には、利用可能なアナログ・ラインの数が制約されることもある。例示的な一実装では、量子プロセッサ内のＤＡＣをプログラムするのに１８５本のアナログ・ラインを使用することができる。相対的に少ないアナログ・ラインを使用することによって、プログラミング時間を増やすことができる。
従来の技術を変化させることは、極めて複雑になることがあり（たとえば、アナログ・ラインを相対的に多く追加する必要がある場合）、又は極めて時間がかかることがある（たとえば、変化させることによってプログラミング時間が増える場合）。
本出願に記載されるシステム及び方法は、使用するアナログ・ラインの数を減らして、従来の入力／出力技術と比べて大規模のプロセッサをプログラム及び制御することができる。例示的な一実装では、１０本～３０本のアナログ・ラインを使用して、量子プロセッサ内のＤＡＣをプログラムすることができる。一実装は、複数のタイルからなる集合体を備え、各タイルは、アナログ・ラインの単一のセットによってまとめて制御することができるシフト・レジスタのそれぞれのセットを備える。タイルのプログラミング時間は、実質的に固定することができ、複数のタイルからなる集合体のプログラミング時間は、単一のタイルのプログラミング時間と実質的に同じとすることができる。量子プロセッサを備えるシステムの拡張性は、単一のマイクロ波ラインに取り付けられることがあるＦＡＳＴＲ検出器の数によって、及びシステム内のマイクロ波ラインの数によって少なくとも部分的に決定することができる。
前述の様々な実施形態を組み合わせて、さらなる実施形態を実現することができる。本明細書の具体的な教示及び定義と矛盾しない範囲で、本明細書において言及され、及び／又は出願データ・シートに一覧表示されるすべての米国特許、米国特許出願公報、米国特許出願、外国特許、外国特許出願及び非特許公報は次の、２０１８年２月２０日出願の「SYSTEMS AND METHODS FOR COUPLING A SUPERCONDUCTING TRANSMISSION LINE TO AN ARRAY OF RESONATORS」と題するＰＣＴ特許出願第ＰＣＴ／ＵＳ２０１９／１８７９２号、２０１６年５月１１日出願の「FREQUENCY MULTIPLEXED RESONATOR INPUT AND/OR OUTPUT FOR A SUPERCONDUCTING DEVICE」と題するＰＣＴ特許出願第ＰＣＴ／ＵＳ２０１６／０３１８８５号（国際特許出願公報第国際公開第２０１６１８３２１３Ａ１号としても公開されている）、２０１４年１０月７日に特許権が付与された「SYSTEMS AND METHODS FOR SUPERCONDUCTING FLUX QUBIT READOUT」と題する米国特許第８，８５４，０７４号、２０１２年５月１日に特許権が付与された「SYSTEMS, METHODS, AND APPARATUS FOR QUBIT STATE READOUT」と題する米国特許第８，１６９，２３１号、双方とも「QUANTUM FLUX PARAMETRON BASED STRUCTURES (E.G. MUXES, DEMUXES, SHIFT REGISTERS), ADDRESSING LINES AND RELATED METHODS」と題する、２０１７年１０月５日出願の米国特許出願第１５／７２６，２３９号（米国特許出願公報第ＵＳ２０１８０１０１７８６Ａ１号としても公開されている）及び２０１８年１０月４日出願の国際ＰＣＴ出願公報第国際公開第２０１９／０７０９３５Ａ２号、２０１９年５月２２日出願の「SYSTEMS AND METHODS FOR EFFICIENT INPUT AND OUTPUT TO QUANTUM PROCESSORS」と題する米国仮特許出願第６２／８５１，３７７号、並びに２０１９年６月１１日出願の「INPUT/OUTPUT SYSTEMS AND METHODS FOR SUPERCONDUCTING DEVICE」と題する米国仮特許出願第６２／８６０，０９８号を含むが、これらに限定されず、これらすべてを参照によって本明細書に援用する。必要ならば、様々な特許、出願、及び文献の、システム、回路、及び考え方を利用するよう各実施形態の態様を修正して、さらに別の実施形態を実現することができる。
上記詳細な説明に照らして、実施形態に上記その他の変更を加えることができる。一般に、以下の特許請求の範囲においては、使用される用語は、本明細書及び特許請求の範囲に開示された特定の実施形態に特許請求の範囲を限定するものと解釈すべきではなく、こうした特許請求の範囲が権利を有する均等物の全範囲に加えて、実現可能なすべての実施形態を含むと解釈すべきである。したがって、特許請求の範囲は、本開示によって限定されない。

Claims (33)

  1. 複数のタイルを備える量子プロセッサであって、前記複数のタイルが第１のグリッド内に配置され、前記複数のタイルのうち第１のタイルが、
    第１のキュービットと、
    周波数多重化共振（ＦＭＲ）読出し装置に通信可能なように結合された少なくとも１つのシフト・レジスタ段を含むシフト・レジスタと、
    キュービット読出し装置と、
    複数のデジタル・アナログ変換器（ＤＡＣ）バッファ段と、
    第２のグリッド内に配置された複数のシフト・レジスタ・ロード可能なＤＡＣと
    を備える、量子プロセッサ。
  2. 前記第１のキュービットが、前記キュービット読出し装置に通信可能なように結合される、請求項１に記載の量子プロセッサ。
  3. 前記複数のＤＡＣバッファ段のうちの少なくとも１つが、前記複数のシフト・レジスタ・ロード可能なＤＡＣのうちの少なくとも１つに通信可能なように結合される、請求項１に記載の量子プロセッサ。
  4. 前記第１のキュービットが超伝導キュービットである、請求項１に記載の量子プロセッサ。
  5. 前記超伝導キュービットが超伝導磁束キュービットである、請求項４に記載の量子プロセッサ。
  6. マイクロ波伝送線路をさらに備え、前記マイクロ波伝送線路が、ＦＭＲ読出し装置に通信可能なように結合される、請求項１に記載の量子プロセッサ。
  7. 前記ＦＭＲ読出し装置が超伝導共振器を備える、請求項１に記載の量子プロセッサ。
  8. 前記第１のグリッド及び前記第２のグリッドが、超伝導集積回路上で互いに散在している、請求項１に記載の量子プロセッサ。
  9. 前記ＦＭＲ読出し装置、及び前記複数のシフト・レジスタ・ロード可能なデジタル・アナログ変換器（ＤＡＣ）が、同じ超伝導集積回路上に存在する、請求項１に記載の量子プロセッサ。
  10. 少なくとも１つの伝送線路インダクタンスを含む伝送線路と、
    超伝導共振器と、
    前記超伝導共振器を前記伝送線路に通信可能なように結合する結合キャパシタンスと
    をさらに備える、請求項１に記載の量子プロセッサ。
  11. 前記ＦＭＲ読出し装置が、超伝導バイアによって前記量子プロセッサの少なくとも１つの他の要素に通信可能なように結合される、請求項１に記載の量子プロセッサ。
  12. 前記ＦＭＲ読出し装置が、バンプ接合又はハンダ接合のうち少なくとも１つによって前記量子プロセッサの少なくとも１つの他の要素に通信可能なように結合される、請求項１に記載の量子プロセッサ。
  13. 請求項１～１２のいずれか一項の前記量子プロセッサを備えるハイブリッド・コンピューティング・システムであって、
    少なくとも１つのデジタル・プロセッサと、
    前記少なくとも１つのデジタル・プロセッサに通信可能なように結合された少なくとも１つの持続性のプロセッサ読取り可能な媒体であって、前記少なくとも１つのデジタル・プロセッサによって実行されると、前記少なくとも１つのデジタル・プロセッサが前記量子プロセッサをプログラムできるようにするプロセッサ実行可能な命令又はデータのうち少なくとも１つを記憶する、少なくとも１つの持続性のプロセッサ読取り可能な媒体と
    をさらに備える、ハイブリッド・コンピューティング・システム。
  14. 前記少なくとも１つのデジタル・プロセッサが、前記量子プロセッサをプログラムできるようにするために、プロセッサ実行可能な命令又はデータのうち前記少なくとも１つは、前記少なくとも１つのデジタル・プロセッサによって実行されるとき、前記少なくとも１つのデジタル・プロセッサが、前記複数のタイルのうち前記第１のタイルをプログラムできるようにする、請求項１３に記載のハイブリッド・コンピューティング・システム。
  15. 前記少なくとも１つのデジタル・プロセッサが、前記複数のタイルのうち前記第１のタイルをプログラムできるようにするために、プロセッサ実行可能な命令又はデータのうち前記少なくとも１つは、前記少なくとも１つのデジタル・プロセッサによって実行されるとき、前記少なくとも１つのデジタル・プロセッサが、前記複数のシフト・レジスタ・ロード可能なＤＡＣのうちの少なくとも１つをプログラムできるようにする、請求項１４に記載のハイブリッド・コンピューティング・システム。
  16. 前記少なくとも１つのデジタル・プロセッサが、前記量子プロセッサをプログラムできるようにするために、プロセッサ実行可能な命令又はデータのうち前記少なくとも１つは、前記少なくとも１つのデジタル・プロセッサによって実行されるとき、さらに、前記少なくとも１つのデジタル・プロセッサが、前記複数のタイルのうち第２のタイルをプログラムできるようにする、請求項１４に記載のハイブリッド・コンピューティング・システム。
  17. 前記少なくとも１つのデジタル・プロセッサが、前記複数のタイルのうち前記第２のタイルをプログラムできるようにするために、プロセッサ実行可能な命令又はデータのうち前記少なくとも１つは、前記少なくとも１つのデジタル・プロセッサによって実行されるとき、前記少なくとも１つのデジタル・プロセッサが、前記複数のタイルのうち前記第１のタイル及び前記第２のタイルを並列にプログラムできるようにする、請求項１６に記載のハイブリッド・コンピューティング・システム。
  18. 前記少なくとも１つのデジタル・プロセッサが、前記複数のタイルのうち前記第１のタイル及び前記第２のタイルを並列にプログラムできるようにするために、プロセッサ実行可能な命令又はデータのうち前記少なくとも１つは、前記少なくとも１つのデジタル・プロセッサによって実行されるとき、前記第１のタイルをプログラムするのに要する第１の時間が、前記複数のタイルのうち前記第２のタイルをプログラムするのに要する第２の時間と少なくともほぼ同じになるようにする、請求項１６又は１７のいずれか一項に記載のハイブリッド・コンピューティング・システム。
  19. プロセッサ実行可能な命令又はデータのうち前記少なくとも１つは、前記少なくとも１つのデジタル・プロセッサによって実行されると、さらに、前記ハイブリッド・コンピューティング・システムが、前記複数のタイルのうち前記第１のタイルの前記第１のキュービットを、前記複数のタイルのうち前記第１のタイルの第２のキュービットと並列に読み出せるようにする、請求項１３に記載のハイブリッド・コンピューティング・システム。
  20. プロセッサ実行可能な命令又はデータのうち前記少なくとも１つは、前記少なくとも１つのデジタル・プロセッサによって実行されると、さらに、前記ハイブリッド・コンピューティング・システムが、前記複数のタイルのうち前記第１のタイルの前記第１のキュービットを、前記複数のタイルのうち第２のタイルの第３のキュービットと並列に読み出せるようにする、請求項１３又は１９のいずれか一項に記載のハイブリッド・コンピューティング・システム。
  21. プロセッサ実行可能な命令又はデータのうち前記少なくとも１つは、前記少なくとも１つのデジタル・プロセッサによって実行されると、さらに、前記ハイブリッド・コンピューティング・システムが、前記複数のタイルのうち前記第１のタイルの前記第１のキュービット、及び前記複数のタイルのうち第２のタイルの第２のキュービットを読み出せるようにし、前記複数のタイルのうち前記第１のタイルの前記第１のキュービットを読み出すのに要する第１の時間が、前記複数のタイルのうち前記第２のタイルの前記第２のキュービットを読み出すのに要する第２の時間と少なくともほぼ同じである、請求項１３に記載のハイブリッド・コンピューティング・システム。
  22. プロセッサ実行可能な命令又はデータのうち前記少なくとも１つは、前記少なくとも１つのデジタル・プロセッサによって実行されると、さらに、前記少なくとも１つのデジタル・プロセッサが、並列動作において、前記量子プロセッサの少なくとも第１の部分及び前記量子プロセッサの第２の部分を較正できるようにし、前記量子プロセッサの前記第１の部分が、前記量子プロセッサの前記第２の部分に対して非局所的である、請求項１３～１７、１９、又は２１のいずれか一項に記載のハイブリッド・コンピューティング・システム。
  23. 第１の超伝導集積回路であって、量子プロセッサを含み、前記量子プロセッサが複数の超伝導磁束キュービットを含む第１の超伝導集積回路と、
    第２の超伝導集積回路であって、入力／出力システムを含み、前記入力／出力システムが、
    周波数多重化共振読出し装置（ＦＭＲＲ）モジュールに通信可能なように結合された少なくとも１つのシフト・レジスタ段を含むシフト・レジスタ、
    キュービット読出し装置、
    複数のＤＡＣバッファ段、及び
    グリッド内に配置された複数のシフト・レジスタ・ロード可能なデジタル・アナログ変換器（ＤＡＣ）
    を含む第２の超伝導集積回路と
    を備える、量子コンピュータ。
  24. ハイブリッド・コンピューティング・システムをプログラムする方法であって、前記ハイブリッド・コンピューティング・システムが、量子プロセッサ及びデジタル・プロセッサを含み、前記量子プロセッサが複数のタイルを含み、前記複数のタイルが第１のグリッド内に配置され、前記複数のタイルのうち第１のタイルが第１のキュービットを含み、シフト・レジスタが、周波数多重化共振（ＦＭＲ）読出し装置に通信可能なように結合された少なくとも１つのシフト・レジスタ段、キュービット読出し装置、複数のデジタル・アナログ変換器（ＤＡＣ）バッファ段を含み、複数のシフト・レジスタ・ロード可能なＤＡＣが第２のグリッド内に配置され、前記方法が、
    前記デジタル・プロセッサによって前記量子プロセッサをプログラムすることと、
    前記デジタル・プロセッサによって前記量子プロセッサを読み出すことと
    を含む、方法。
  25. 前記デジタル・プロセッサによって前記量子プロセッサを前記プログラムすることが、前記複数のタイルのうち前記第１のタイルをプログラムすることを含む、請求項２４に記載の方法。
  26. 前記複数のタイルのうち前記第１のタイルを前記プログラムすることが、前記複数のシフト・レジスタ・ロード可能なＤＡＣのうち少なくとも１つをプログラムすることを含む、請求項２５に記載の方法。
  27. 前記デジタル・プロセッサによって前記量子プロセッサを前記プログラムすることがさらに、前記複数のタイルのうち第２のタイルをプログラムすることを含む、請求項２４に記載の方法。
  28. 前記複数のタイルのうち前記第１のタイル及び前記第２のタイルを前記プログラムすることが、前記複数のタイルのうち前記第１のタイル及び前記第２のタイルを並列にプログラムすることを含む、請求項２７に記載の方法。
  29. 前記複数のタイルのうち前記第１のタイルをプログラムすることが、第１の持続時間を有し、前記複数のタイルのうち前記第２のタイルをプログラムすることが、第２の持続時間を有し、前記第１の持続時間が、前記第２の持続時間と少なくともほぼ同じである、請求項２７又は２８のいずれか一項に記載の方法。
  30. 前記デジタル・プロセッサによって前記量子プロセッサを前記読み出すことが、前記複数のタイルのうち前記第１のタイルの前記第１のキュービットを、前記複数のタイルのうち前記第１のタイルの第２のキュービットと並列に読み出すことを含む、請求項２４に記載の方法。
  31. 前記デジタル・プロセッサによって前記量子プロセッサを前記読み出すことが、前記複数のタイルのうち前記第１のタイルの前記第１のキュービットを、前記複数のタイルのうち第２のタイルの第３のキュービットと並列に読み出すことを含む、請求項２４又は２９に記載の方法。
  32. 前記デジタル・プロセッサによって前記量子プロセッサを前記読み出すことが、前記複数のタイルのうち前記第１のタイルの前記第１のキュービットを読み出すことと、前記複数のタイルのうち第２のタイルの第２のキュービットを読み出すこととを含み、前記複数のタイルのうち前記第１のタイルの前記第１のキュービットを読み出すのに要する第１の時間が、前記複数のタイルのうち前記第２のタイルの前記第２のキュービットを読み出すのに要する第２の時間と少なくともほぼ同じである、請求項２４に記載の方法。
  33. 並列動作において、前記量子プロセッサの少なくとも第１の部分及び前記量子プロセッサの第２の部分を較正することをさらに含み、前記量子プロセッサの前記第１の部分が、前記量子プロセッサの前記第２の部分に対して非局所的である、請求項２４～２８、３０、又は３２のいずれか一項に記載の方法。
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