CN2613818Y - 用于超导储能装置的主控制器 - Google Patents
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- 238000004146 energy storage Methods 0.000 title claims abstract description 14
- 230000009977 dual effect Effects 0.000 claims description 21
- 238000004891 communication Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 230000003068 static effect Effects 0.000 claims description 3
- 238000013519 translation Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 5
- 238000013461 design Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 238000011217 control strategy Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 101710092886 Integrator complex subunit 3 Proteins 0.000 description 1
- 102100025254 Neurogenic locus notch homolog protein 4 Human genes 0.000 description 1
- 230000002968 anti-fracture Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002887 superconductor Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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Abstract
用于超导储能装置的主控制器属于超导储能装置技术领域，其特征在于它是一种含有实现控制算法的主DSP(数字信号处理器)和产生脉宽调制(PWM)信号的从DSP并用标准STD总线连接的主控制器。其中主、从两个DSP通过带仲裁电路的双口RAM相连；主DSP通过带锁存的并行输出端口向PWM驱动电路发出PWM控制信号；主DSP还通过RS232驱动器与PC机相连，以便对控制过程实现实时监视；可编程逻辑器件实现主DSP的其它数字逻辑操作，同时在程序失控下实现主DSP复原。它有严格的标准化、广泛的兼容性、高度的模块化、高度的可靠性和结构简单的优点。
Description
技术领域
用于超导储能装置的主控制器属于超导储能技术领域。
背景技术
DSP模板的设计思路是设计一种具有强大的计算和数据处理能力，I/O接口丰富，符合STD总线标准的通用控制模板。这样用多个同样的模板就可以组成一个简单的多CPU系统。对于多CPU的系统，CPU之间的协作和系统资源的共享是设计中的核心问题。基于以上想法，本系统采用固定的主、从机模式，主、从DSP模板相同。DSP模板通过板上跳线选择工作在主机状态还是从机状态。主机作为系统的主控设备，可主动的访问STD总线上的所有设备，从机只作为系统中的一个I/O设备，不能直接访问STD总线上的其它资源，从而避免了总线冲突的可能。目前，市场上还没有这种通用控制模板。
发明内容
本实用新型的目的在于提供一种高性能、通用性好，且扩展方便的用于超导储能装置的主控制器。
本实用新型的特征：
它是一种含有实现控制算法的主DSP和产生脉宽调制(PWM)信号的从DSP，并用标准STD总线连接的主控制器，它含有
主DSP；
从DSP；
双口RAM：实现主、从DSP之间的数据通信和交换，内含仲裁电路防止两个端口的读写冲突，该双口RAM的一端与主DSP相连，另一端经STD总线与从DSP相连；
外存储器RAM：是一种高速静态存储器，它经STD总线与主DSP地址总线和数据总线互连；
EEPROM：系统上电时，主DSP使该EEPROM载入程序和处理用的数据，该EEPROM与主DSP的地址线和数据线相连；
带锁存的并行输出端口：它的输入端经数据线与产生PWM控制信号的主DSP的数据输出端相连，该并行输出端口可自动保持上述PWM控制信号，直到下一次输入，输出用于控制PWM驱动电路；
数字驱动器：用于提高信号的驱动能力，它含有：
驱动器1：它的数据输入端与主DSP的数据输出相连而它的数据输出端与双口RAM的数据输入端相连，同时它又设有外部中断信号输入端；
驱动器2、3：实现主DSP的数据总线、地址总线和STD的数据总线、地址总线的连接；
RS232驱动器：它的输入端与主DSP的地址线、数据线和控制线相连，而它的输出端经外加的另一个驱动器把信号调制成符合RS232标准的电平后和PC机相连监控系统的运行状态；
CPLD可编程逻辑器件：实现主DSP模板上的其他数字逻辑；主DSP和STD的地址转换通过CPLD的地址输入端和与STD地址总线相连的CPLD输出端来实现；所有经过上述数字驱动器1过来的外部中断信号进入CPLD中，经中断仲裁后，向主DSP发出中断信号；
锁存器：用于暂存主DSP的地址和数据，再在STD地址线的控制下向双口RAM的输出部分低位地址；
看门狗：它的复位端与CPLD可编程逻辑器件的相应端相连，它可在程序失控时，在主DSP控制下把主DSP复位重新启动程序；
上电启动：它向主DSP和CPLD可编程逻辑器件分别发出启动信号，启动主控制系统。所述的主DSP、从DSP都采用TI公司的TMS320CS32型32位浮点DSP。所述的双口RAM系用IDT7130芯片。
实验证明它具有严格的标准化、广泛的兼容性、高度的模块化、高可靠性的特点。
附图说明：
图1.超导储能装置控制系统示意图。
图2.本实用新型现用的主控制器电路原理框图。
图3.U1、U2、U4、U5芯片的电路连接图。
图4.U6、U7、U8、U9、U10芯片的电路连接图。
图5.U3、U11、U12、U13、U14、U15芯片的电路连接图。
图6.U16、U17芯片的电路连接图。
具体实施方式：
超导储能(SMES)是超导技术在电力系统中非常有前景的一种应用，它在电力系统中应用的研究可归结为两个方面：提高电力系统的稳定性和改善用户的电能质量。SMES在电力系统不同的应用，要求建立并实现不同控制目标下的控制算法和控制装置。因此，研究用于超导储能的控制器，是有重要意义的。
本装置采用高性能、通用性强且扩展方便的全数字控制系统，不仅实现了SMES装置所需的高速高精度控制策略，还采用通用开放式结构，即除信号调理，驱动和保护电路外，控制系统的主控制器采用STD总线的模块化结构，使用者可根据不同的控制目标和控制算法来选择合适性能的硬件模块。实现了在不同的控制目标和控制策略下，系统硬件所需的改动最小。控制系统的结构如图1所示，分为主控制器和外围电路两个部分。
外围电路包括：调理电路、保护电路和驱动电路。其主要功能是提供主控制器与主电路之间的接口。
主控制器包括主DSP和从DSP，其功能是实现系统上层的控制策略，实现控制算法并产生IGBT的触发逻辑。其中，主DSP模板实现控制算法；从DSP模板产生PWM脉冲信号，主、从DSP模板之间通过双口RAM进行通信。主控制器的每个功能都由不同的硬件模块实现，这些模块相对独立，每个模块具有标准化的接口，相互之间通过标准的STD总线连接，以利于相互连接和今后的扩展。
STD总线是一种面向工业控制领域的8位微处理器总线标准。增强型的STD总线规范也支持16位和32位的微处理器，且与8位总线模板相兼容。其优点在于：
1.严格的标准化，广泛的兼容性。STD总线标准对插件尺寸、插脚分配、电气标准、信号定义和读写时序等都由严格的规定，保证了按这一标准设计的各种模板都有良好的兼容性。
2.小板结构，高度的模块化。所有模板的标准尺寸为165.1×114.3mm，这种小板结构在机械强度、抗断裂、抗震动和抗干扰等方面具有优越性，同时每个模板只实现一到两种功能，具有良好的可扩展性。
3.面向I/O的设计，总线信号简单，简化模板设计，拥有众多的产品支持。
4.为工控领域设计的总线标准，高可靠性。
DSP模板具有强大的计算和数据处理能力，I/O接口丰富，符合STD总线标准的通用控制模板；即可单独应用，又能方便的与市场上流行的各种I/O设备相连接，快速、灵活的构成一个较复杂的系统；而且模板本身即可以在系统中作为主控设备，又可以作为I/O设备来使用。因此，多个同样的模板就可以组成一个简单的多CPU系统。
主DSP控制器原理框图如图2除去从DSP外的部分所示，电路原理图如附图3~6所示，其中，各芯片及功能如下：
主DSP(附图3-U1：TMS320CS32)：
控制器采用TI公司的TMS320C32型32位浮点DSP作为CPU，在40M时钟下其指令周期为50ns。由于采用数据与程序总线分开的Harvard结构，流水线式(PIPELINE)操作和精简(RISC)指令集，这种DSP可在一个指令周期内完成一至两个指令，包括单精度的浮点乘法运算，它拥有强大的浮点计算能力和更高的计算精度，适用于实现复杂算法和高性能控制。
TMS320C32有32位数据线和24位地址线，而市场上常见的STD总线的I/O模板都是8位数据宽度，为了保证模板的兼容性和简化布线，采用8位的STD总线标准。
STD的数据总线STD_D0~STD_D7通过总线驱动器(U15)与DSP的低8位数据总线D0~D7相连。
STD的地址总线STD_A0~STD_A15通过总线驱动器(U14和U15)与DSP的地址数据总线A0~A15相连。
DSP的地址信号A16～A23和STD总线地址信号STD_A10~STD_A15则通过外加逻辑CPLD(U2)进行转换。
STD总线控制信号和DSP的控制信号通过外加逻辑CPLD(U2)进行转换。
对于多CPU系统，CPU之间的协作和系统资源的贡献是核心问题。本系统采用固定的主、从机模式，DSP通过板上跳线选择工作在主机状态还是从机状态。主机作为系统的主控设备，可主动的访问STD总线上的其他资源，从而避免了总线冲突的可能。
双口RAM(附图5-U3：IDT7130)：
主、从机之间的数据通信与交换通过从机上的双口RAM进行。双口RAM的一端同DSP的外总线(D0～D7，A0～A9)相连，另一端同STD总线(STD_D0~STD_D7，STD_A0~STD_A9)相连。受STD总线标准的数据宽度的限制，选用8位数据宽度的双口RAM，其访问时间为55ns。双口RAM的电路设计解决了保证两个端口的读写不发生冲突，即两个CPU同时对同一地址进行操作时不发生错误。实际选用的双口RAM芯片内部具备仲裁电路，当某个CPU对一个地址进行访问时，如果另一个CPU对这个地址的操作正在进行，则仲裁电路将后发生的访问请求挂起，直到当前操作完成为止。根据双口RAM芯片上指示仲裁电路状态的信号，双口RAM的接口电路完成的功能是判断是否应该给DSP的读写操作插入等待状态，使得DSP在其访问请求被挂起时，可以继续等待读写的完成。
外存储器RAM(附图4-U7，U8，U9，U10：ISSI1024)：
TMS320CS32型DSP内部只有512字大小的存储器，而作为通用的控制器，本DSP模板的目标是用来实现高精度的复杂算法，因此，需要外扩存储器以适应复杂程序和大量数据的存储需要。另外，当要访问的程序和数据位于外存储器时，如果外存储器读写速度过慢，DSP将额外的插入等待周期，这将大大的降低程序的执行速度。而本电路中选用的4片128K×8位高速静态存储器芯片，读写时间为15ns，而TMS320CS32外总线的无等待的读写时间是25ns，所以在访问外存储器时，不需要插入等待周期。
DSP的地址总线(A0～A16)，数据总线(D0～D31)与4片存储器分别相连，其中B0_B0#，B0_B1#，B0_B2#，B0_B3#分别为DSP对4片存储器的控制信号端。
EEPROM(附图4-U6：SST29EE010)：
系统上电时，DSP将U6载入程序和数据。U6中事先已存有处理程序，与DSP的地址线(A0～A16)和数据线(D0～D7)相连接。
16位并行输出端口(附图5-U11：ACT16373)：
为了方便的发出PWM信号，即DSP输出信号，模板上实现了一个带锁存的16位并行输出端口，每次DSP刷新锁存器的内容后，其输出都将自动保持至下一次刷新过程为止，这样可以同时对16个开关器件进行控制，实现较复杂的电路拓扑的PWM控制。
DSP通过数据线(D0～D15)将信号送入U11，U11数据输出端口(DO0～DO15)将自动保持D0～D15送入的信号，直到下一次输入。
数字驱动器(附图5-U12，U14，U15：ACT16245)：
数字驱动器是用来提高信号的驱动能力(提高其输出功率)。
U12的DI0～DI7为外部输入信号，通过U12与DSP数据总线相连，可以提高信号本身的数字驱动能力。外部中断信号EXI0～EXI3经U12，提高该信号的驱动功率，输出为EXINT0～EXINT3，送入CPLD(U2)中。
U14、U15保证了DSP数据总线(D0～D7)、地址总线(A0～A15)和STD数据总线(STD_D0~STD_D7)、地址总线(STD_A0~STD_A15)的连接。
RS232驱动器(附图6-U17：MAX3227)：
通用异步收发器(附图6-U16：OX16C950)
高速RS232接口，采用16C950作为通用异步收发器(UART)，其最高波特率高达60Mbps，片内有128字节的先入先出存储器(FIFO)，可以实现高速数据缓冲。外加的驱动器U17将16C950的输出信号调制成符合RS232标准的电平。通过高速RS232接口，DSP模板可以直接和PC相连，在实际的控制系统设计中，通过PC机可以监控DSP模板的运行状态，从而使系统进一步扩展以符合复杂控制系统的需要。
CPLD可编程逻辑器件(附图3-U2：EPM7128QC)：
CPLD可编程逻辑器件，实现DSP模板上的其他数字逻辑，包括译码、上电启动、接口转换和双口RAM的冲突仲裁等。CPLD的集成化程度较低，但它的逻辑固化在片内，可以省掉一片逻辑载入用的ROM，所以更加适合本系统I/O管脚多，逻辑较为简单而电路板的面积又有限的情况。本模板选用ALTERA公司的EPM7128QC型CPLD，它有84个I/O端口，可以反复擦写100次以上，具有在系统编程(ISP)能力，对于电路的调试非常方便。采用CPLD技术，不仅减少了电路所用芯片的数量，还大大提高了电路的可靠性，同时，由于采用AHDL语言设计CPLD的逻辑，电路的逻辑直观易懂，缩短了开发周期。
DSP和STD的地址转换通过CPLD的A16～A23和STD_A10～STD_A15实现；
所有中断信号(外部中断EINT0～EINT3，双口RAM U3的中断信号INT#L、INT#R，STDU13的中断信号INTRQ#，通用异步收发器U16的中断信号INT)进入CPLC中，经过中断仲裁，输出中断信号INT0#～INT3#到DSP。
看门狗(附图3-U4：MAX705)：
为了提高控制器的可靠性，DSP模板上设计了看门狗电路，用于在程序失控的情况下将DSP模板复位并重新启动板上的程序。
上电启动(附图3-U5：MAX705)：
系统一上电，U5的DSP_RST#向DSP，DSP_RST#和ROMBT#向CPLD分别发出启动信号，启动整个模板。
本装置是一个通用和开放的控制系统，完全适用于超导储能装置高速高精度控制的要求。当控制策略改变时，硬件模块基本不需改变；外围电路也可通过标准接口同本控制板连接。
Claims (3)
1.用于超导储能装置的主控制器，含有数字信号处理器(DSP)，其特征在于，它是一种含有实现控制算法的主DSP和产生脉宽调制(PWM)信号的从DSP，并用标准STD总线连接的主控制器，它含有
主DSP；
从DSP；
双口RAM：实现主、从DSP之间的数据通信和交换，内含仲裁电路防止两个端口的读写冲突，该双口RAM的一端与主DSP相连，另一端经STD总线与从DSP相连；
外存储器RAM：是一种高速静态存储器，它经STD总线与主DSP地址总线和数据总线互连；
EEPROM：系统上电时，主DSP使该EEPROM载入程序和处理用的数据，该EEPROM与主DSP的地址线和数据线相连；
带锁存的并行输出端口；它的输入端经数据线与产生PWM控制信号的主DSP的数据输出端相连，该并行输出端口可自动保持上述PWM控制信号，直到下一次输入。输出用于控制PWM驱动电路；
数字驱动器：用于提高信号的驱动能力，它含有：
驱动器1：它的数据输入端与主DSP的数据输出相连而它的数据输出端与双口RAM的数据输入端相连，同时它又设有外部中断信号输入端；
驱动器2、3：实现主DSP的数据总线、地址总线和STD的数据总线、地址总线的连接；
RS232驱动器：它的输入端与主DSP的地址线、数据线和控制线相连，而它的输出端经外加的另一个驱动器把信号调制成符合RS232标准的电平后和PC机相连的监控系统的运行状态；
CPLD可编程逻辑器件：实现主DSP模板上的其他数字逻辑；主DSP和STD的地址转换通过CPLD的地址输入端和与STD地址总线相连的CPLD输出端来实现；所有经过上述数字驱动器1过来的外部中断信号进入CPLD中，经中断仲裁后，向主DSP发出中断信号；
锁存器：用于暂存主DSP的地址和数据，再在STD地址线的控制下向双口RAM输出部分低位地址；
看门狗：它的复位端与CPLD可编程逻辑器件的相应端相连，它可在程序失控时，在主DSP控制下把主DSP复位重新启动程序；
上电启动：它向主DSP和CPLD可编程逻辑器件分别发出启动信号，启动主控制系统。
2.根据权利要求1所述的用于超导储能装置的主控制器，其特征在于：所述的主DSP、从DSP都采用TI公司的TMS320CS32型32位浮点DSP。
3.根据权利要求1所述的用于超导储能装置的主控制器，其特征在于：所述的双口RAM系用IDT7130芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 03245068 CN2613818Y (zh) | 2003-04-11 | 2003-04-11 | 用于超导储能装置的主控制器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 03245068 CN2613818Y (zh) | 2003-04-11 | 2003-04-11 | 用于超导储能装置的主控制器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN2613818Y true CN2613818Y (zh) | 2004-04-28 |
Family
ID=34251452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 03245068 Expired - Fee Related CN2613818Y (zh) | 2003-04-11 | 2003-04-11 | 用于超导储能装置的主控制器 |
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| CN (1) | CN2613818Y (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102026248A (zh) * | 2010-12-07 | 2011-04-20 | 广州特信网络技术有限公司 | 超导链路智能监控系统 |
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| CN112949229A (zh) * | 2021-03-30 | 2021-06-11 | 中国科学院上海微系统与信息技术研究所 | 超导高速存储器 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102026248A (zh) * | 2010-12-07 | 2011-04-20 | 广州特信网络技术有限公司 | 超导链路智能监控系统 |
| CN102026248B (zh) * | 2010-12-07 | 2013-01-23 | 廖晓滨 | 超导链路智能监控系统 |
| CN106547714A (zh) * | 2015-11-30 | 2017-03-29 | 上海英联电子科技有限公司 | 具有自适应边沿加速电路的高速rs232发送器电路 |
| CN105629831A (zh) * | 2015-12-27 | 2016-06-01 | 哈尔滨米米米业科技有限公司 | 一种并行数据采集系统 |
| CN109726538A (zh) * | 2019-01-11 | 2019-05-07 | 李庆湧 | 一种声纹识别解锁的移动智能终端及其方法 |
| CN112949229A (zh) * | 2021-03-30 | 2021-06-11 | 中国科学院上海微系统与信息技术研究所 | 超导高速存储器 |
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