CN105629831A - 一种并行数据采集系统 - Google Patents

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Abstract

<b>一种并行数据采集系统，所述系统由ADC0809、双口RAMI芯片DT7005、单片机、CPLD芯片MAX7000S、串行通讯模块组成；所述ADC0809、双口RAMI芯片DT7005、单片机、CPLD芯片MAX7000S通过串行通讯模块连接；所述单片机通过串行通讯模块连接CPLD芯片MAX7000S；所述CPLD芯片MAX7000S通过串行通讯模块连接ADC0809；所述ADC0809通过串行通讯模块连接双口RAMI芯片DT7005。本发明的引入双口RAM，用CPLD芯片实现对A/D转换的控制，数据存储在双口RAM中，主机只需实现对双口RAM存取，就可获得A/D转换数据，提高了主机的利用效率。</b>

Description

一种并行数据采集系统
技术领域
本发明涉及一种数据采集系统，特别涉及一种并行数据采集系统。
背景技术
随着数字时代的到来，数字技术的应用已经渗透到了人类生活的各个方面。数字系统的发展在很大程度上得益于器件和集成技术的发展，著名的摩尔定律（Moore'sLaw）的预言也在集成电路的发展过程中被印证了，数字系统的设计理念和设计方法在这过程中发生了深刻的变化。从电子CAD、电子CAE到电子设计自动化（EDA），随着设计复杂程度的不断增加，设计的自动化程度越来越高。目前，EDA技术作为电子设计的通用平台，逐渐向支持系统级的设计发展；数字系统的设计也从图形设计方案向硬件描述语言设计方案发展。可编程器件在数字系统设计领域得到广泛应用，不仅缩短了系统开发周期，而且利用器件的现场可编程特性，可根据应用的要求对器件进行动态配置或编程，简单易行地完成功能的添加和修改。
在现代工业的发展中，实时测控系统得到广泛应用，这就对高速数字信号处理系统提出了更高的要求。因为要涉及大量的设计，为了提高运算速度，应用了大量DSP器件。数据采集系统是整个系统的核心部分之一，传统方法是应用MCU或DSP通过软件控制数据采集的模/数转换，这样必将频繁中断系统的运行从而减弱系统的数据运算，数据采集的速度也将受到限制。因此，CPLD的方案被认为是数字信号处理系统的最优方案之一，由硬件控制模/数转换和数据存储，从而最大限度地提高系统的信号采集和处理能力。
发明内容
本发明的目的是提供一种并行数据采集系统，用CPLD控制A/D采样与转换,数据写入双口RAM,并可以通过串行接口把数据发送给其他主机。
本发明的目的通过以下技术方案实现：
一种并行数据采集系统，所述系统由ADC0809、双口RAMI芯片DT7005、单片机、CPLD芯片MAX7000S、串行通讯模块组成；所述ADC0809、双口RAMI芯片DT7005、单片机、CPLD芯片MAX7000S通过串行通讯模块连接；所述单片机通过串行通讯模块连接CPLD芯片MAX7000S；所述CPLD芯片MAX7000S通过串行通讯模块连接ADC0809；所述ADC0809通过串行通讯模块连接双口RAMI芯片DT7005。
所述双口RAM芯片具有两组独立的数据、地址和控制线。
运行过程中，时钟产生信号，模拟采样连接8个模拟输入量，一次只许一个模拟输入量进入，经A/D转换为8位数字量；
首先，时钟产生启动信号，所述CPLD向采样开关发出选通信号，选定模拟采样开关，第0路模拟量进入，经A/D转换后，模拟量变为8位数字量存于双口RAM，并且A/D反馈CPLD告知转换完毕；
所述CPLD再选通第1路模拟量进入，重复上述过程；若经过0.1ms则时钟又产生一个脉冲启动信号，CPLD又重新从第0路模拟量选通；在时钟脉冲信号这0.1ms过程中，CPLD顺序通过0~7路模拟开关，在每次选通时须判断是否为第7路模拟量，若是则CPLD不再响应A/D反馈信号，而是等待0.1ms的时钟脉冲信号到达再重新工作；
所述单片机用于与外部PC机通信，PC机查询是否在双口RAM中有新数据，并可经过接口电路将数据读入，由CPLD来控制模拟量的选通，选通后由A/D进行数据采集存于双口RAM，单片机读取双口RAM的值，每次8路信号进行重复。
所述系统的程序流程为：首先将20MHz进行分频处理，然后启动A/D转换，选模拟开关nswitch、开始转换、之后转化结束，读取A/D结果、将结果写到双口RAM中，修改指针nswitch+1，如果nswitch<7的继续加1，直到等于6结束程序，所述使用指针遍历双口RAM。
本发明的有益效果：本发明的一种并行数据采集系统，数据采集系统中引入双口RAM，用CPLD芯片实现对A/D转换的控制，数据存储在双口RAM中，主机只需实现对双口RAM存取，就可获得A/D转换数据，从而有更多的时间处理其他事务，大大提高了主机的利用效率。
附图说明
图1为本发明的整体结构框图；
图2为本发明的软件流程图。
具体实施方式
下面结合附图对本发明作进一步详细说明。
实施例1
如图1、图2所示，一种并行数据采集系统，所述系统由ADC0809、双口RAMI芯片DT7005、单片机、CPLD芯片MAX7000S、串行通讯模块组成；所述ADC0809、双口RAMI芯片DT7005、单片机、CPLD芯片MAX7000S通过串行通讯模块连接；所述单片机通过串行通讯模块连接CPLD芯片MAX7000S；所述CPLD芯片MAX7000S通过串行通讯模块连接ADC0809；所述ADC0809通过串行通讯模块连接双口RAMI芯片DT7005。
所述双口RAM芯片具有两组独立的数据、地址和控制线。
运行过程中，时钟产生信号，模拟采样连接8个模拟输入量，一次只许一个模拟输入量进入，经A/D转换为8位数字量；
首先，时钟产生启动信号，所述CPLD向采样开关发出选通信号，选定模拟采样开关，第0路模拟量进入，经A/D转换后，模拟量变为8位数字量存于双口RAM，并且A/D反馈CPLD告知转换完毕；
所述CPLD再选通第1路模拟量进入，重复上述过程；若经过0.1ms则时钟又产生一个脉冲启动信号，CPLD又重新从第0路模拟量选通；在时钟脉冲信号这0.1ms过程中，CPLD顺序通过0~7路模拟开关，在每次选通时须判断是否为第7路模拟量，若是则CPLD不再响应A/D反馈信号，而是等待0.1ms的时钟脉冲信号到达再重新工作；
所述单片机用于与外部PC机通信，PC机查询是否在双口RAM中有新数据，并可经过接口电路将数据读入，由CPLD来控制模拟量的选通，选通后由A/D进行数据采集存于双口RAM，单片机读取双口RAM的值，每次8路信号进行重复。
所述系统的程序流程为：首先将20MHz进行分频处理，然后启动A/D转换，选模拟开关nswitch、开始转换、之后转化结束，读取A/D结果、将结果写到双口RAM中，修改指针nswitch+1，如果nswitch<7的继续加1，直到等于6结束程序，所述使用指针遍历双口RAM。
实施例2
如图2所示，本发明由ADC0809、双口RAMI芯片DT7005、单片机、CPLD芯片MAX7000S以及串行通讯模块组成，具体来说时钟产生信号，模拟采样连接8个模拟输入量，一次只许一个模拟输入量进入，经A/D转换为8位数字量。首先，时钟产生启动信号，CPLD向采样开关发出选通信号，选定模拟采样开关，第0路模拟量进入,经A/D转换后，模拟量变为8位数字量存于双口RAM，并且A/D反馈CPLD告知转换完毕。CPLD再选通第1路模拟量进入，重复上述过程。若经过0.1ms则时钟又产生一个脉冲启动信号，CPLD又重新从第0路模拟量选通。在时钟脉冲信号这0.1ms过程中，CPLD顺序通过0~7路模拟开关，在每次选通时须判断是否为第7路模拟量,若是则CPLD不再响应A/D反馈信号，而是等待0.1ms的时钟脉冲信号到达再重新工作。单片机用于与外部PC机通信，PC机查询是否在双口RAM中有新数据,并可经过接口电路将数据读入。
其中双口RAM芯片具有两组独立的数据、地址和控制线。可以对任何一个端口进行独立的操作。在没有引入双口RAM之前，CPLD采取中断方式对CPU输送数据时，CPU就会停止当前的工作去处理外部的请求，当处理完外部事件后再回到原来被终止的地方，继续原来的工作，这样就大大影响了CPU的速度，因此引入双口RAM来把CPLD传来的数据存储起来，然后CPU再从双口RAM中读数。
实施例3
如图2所示，本发明的程序流程为首先将20MHz进行分频处理，然后启动A/D转换，选模拟开关nswitch、开始转换、之后转化结束，读取A/D结果、将结果写到双口RAM中，修改指针nswitch+1，如果nswitch<7的继续加1，直到等于6结束程序。本发明中的CPLD管脚配置为：
1、输入管
CLK_IN：时钟输入87
EOC：转换结束输入64
：单片机读命令93
DATA_IN7~DATA_IN0：ADC0809数据读入口52,53,54,55,
65,57,80,56
2、输出管脚
1）A/D管脚
CLK_OUT：时钟分频输出到ADC080979
ALE：通道地址所存信号58
：通道信号76~78
START：启动A/D信号60
OE_ADC：输出允许信号68
2）双口RAM管脚
：片选信号24
：双口RAM写信号22
：双口RAM读信号23
：CPLD8位数据输出端20,21,19,17,
14,9,13,7
：双口RAM13位地址端49,47,45,41,37,36,33,
32,31,30,29,28,27
：单片机读入RAM100。

Claims (4)

1.一种并行数据采集系统，其特征在于：所述系统由ADC0809、双口RAMI芯片DT7005、单片机、CPLD芯片MAX7000S、串行通讯模块组成；所述ADC0809、双口RAMI芯片DT7005、单片机、CPLD芯片MAX7000S通过串行通讯模块连接；所述单片机通过串行通讯模块连接CPLD芯片MAX7000S；所述CPLD芯片MAX7000S通过串行通讯模块连接ADC0809；所述ADC0809通过串行通讯模块连接双口RAMI芯片DT7005。
2.根据权利要求1所述的一种并行数据采集系统，其特征在于：所述双口RAM芯片具有两组独立的数据、地址和控制线。
3.根据权利要求1所述的一种并行数据采集系统，其特征在于：运行过程中，时钟产生信号，模拟采样连接8个模拟输入量，一次只许一个模拟输入量进入，经A/D转换为8位数字量；
首先，时钟产生启动信号，所述CPLD向采样开关发出选通信号，选定模拟采样开关，第0路模拟量进入，经A/D转换后，模拟量变为8位数字量存于双口RAM，并且A/D反馈CPLD告知转换完毕；
所述CPLD再选通第1路模拟量进入，重复上述过程；若经过0.1ms则时钟又产生一个脉冲启动信号，CPLD又重新从第0路模拟量选通；在时钟脉冲信号这0.1ms过程中，CPLD顺序通过0~7路模拟开关，在每次选通时须判断是否为第7路模拟量，若是则CPLD不再响应A/D反馈信号，而是等待0.1ms的时钟脉冲信号到达再重新工作；
所述单片机用于与外部PC机通信，PC机查询是否在双口RAM中有新数据，并可经过接口电路将数据读入，由CPLD来控制模拟量的选通，选通后由A/D进行数据采集存于双口RAM，单片机读取双口RAM的值，每次8路信号进行重复。
4.根据权利要求1所述的一种并行数据采集系统，其特征在于：所述系统的程序流程为：首先将20MHz进行分频处理，然后启动A/D转换，选模拟开关nswitch、开始转换、之后转化结束，读取A/D结果、将结果写到双口RAM中，修改指针nswitch+1，如果nswitch<7的继续加1，直到等于6结束程序，所述使用指针遍历双口RAM。
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