CN115599719A - 一种基于fpga的fifo接口多通道dma控制器 - Google Patents
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Abstract
本发明公开了一种基于FPGA的FIFO接口多通道DMA控制器，包含输入数据分发模块、输入数据缓存模块、输出数据分发模块、输出数据缓存模块、DMA调度模块、DDR输出模块和DDR接口模块；用于将多个数据源的多通道高速数据在内存中进行高速缓存，不占用FPGA片上RAM资源，实现多通道数据的并行、独立、高效存入和存出，数据交互接口为标准FIFO接口，使用者不用关心复杂的DDR3/4(Double Data Rate)接口时序和多通道数据调度，采用硬件描述语言编程实现，参数化配置，兼容其它FPGA平台，可将本发明作为IP在FPGA设计中调用，缩短开发周期，提升开发效率。
Description
技术领域
本发明属于DMA控制技术领域，具体涉及一种基于FPGA的FIFO接口多通道DMA控制器。
背景技术
在现代计算机系统或嵌入式系统中，DMA控制器提供在没有CPU干预情况下允许外设访问系统内存的方法，当外设需要传输数据块时，CPU向DMA控制器配置地址信息，数据大小、中断方式等，随后由外设和DMA控制器完成数据传输，最后产生中断通知CPU传输完成。DMA控制器的出现极大的提升了CPU工作效率，使得CPU可以专心去处理调度、计算等操作，从耗时的数据搬移中解放出来。
在工业和国防领域某些特定场景，系统集成网络、多路高清摄像头、多路光纤等多种数量接口，有多种工作模式动态切换，产生大量多通道高速数据需实时进行缓存或存储，通用DMA控制器存在工作时需CPU配合初始化和响应中断，多通道存取时效率较低，配置流程复杂、占用资源较多、可移植性差等问题。基于FPGA的FIFO接口多通道DMA控制器可以有效解决这些问题，将多个数据源的多通道高速数据在内存中进行高速缓存，不占用FPGA片上RAM(Random Access Memory)资源，实现多通道数据的并行、独立、高效存入和存出，数据交互接口为标准FIFO接口，纯逻辑编程实现，参数化配置，兼容其它FPGA平台，能够作为IP(Intellectual Property)调用。
发明内容
为了克服现有技术的不足，本发明提供了一种基于FPGA的FIFO接口多通道DMA控制器，包含输入数据分发模块、输入数据缓存模块、输出数据分发模块、输出数据缓存模块、DMA调度模块、DDR输出模块和DDR接口模块；用于将多个数据源的多通道高速数据在内存中进行高速缓存，不占用FPGA片上RAM资源，实现多通道数据的并行、独立、高效存入和存出，数据交互接口为标准FIFO接口，使用者不用关心复杂的DDR3/4(Double Data Rate)接口时序和多通道数据调度，采用硬件描述语言编程实现，参数化配置，兼容其它FPGA平台，可将本发明作为IP在FPGA设计中调用，缩短开发周期，提升开发效率。
本发明解决其技术问题所采用的技术方案如下：
一种基于FPGA的FIFO接口多通道DMA控制器，包括数据分发模块和DMA控制模块；所述数据分发模块包括输入数据分发模块、输入数据缓存模块、输出数据分发模块和输出数据缓存模块；所述DMA控制模块包括DMA调度模块、DDR输出模块和DDR接口模块；所述基于FPGA的FIFO接口多通道DMA控制器包括m种输入数据源、n个输入数据通道和p个输出数据通道；
所述输入数据分发模块用于对输入数据进行选择和分发处理，输出p通道的数据给输入数据缓存模块；
所述输入数据缓存模块为p异步FIFO模块，用于对输入数据分发模块输出的p通道数据进行时钟域转换、数据位宽转换和缓存，供DMA控制模块读出进行下一步处理；
所述输出数据缓存模块为p异步FIFO模块，用于对DDR输出模块输出的数据进行时钟域转换、数据位宽转换和缓存，供输出数据分发模块读出进行下一步处理；
所述输出数据分发模块用于对输出数据缓存模块输出的p通道数据进行选择，分发处理；根据不同工作模式，将P通道数据或输出进行后续处理，或将p输出通道数据分发为n通道后在指定的接口输出；
所述DMA调度模块用于对p通道的数据在内存中轮询写入或读出；对输入数据缓存模块中FIFO数据量进行实时监测，达到预先设定的读写突发操作块大小B时启动DMA写操作，把对应的FIFO数据连续写入内存区域，再继续轮询其他通道；同时对写入不同内存区域的数据量进行实时监测，当达到预先设定的读突发操作块大小S时启动对应内存区域的读操作，每次读突发操作连续读取的数据量为B，继续轮询其他内存区域，再到当前区域时继续读B大小数据量；每个内存区域定义一对逻辑读写地址，设置起始地址与结束地址，当读写地址达到结束地址时，跳转到起始地址，形成环形缓存区，内存中写入和读出的数据量分别由一个计数器值表示，由计数器的差值表示内存区域中当前写入或可读的数据量，不由读写地址直接判断产生，读写操作在逻辑上独立操作，互不影响；当写速率大于读速率时，设置读写监测阈值，实时监测内存区域中可读突发块大小数，超过读写监测阈值时，反馈输入数据分发模块不再写入更多数据到输入数据缓存模块，小于读写监测阈值时，启动写缓存操作；当读速率大于写速率时，实时监测内存区域中写入的数据量大于或等于读突发块大小时启动读操作，不满足条件则只更新写指针，保证读出的数据有效；
所述DDR输出模块用于对DDR接口模块输出的数据进行分发；DDR输出模块包含两个同步FIFO，分别用于读操作命令缓存和读数据缓存，在一次读操作后将带有标记内存区域的信号写入命令缓存，将DDR输出的数据写入读数据缓存，当命令缓存不空时读出一个信号，再从数据缓存中读出指定大小数据输出给输出数据分发模块的对应数据通道，再从命令缓存读出下一个信号，循环进行；实现读操作与读数据同步；
所述DDR接口模块用于实现DDR接口时序；DDR接口模块信号包含：控制信号、命令信号、地址信号和数据信号；当控制信号app_rdy和app_en同时拉高时，将地址信号app_addr和命令信号app_cmd给出，当控制信号app_wdf_rdy和app_wdr_wren同时拉高时，将数据信号app_wdf_data给出，完成一次写操作；当控制信号app_rdy和app_en同时拉高时，将命令信号app_cmd给出，当app_rd_data_valid有效时，数据出现在读数据总线，完成一次读操作。
优选地，所述m、n、p为不大于16的正整数。
本发明的有益效果如下：
(1)本发明将内存封装为多个独立的虚拟通道，简单参数化配置后即可实现多种工作模式下多通道数据在内存中不同区域高速、独立缓存。
(2)本发明将接口封装为标准FIFO接口，使用者无需关心复杂的DDR接口时序，可作为IP调用，方便集成与系统中。
(3)本发明基于硬件描述语言设计，工作时无需CPU配合，在FPGA上运行，占用资源少，运行效率高。
(4)本发明采用模块化设计，适用于不同厂家、不同型号的FPGA，灵活性和移植性强。
附图说明
图1是本发明多通道DMA控制器的整体框图。
图2是本发明内存读写地址控制示意图。
图3是本发明多通道DMA控制器状态机跳转示意图。
图4是本发明多通道DMA控制器资源占用图。
图5是本发明多通道DMA控制器读写速率测试图。
图6是本发明多通道DMA控制器应用实例框图。
图7是本发明多通道DMA控制器测试实例图。
具体实施方式
下面结合附图和实施例对本发明进一步说明。
一种基于FPGA的FIFO接口多通道DMA控制器，包括数据分发模块和DMA控制模块；所述数据分发模块包括输入数据分发模块、输入数据缓存模块、输出数据分发模块和输出数据缓存模块；所述DMA控制模块包括DMA调度模块、DDR输出模块和DDR接口模块；所述基于FPGA的FIFO接口多通道DMA控制器包括m种输入数据源、n个输入数据通道和p个输出数据通道；m、n、p为不大于16的正整数；
所述输入数据分发模块用于对输入数据进行选择和分发处理，在不同工作模式下，输入数据来源不同，输入数据通道数不同，要求的输出数据通道数也不同，输入数据分发模块对M种输入数据源、N输入数据通道、P输出数据通道的不同组合情况下输入数据进行分发，输出p通道的数据给输入数据缓存模块；
所述输入数据缓存模块为p异步FIFO模块，用于对输入数据分发模块输出的p通道数据进行时钟域转换、数据位宽转换和缓存，供DMA控制模块读出进行下一步处理；
所述输出数据缓存模块为p异步FIFO模块，用于对DDR输出模块输出的数据进行时钟域转换、数据位宽转换和缓存，供输出数据分发模块读出进行下一步处理；
所述输出数据分发模块用于对输出数据缓存模块输出的p通道数据进行选择，分发处理；根据不同工作模式，将P通道数据或输出进行后续处理，或将p输出通道数据分发为n通道后在指定的接口输出；
所述DMA调度模块用于对p通道的数据在内存中轮询写入或读出；对输入数据缓存模块中FIFO数据量进行实时监测，达到预先设定的读写突发操作块大小B时启动DMA写操作，把对应的FIFO数据连续写入内存区域，再继续轮询其他通道；同时对写入不同内存区域的数据量进行实时监测，当达到预先设定的读突发操作块大小S时启动对应内存区域的读操作，每次读突发操作连续读取的数据量为B，继续轮询其他内存区域，再到当前区域时继续读B大小数据量；每个内存区域定义一对逻辑读写地址，设置起始地址与结束地址，当读写地址达到结束地址时，跳转到起始地址，形成环形缓存区，内存中写入和读出的数据量分别由一个计数器值表示，由计数器的差值表示内存区域中当前写入或可读的数据量，不由读写地址直接判断产生，避免地址边界跳转时带来数据量计算错误，读写操作在逻辑上独立操作，互不影响；DMA调度模块受使用场景限制，可能出现读写速率不匹配的情况：当写速率大于读速率时，写地址指针遍历内存区域一遍后到达读地址指针，造成内存区域中的数据未被及时读出就被覆盖，设置读写监测阈值，实时监测内存区域中可读突发块大小数，超过读写监测阈值时，反馈输入数据分发模块不再写入更多数据到输入数据缓存模块，小于读写监测阈值时，启动写缓存操作；当读速率大于写速率时，读指针追上或超过写指针，造成内存区域中无效数据被读出，实时监测内存区域中写入的数据量大于或等于读突发块大小时启动读操作，不满足条件则只更新写指针，保证读出的数据有效；
所述DDR输出模块用于对DDR接口模块输出的数据进行分发；由于DDR器件存在的物理特性，在读命令给出后，延迟一段时间有效数据才会出现在总线上，DMA控制模块根据设定条件高速轮询读写操作，存在读操作与读数据不同步问题；DDR输出模块包含两个同步FIFO，分别用于读操作命令缓存和读数据缓存，在一次读操作后将带有标记内存区域的信号写入命令缓存，将DDR输出的数据写入读数据缓存，当命令缓存不空时读出一个信号，再从数据缓存中读出指定大小数据输出给输出数据分发模块的对应数据通道，再从命令缓存读出下一个信号，循环进行；实现读操作与读数据同步；
所述DDR接口模块用于实现DDR接口时序；DDR接口模块信号包含：控制信号、命令信号、地址信号和数据信号；当控制信号app_rdy和app_en同时拉高时，将地址信号app_addr和命令信号app_cmd给出，当控制信号app_wdf_rdy和app_wdr_wren同时拉高时，将数据信号app_wdf_data给出，完成一次写操作；当控制信号app_rdy和app_en同时拉高时，将命令信号app_cmd给出，当app_rd_data_valid有效时，数据出现在读数据总线，完成一次读操作。
具体实施例：
图1所示为本发明多通道DMA控制器的整体框图，多个数据源的数据根据当前工作模式在经过输入数据分发模块选择后输出某一数据源数据，以时钟节拍顺序轮流打入输入数据缓存模块的对应FIFO进行缓存，每个FIFO对应内存中的一段逻辑区域；DMA控制模块轮询每个FIFO中的数据量，达到预先参数设定的突发大小时，连续取出写入对应的内存区域；同时对写入各内存区域中的数据量进行实时监测，达到预先参数设定的读突发大小时，启动突发读操作，连续读预先参数设定的突发大小，读出的数据根据当前工作模式在经过输出数据分发模块选择后写入输出数据缓存模块对应的FIFO缓存，再进行后续处理，多个通道读写交替进行。
图2所示为内存读写地址控制示意图，首先根据参数设定的数据通道数P，将内存空间划分为P逻辑区域，每个逻辑区域分别定义一个读写地址指针；核心是维护好读写指针，满足输入数据缓存模块中FIFO中数据量大于等于读写突发块大小时启动对应通道的写操作，内存区域中数据够一次读突发块大小时启动对应通道的读操作，每次读操作以读写块大小为单位，此外还有三种情况必须考虑，一是写速率大于读速率，写地址指针跳转一遍后到达读地址指针，造成内存区域中的数据未被及时读出就被覆盖，本发明设置一个阈值，实时监测内存区域中可读突发块大小数，超过阈值时，反馈输入数据分发模块不再写入更多数据到输入数据缓存模块，小于阈值时，再次启动输入数据分发模块写操作；二是读速率大于写速率，读地址指针追上或超过写地址指针，造成内存区域中无效数据被读出，本发明设置一个读突发操作块大小，实时监测内存区域中写入的数据量大于或等于读突发操作块大小时启动读操作，不满足条件则只更新写地址指针，保证读出的数据都是有效的；三是读写地址边界处理，内存被划分为P逻辑区域，读写地址累加到区域边界时跳转到初始地址，形成环形缓存区域，内存中写入、读出的数据量分别由一个计数器值表示，不由读写地址直接产生，避免地址边界跳转时带来写入数据量计算错误。
图3所示为多通道DMA控制器状态机跳转示意图，控制状态机在多个状态间按照设计跳转完成多通道数据与对应内存区域的读写。根据参数设定的数据通道数p，则有2p+2个状态。一个空闲IDLE状态，用来判断写操作条件是否满足，一个等待WAIT状态，用来判断读操作条件是否满足，p写状态，p读状态，分别对应p通道数据的读写操作。假如设定4个通道，状态之间跳转条件如下表所示：
表1状态机跳转条件表
图4是多通道DMA控制器资源占用图，本发明用硬件描述语言设计，经EDA(Electronic Design Automation)软件综合、布局布线、生成可编程文件，JTAG(JointTest Action Group)下载后在FPGA芯片上运行。图4表示在Xilinx Kintex7 325T FFG900平台上资源占用情况。
图5所示为多通道DMA控制器读写速率测试图，在t时间内写入、读出数据d，则控制器实际速率为
内存理论速率为k＝400MHz×2×64bit＝50B/s＝6.25B/s；控制器效率为：s÷k＝48％。
图6是多通道DMA控制器应用实例框图，具体步骤为：
1)设定工作模式和参数，设定数据源M＝2，分别来自网络和光纤；输入数据通道数N＝1，输出数据通道数P＝4，分别对应4个内存区域和4个固态硬盘；后端存储系统用4个SSD组成RAID0阵列。工作模式有4种，分别为网络导入、网络导出、光纤导入、光纤导出；以网络导入为应用实例进行描述；
2)数据分发，选定工作模式后，经过输入数据分发模块选定对应的数据源，将网络收到的数据在输入数据分发模块控制下按照时钟节拍轮流写入输入数据缓存模块的对应四个FIFO进行缓存；这里的数据分发规则也确定了网络导出时数据分发规则；
3)4通道数据DMA写入内存区域，当输入数据缓存模块4个FIFO缓存中数据量达到一次DMA写突发大小(4KB)时，状态机启动突发写内存操作，轮询将数据以4KB块大小分别写入对应内存区域；
4)4通道数据DMA从内存区域读出，当内存区域中写入的数据量达到一次读突发大小(256KB)，且后端读FIFO不满时，状态机启动突发读内存操作，轮询将数据以4KB块大小从对应内存区域读出；
5)读出数据通道标记和分发，内存的读操作在时序上存在命令与数据不同步现象，即读操作命令给出，数个时钟周期后数据才能出现在内存总线上，在多个内存区域不连续读操作时，会导致读出的数据与通道丢失对应关系；本发明设计一个命令缓存和一个数据缓存，读操作命令进行标记后写入命令缓存，数据则直接送入数据缓存，再根据从命令缓存中取出的标记取出对应的数据写入读FIFO中，重新建立数据与通道的对应关系；
6)4通道数据写入SSD，数据一边从内存中读出，写入读FIFO，一边从读FIFO中取出写入SSD，4个通道并行进行；当读FIFO快满时，产生反馈信号指示对应的内存区域暂停读突发操作；
7)DMA控制器复位，各级缓存、逻辑模块、状态机复位，回到初始状态，一次网络导入完成。
图7是多通道DMA控制器测试实例图。用人机交互测试软件完成工作模式、参数设定，启动、停止命令、网络数据下发、接收等功能；在光纤导入模式下，4个SSD组成RAID0阵列，根据测试结果分析，速率可达1.49GB/s，基本达到SSD的最大值。
Claims (2)
1.一种基于FPGA的FIFO接口多通道DMA控制器，其特征在于，包括数据分发模块和DMA控制模块；所述数据分发模块包括输入数据分发模块、输入数据缓存模块、输出数据分发模块和输出数据缓存模块；所述DMA控制模块包括DMA调度模块、DDR输出模块和DDR接口模块；所述基于FPGA的FIFO接口多通道DMA控制器包括m种输入数据源、n个输入数据通道和p个输出数据通道；
所述输入数据分发模块用于对输入数据进行选择和分发处理，输出p通道的数据给输入数据缓存模块；
所述输入数据缓存模块为p异步FIFO模块，用于对输入数据分发模块输出的p通道数据进行时钟域转换、数据位宽转换和缓存，供DMA控制模块读出进行下一步处理；
所述输出数据缓存模块为p异步FIFO模块，用于对DDR输出模块输出的数据进行时钟域转换、数据位宽转换和缓存，供输出数据分发模块读出进行下一步处理；
所述输出数据分发模块用于对输出数据缓存模块输出的p通道数据进行选择，分发处理；根据不同工作模式，将P通道数据或输出进行后续处理，或将p输出通道数据分发为n通道后在指定的接口输出；
所述DMA调度模块用于对p通道的数据在内存中轮询写入或读出；对输入数据缓存模块中FIFO数据量进行实时监测，达到预先设定的读写突发操作块大小B时启动DMA写操作，把对应的FIFO数据连续写入内存区域，再继续轮询其他通道；同时对写入不同内存区域的数据量进行实时监测，当达到预先设定的读突发操作块大小S时启动对应内存区域的读操作，每次读突发操作连续读取的数据量为B，继续轮询其他内存区域，再到当前区域时继续读B大小数据量；每个内存区域定义一对逻辑读写地址，设置起始地址与结束地址，当读写地址达到结束地址时，跳转到起始地址，形成环形缓存区，内存中写入和读出的数据量分别由一个计数器值表示，由计数器的差值表示内存区域中当前写入或可读的数据量，不由读写地址直接判断产生，读写操作在逻辑上独立操作，互不影响；当写速率大于读速率时，设置读写监测阈值，实时监测内存区域中可读突发块大小数，超过读写监测阈值时，反馈输入数据分发模块不再写入更多数据到输入数据缓存模块，小于读写监测阈值时，启动写缓存操作；当读速率大于写速率时，实时监测内存区域中写入的数据量大于或等于读突发块大小时启动读操作，不满足条件则只更新写指针，保证读出的数据有效；
所述DDR输出模块用于对DDR接口模块输出的数据进行分发；DDR输出模块包含两个同步FIFO，分别用于读操作命令缓存和读数据缓存，在一次读操作后将带有标记内存区域的信号写入命令缓存，将DDR输出的数据写入读数据缓存，当命令缓存不空时读出一个信号，再从数据缓存中读出指定大小数据输出给输出数据分发模块的对应数据通道，再从命令缓存读出下一个信号，循环进行；实现读操作与读数据同步；
所述DDR接口模块用于实现DDR接口时序；DDR接口模块信号包含：控制信号、命令信号、地址信号和数据信号；当控制信号app_rdy和app_en同时拉高时，将地址信号app_addr和命令信号app_cmd给出，当控制信号app_wdf_rdy和app_wdr_wren同时拉高时，将数据信号app_wdf_data给出，完成一次写操作；当控制信号app_rdy和app_en同时拉高时，将命令信号app_cmd给出，当app_rd_data_valid有效时，数据出现在读数据总线，完成一次读操作。
2.根据权利要求1所述的一种基于FPGA的FIFO接口多通道DMA控制器，其特征在于，所述m、n、p为不大于16的正整数。
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Cited By (2)
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|---|---|---|---|---|
| CN115833920A (zh) * | 2023-02-14 | 2023-03-21 | 北京融为科技有限公司 | 一种解调数据的传输方法和装置 |
| CN117130957A (zh) * | 2023-08-31 | 2023-11-28 | 成都奥瑞科电子科技有限公司 | 一种基于信号处理的多通道高速缓存系统及装置 |
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2022
- 2022-10-16 CN CN202211270674.4A patent/CN115599719A/zh active Pending
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| CN115833920B (zh) * | 2023-02-14 | 2023-04-25 | 北京融为科技有限公司 | 一种解调数据的传输方法和装置 |
| CN117130957A (zh) * | 2023-08-31 | 2023-11-28 | 成都奥瑞科电子科技有限公司 | 一种基于信号处理的多通道高速缓存系统及装置 |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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