JPS6037049A - パリテイ回路 - Google Patents
パリテイ回路Info
- Publication number
- JPS6037049A JPS6037049A JP58144454A JP14445483A JPS6037049A JP S6037049 A JPS6037049 A JP S6037049A JP 58144454 A JP58144454 A JP 58144454A JP 14445483 A JP14445483 A JP 14445483A JP S6037049 A JPS6037049 A JP S6037049A
- Authority
- JP
- Japan
- Prior art keywords
- data
- parity
- memory element
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、メモリ回路におけるパリティを付加する回路
に関するものである。
に関するものである。
（背景技術）
メモリ回路にパリティピットを付加する回路を構成しよ
うとした場合、データ部８ビットにパリティ１ビツトを
付加した９ビツト構成の記憶素子が必要となる。しかし
汎用的かつ大量に生産されている一般的な記憶素子はデ
ータ部８ビットのみの８ビツト構成のものが大多数を占
めている。従来この様な一般的な記憶素子を使用したメ
モリパリティ回路は、データ部８ビット、パリティ１ビ
ツトの構成の場合を例にとって説明すると、第１図もし
くは第２図のように構成されている。第１図の場合は記
憶素子として８ピツ）Ｘｎの他にパリティピット用とし
て１ビット×ｍという異なる種類の記憶素子が必要とな
り生産上の在庫管理が繁雑になるという欠点があり、第
２図の場合はパリティビット用に用いた８ピノ）Ｘｎの
記憶素子が有効に利用されイ゛素子数が増大する欠点が
あった。
うとした場合、データ部８ビットにパリティ１ビツトを
付加した９ビツト構成の記憶素子が必要となる。しかし
汎用的かつ大量に生産されている一般的な記憶素子はデ
ータ部８ビットのみの８ビツト構成のものが大多数を占
めている。従来この様な一般的な記憶素子を使用したメ
モリパリティ回路は、データ部８ビット、パリティ１ビ
ツトの構成の場合を例にとって説明すると、第１図もし
くは第２図のように構成されている。第１図の場合は記
憶素子として８ピツ）Ｘｎの他にパリティピット用とし
て１ビット×ｍという異なる種類の記憶素子が必要とな
り生産上の在庫管理が繁雑になるという欠点があり、第
２図の場合はパリティビット用に用いた８ピノ）Ｘｎの
記憶素子が有効に利用されイ゛素子数が増大する欠点が
あった。
（発明の課題）
本発明の目的は、従来の技術の上記欠点を改善すること
にあり、パリティ回路としての構能は、少しも変えるこ
となく、データ部と同種の記憶素子をパリティビット用
素子に割り当て、この素子の各ビットをデータ部記憶素
子の各アドレスに対応させる構成とすることにより従来
の欠点を除去する事を特徴とするもので、以下詳細に説
明する。
にあり、パリティ回路としての構能は、少しも変えるこ
となく、データ部と同種の記憶素子をパリティビット用
素子に割り当て、この素子の各ビットをデータ部記憶素
子の各アドレスに対応させる構成とすることにより従来
の欠点を除去する事を特徴とするもので、以下詳細に説
明する。
（発明の構成および作用）
第３図は本発明におけるデータ部とパリティ部の記憶素
子の構成を示している。１０．１１．１２・・・１７は
、８ピツ）Ｘｎの記憶素子群で９はパリティ用記憶素子
を表わしている。１は、パリティ用記憶素子９のピッ）
１（ｂ、）の列を表わし、以下２〜８はそれぞれピッ）
２（ｂ２）からピッ）８（ｂ８）の列を表わしている。
子の構成を示している。１０．１１．１２・・・１７は
、８ピツ）Ｘｎの記憶素子群で９はパリティ用記憶素子
を表わしている。１は、パリティ用記憶素子９のピッ）
１（ｂ、）の列を表わし、以下２〜８はそれぞれピッ）
２（ｂ２）からピッ）８（ｂ８）の列を表わしている。
記憶素子１０のパリティビット用としてはパリティ用記
憶素子９のピッ）１（ｂ＋）の列１を割りあて、以下同
様に記憶素子群１１〜１７のパリティ用としてそれぞれ
記憶素子９０ビツト２（ｔ）２）２からビット８、（ｂ
＋＋）８までの列を割りあてる構成としている。
憶素子９のピッ）１（ｂ＋）の列１を割りあて、以下同
様に記憶素子群１１〜１７のパリティ用としてそれぞれ
記憶素子９０ビツト２（ｔ）２）２からビット８、（ｂ
＋＋）８までの列を割りあてる構成としている。
第４図に第３図にて説明した場合の実施回路例を示し、
以下図面を参照しつつ説明する。１はパリティチェック
回路、２はセレクト回路、３はパリティ用記憶素子、４
はアドレスデコード部、５はパリティビット信号、６は
データ用記憶素子のデータバス、７はアドレスバス、８
はセレクト回路制御信号、９は記憶素子イネーブル信号
、１０〜１７はデータ用記憶素子、１８は記憶素子１０
に割りふったパリティビットデータ、以下１９〜２！５
までが記憶素子１１〜１７までに割りふられたパリティ
ビットデータを表わしている。
以下図面を参照しつつ説明する。１はパリティチェック
回路、２はセレクト回路、３はパリティ用記憶素子、４
はアドレスデコード部、５はパリティビット信号、６は
データ用記憶素子のデータバス、７はアドレスバス、８
はセレクト回路制御信号、９は記憶素子イネーブル信号
、１０〜１７はデータ用記憶素子、１８は記憶素子１０
に割りふったパリティビットデータ、以下１９〜２！５
までが記憶素子１１〜１７までに割りふられたパリティ
ビットデータを表わしている。
図示の場合、アドレスバス７の値をアドレスデコード部
４に図示せぬ回路からアドレスが与えられると該アドレ
スデコード部４から出力されるイネーブル信号９により
データ記憶素子群１０．１１・・・１７のうち１つが選
択され該選択されたデータ記憶素子からデータがデータ
バス６を介してパリティチェック回路１の一方の端子に
入力される。セレクト信号８は、セレクト回路２を制御
する信号で、この信号は現在イネーブルとなっている記
憶素子と対応しておりこの信号により記憶素子１０がイ
ネーブルとなった時、パリティ用記憶素子３のパリティ
ビット用データ１８〜２５のうち記憶素子１ｏに対応し
たパリティビットデータ１８がセレクトされパリティビ
ット信号５としてパリティチェック回路１に通知される
。
４に図示せぬ回路からアドレスが与えられると該アドレ
スデコード部４から出力されるイネーブル信号９により
データ記憶素子群１０．１１・・・１７のうち１つが選
択され該選択されたデータ記憶素子からデータがデータ
バス６を介してパリティチェック回路１の一方の端子に
入力される。セレクト信号８は、セレクト回路２を制御
する信号で、この信号は現在イネーブルとなっている記
憶素子と対応しておりこの信号により記憶素子１０がイ
ネーブルとなった時、パリティ用記憶素子３のパリティ
ビット用データ１８〜２５のうち記憶素子１ｏに対応し
たパリティビットデータ１８がセレクトされパリティビ
ット信号５としてパリティチェック回路１に通知される
。
（発明の効果）
以上説明した様に、本実施例ではデータ部用もパリティ
部用も８ピツ）Ｘｎという単一種類の記憶素子で構成さ
れる為、生産上の在庫管理工数をいたずらに増加させる
ことがなく、またパリティ用に用いた記憶素子が有効に
利用される為少ない素子数で何ら機能を低下させること
なく回路を構成できる利点がある。
部用も８ピツ）Ｘｎという単一種類の記憶素子で構成さ
れる為、生産上の在庫管理工数をいたずらに増加させる
ことがなく、またパリティ用に用いた記憶素子が有効に
利用される為少ない素子数で何ら機能を低下させること
なく回路を構成できる利点がある。
第１図と第２図は、従来方式のパリティ回路の構成図、
第３図は、本発明の実施構成図、第４図は、本発明にお
ける第３図の場合の実施回路図を示す。１はパリティチ
ェーツク回路、２はセレクト回路、３はパリティ用記憶
素子、４はアドレスデコード部、１０〜１７はデータ用
記憶素子。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 幕１Ｉ１２Ｉ 罠２図 策３図 ／／） 第４ 凹
第３図は、本発明の実施構成図、第４図は、本発明にお
ける第３図の場合の実施回路図を示す。１はパリティチ
ェーツク回路、２はセレクト回路、３はパリティ用記憶
素子、４はアドレスデコード部、１０〜１７はデータ用
記憶素子。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 幕１Ｉ１２Ｉ 罠２図 策３図 ／／） 第４ 凹
Claims (2)
- （１）ｎビットＸｍ（ｎ＞１）構成のデータ用記憶素子
を縦接続あるいは横接続してデータの書き込み、及び読
み出しを行なうメモリ回路のパリティ回路において、上
記記憶素子と同じ構成のひとつのパリティ用記憶素子と
、該パリティ用記憶素子の出力のうちの１つを選択する
セレクト回路を備え、上記パリティ用記憶素子にビット
毎に上記データ用記憶素子のパリティを格納することを
特徴とするパリティ回路。 - （２）上記データ用記憶素子およびパリティ用記憶素子
が４ビットＸｍ、あるいは８ビツト×イ構成であること
を特徴とする特許請求の範囲第（１）項記載のパリティ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144454A JPS6037049A (ja) | 1983-08-09 | 1983-08-09 | パリテイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144454A JPS6037049A (ja) | 1983-08-09 | 1983-08-09 | パリテイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037049A true JPS6037049A (ja) | 1985-02-26 |
Family
ID=15362620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144454A Pending JPS6037049A (ja) | 1983-08-09 | 1983-08-09 | パリテイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214040A (ja) * | 1985-03-20 | 1986-09-22 | Fujitsu Ltd | メモリのパリテイ回路 |
-
1983
- 1983-08-09 JP JP58144454A patent/JPS6037049A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214040A (ja) * | 1985-03-20 | 1986-09-22 | Fujitsu Ltd | メモリのパリテイ回路 |
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