KR100258901B1 - 컬럼 리던던시 제어회로 - Google Patents

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Abstract

본 발명은 패리티 비트용 셀을 필요에 따라 컬럼 리던던시 셀로도 사용함으로써 소자의 확장성을 도모하도록 된 컬럼 리던던시 제어회로를 제공하기 위한 것이다.
이를 위해 본 발명은, 패리티 비트용 셀 어레이를 갖춘 반도체 메모리 소자에서, 인에이블신호와 컬럼 어드레스를 입력받아 논리연산하여 패리티 비트용 컬럼 어드레스의 경로를 형성하는 제 1논리연산소자와, 상기 인에이블신호의 반전신호와 컬럼 퓨즈 어드레스를 입력받아 논리연산하여 패리티 비트용 컬럼 퓨즈 어드레스의 경로를 형성하는 제 2논리연산소자 및, 상기 제 1 및 제 2논리연산소자의 신호를 입력받아 논리연산하여 패리티 비트용 컬럼 어드레스에 해당하는 신호 또는 컬럼 리던던시 어드레스에 해당하는 신호를 출력하는 제 3논리연산소자로 구성됨으로써, 패리티 비트용 셀 구조를 갖는 소자가 패리티 비트를 사용하여 데이터의 에러 체크를 필요로 하는 제품에만 사용되는 것이 아니라 이러한 셀 구조를 가지면서도 패리티 비트용이 아닌 컬럼 리던던시용으로도 사용될 수 있으므로 소자의 확장성을 가져온다.

Description

컬럼 리던던시 제어회로
본 발명은 컬럼 리던던시 제어회로에 관한 것으로, 보다 상세하게는 패리티 비트(Parity bit)용 셀을 컬럼 리던던시 셀로도 사용하도록 제어하는 컬럼 리던던시 제어회로에 관한 것이다.
일반적으로 메모리 소자는 도 1에 도시된 바와 같이 다수개의 데이터 셀 어레이를 갖추고, 해당 데이터 셀 어레이에는 X-디코더가 구비되며, 그 데이터 셀 어레이와 X-디코더 사이에는 데이터 에러 체크를 위한 패리티 비트용 셀 어레이가 갖추어진다.
그런데, 이러한 구조의 메모리 소자를 모든 회사에서 생산해 내면 아무런 문제가 없겠지만, 몇몇 제조회사에서는 그 데이터 에러 체크용 패리티 비트의 필요성을 느끼지 못하여 채용하지 않는 경우가 있다.
이 경우, 메모리 소자 제조회사 상호간에 제품 호환성이 떨어지는 문제점이 발생된다.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 패리티 비트용 셀을 필요에 따라 컬럼 리던던시 셀로도 사용함으로써 소자의 확장성을 도모하도록 된 컬럼 리던던시 제어회로를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 패리티 비트용 셀 어레이를 갖춘 반도체 메모리 소자에 있어서,
인에이블신호와 컬럼 어드레스를 입력받아 논리연산하여 패리티 비트용 컬럼 어드레스의 경로를 형성하는 제 1논리연산소자와, 상기 인에이블신호의 반전신호와 컬럼 퓨즈 어드레스를 입력받아 논리연산하여 패리티 비트용 컬럼 퓨즈 어드레스의 경로를 형성하는 제 2논리연산소자 및, 상기 제 1 및 제 2논리연산소자의 신호를 입력받아 논리연산하여 패리티 비트용 컬럼 어드레스에 해당하는 신호 또는 컬럼 리던던시 어드레스에 해당하는 신호를 출력하는 제 3논리연산소자로 구성된 컬럼 리던던시 제어회로가 제공된다.
도 1은 일반적인 패리티 비트를 갖는 메모리소자의 셀 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 컬럼 리던던시 제어회로도이다.
〈 도면의 주요부분에 대한 부호의 설명〉
10 : 제 1논리연산소자 20 : 제 2논리연산소자
30 : 제 3논리연산소자 IV1 : 인버터
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 컬럼 리던던시 제어회로도로서, 제 1논리연산소자(10)는 인에이블신호(en)와 컬럼 어드레스(column address)를 입력받아 논리연산하여 패리티 비트용 컬럼 어드레스의 경로를 형성하게 되는데, 그 제 1논리연산소자(10)는 낸드 게이트(NAND gate)로 이루어진다.
상기 인에이블신호(en)는 해당 메모리 소자의 입출력(IO)이 9비트 또는 18비트로 사용될 때(즉, 8비트는 데이터 비트로, 1비트는 패리티 비트로 사용되는 경우)에는 하이(H)레벨이고, 9비트 또는 18비트로 사용하지 않을 때는 로우(L)레벨로 된다.
제 2논리연산소자(20)는 인버터(IV1)를 매개로 상기 인에이블신호(en)를 입력받음과 더불어 컬럼 퓨즈 어드레스를 입력받아 논리연산하여 패리티 비트용 컬럼 퓨즈 어드레스의 경로를 형성하게 되는데, 그 제 2논리연산소자(20)는 낸드 게이트로 이루어진다.
제 3논리연산소자(30)는 상기 제 1 및 제 2논리연산소자(10, 20)의 신호를 입력받아 논리연산하여 패리티 비트용 컬럼 어드레스에 해당하는 신호 또는 패리티 비트용 컬럼 리던던시 어드레스에 해당하는 신호를 출력하게 되는데, 그 제 3논리연산소자(30)는 낸드 게이트로 이루어진다.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 컬럼 리던던시 제어회로의 동작에 대해 설명하면 다음과 같다.
본 발명이 적용된 메모리 소자는 패리티 비트용 셀 어레이를 갖추고 있다고 설정한다.
먼저, 해당 메모리 소자의 입출력(IO)을 9비트 또는 18비트로 사용하게 되면(즉, 8비트는 데이터 비트로, 1비트는 패리티 비트로 사용하게 되면) 제 1논리연산소자(10)의 일입력단에는 하이레벨의 인에이블신호(en)가 입력되고, 제 2논리연산소자(20)의 일입력단에는 인버터(IV1)에 의해 로우레벨의 인에이블신호(en)가 입력되므로, 컬럼 퓨즈 어드레스에 의한 경로는 막히게 되고, 컬럼 어드레스에 의한 경로만이 형성된다.
그 결과, 제 3논리연산소자(30)에서 출력되는 신호(Yi)는 패리티 비트용 컬럼 어드레스에 해당하는 신호가 되므로 해당 메모리 소자에 갖추어진 패리티 비트용 셀 어레이는 패리티 비트용 셀로 동작하게 된다.
이와 반대로, 해당 메모리 소자의 입출력(IO)을 9비트 또는 18비트로 사용하지 않게 되면(즉, 패리티 비트를 사용하지 않음을 의미) 제 1논리연산소자(10)의 일입력단에는 로우레벨의 인에이블신호(en)가 입력되고, 제 2논리연산소자(20)의 일입력단에는 인버터(IV1)에 의해 하이레벨의 인에이블신호(en)가 입력되므로, 컬럼 어드레스에 의한 경로는 막히게 되고, 컬럼 퓨즈 어드레스에 의한 경로만이 형성된다.
그 결과, 제 3논리연산소자(30)에서 출력되는 신호(Yi)는 컬럼 리던던시 어드레스에 해당하는 신호가 되므로 해당 메모리 소자의 패리티 비트용 셀 어레이는 컬럼 리던던시용 셀로 동작하게 된다.
이상 설명한 바와 같은 본 발명에 의하면, 패리티 비트용 셀 구조를 갖는 소자가 패리티 비트를 사용하여 데이터의 에러 체크를 필요로 하는 제품에만 사용되는 것이 아니라 이러한 셀 구조를 가지면서도 패리티 비트용이 아닌 컬럼 리던던시용으로도 사용될 수 있으므로 소자의 확장성을 가져온다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (2)

  1. 패리티 비트용 셀 어레이를 갖춘 반도체 메모리 소자에 있어서,
    인에이블신호와 컬럼 어드레스를 입력받아 논리연산하여 패리티 비트용 컬럼 어드레스의 경로를 형성하는 제 1논리연산소자와,
    상기 인에이블신호의 반전신호와 컬럼 퓨즈 어드레스를 입력받아 논리연산하여 패리티 비트용 컬럼 퓨즈 어드레스의 경로를 형성하는 제 2논리연산소자 및,
    상기 제 1 및 제 2논리연산소자의 신호를 입력받아 논리연산하여 패리티 비트용 컬럼 어드레스에 해당하는 신호 또는 컬럼 리던던시 어드레스에 해당하는 신호를 출력하는 제 3논리연산소자로 구성된 것을 특징으로 하는 컬럼 리던던시 제어회로.
  2. 제 1항에 있어서, 상기 제 1 내지 제 3논리연산소자는 낸드 게이트로 이루어진 것을 특징으로 하는 컬럼 리던던시 제어회로.
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