CN102314945B - 非易失性存储装置及用于处理其配置信息的方法 - Google Patents
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Abstract
本发明提供一种非易失性存储装置以及一种用于在加电操作期间处理多个配置数据组的方法。所述非易失性存储装置包括存储器件，所述存储器件包括用于储存配置数据组的配置信息存储块。配置信息处理电路被配置为在第一控制时钟信号的控制下，确定在作为加电操作的初始阶段的第一时段期间从存储器件输出的配置数据组的大数。配置信息处理电路还被配置为在周期比第一控制时钟信号的周期短的第二控制时钟信号的控制下，确定在第一时段之后的第二时段期间从存储器件输出的配置数据组的大数。
Description
相关申请的交叉引用
本申请根据35U.S.C.§119(a)要求于2010年7月2日向韩国知识产权局提交的韩国专利申请No.10-2010-0063761的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种非易失性存储装置，更具体而言，涉及一种用于处理储存在配置信息存储块中的多个配置数据组的技术。
背景技术
作为一种非易失性存储装置，快闪存储装置包括用于储存多个配置数据组的配置信息存储块。配置信息存储块被指定给存储器件中的特定的块，并由多个非易失性存储单元构成。作为参考，这样的配置信息存储块被称为码地址存储器(CAM，codeaddressmemory)。
储存在配置信息存储块中的所述多个配置数据组中的每个都包括内部偏置信息、内部逻辑配置信息、故障地址信息和冗余信息中的任何一个。在首先向非易失性存储装置施加功率并执行功率初始化的加电操作时段中，由页缓冲器检测并输出储存在配置信息存储块中的所述多个配置数据组。此时，执行用于确定由页缓冲器输出的所述多个配置数据组的大数(majorities)的过程，并且将确定结果储存为多个配置信号。“大数”可以被定义为在一组比特中具有大多数为逻辑“1”的比特。所述一组比特可以是例如8个比特。
作为参考，当配置数据组中的每个被编程至配置信息存储块时，为了增加可靠性，每个配置数据组中的全部的相应的数据都被编程为相同的值。例如，当假设一个配置数据组由8比特的配置数据构成时，8个“1”被编程至配置信息存储块。当页缓冲器检测并输出储存在配置信息存储块中的配置数据组时，可以根据被编程的状态和检测能力来输出具有各种值——例如“11111111”、“11111000”等等——的输出数据。通过确定被输出的8比特的数据信号的大数来检测最终数据值。也就是说，如果8比特的数据信号中的大多数的数值为“1”，则将“1”确定为最终数据值。否则，将“0”确定为最终数据值。
在加电操作时段期间以此方式执行配置信息处理。在这点上，如果所述多个配置数据组的数目很多，则每次初始化功率时需要很长时间来处理配置信息。因此，在本领域中需要一种用于解决此问题的技术。
发明内容
在本发明的一个实施例中，一种非易失性存储装置包括：存储器件，所述存储器件包括用于储存多个配置数据组的配置信息存储块；以及配置信息处理电路，所述配置信息处理电路被配置为在第一控制时钟信号的控制下，确定在作为加电操作的初始阶段的第一时段期间从存储器件输出的配置数据组的大数，并在周期比第一控制时钟信号的周期短的第二控制时钟信号的控制下，确定在第一时段之后的第二时段期间从存储器件输出的配置数据组的大数。
在本发明的另一个实施例中，一种非易失性存储装置包括：功率稳定检测电路，所述功率稳定检测电路被配置为检测功率是否稳定；控制时钟输出单元，所述控制时钟输出单元被配置为根据功率稳定检测电路的检测结果而将第一控制时钟信号和周期比第一控制时钟信号的周期短的第二控制时钟信号中的任何一个输出作为输出时钟信号；以及配置数据处理单元，所述配置数据处理单元被配置为在输出时钟信号的控制下确定依次从配置信息存储块输出的多个配置数据组的大数，并输出确定结果作为多个配置信号。
在本发明的又一个实施例中，一种用于在加电操作期间处理多个配置数据组的方法，包括以下步骤：在第一控制时钟信号的控制下，确定多个配置数据组之中的在作为加电操作的初始阶段的第一时段期间输出的配置数据组的大数；并且在周期比第一控制时钟信号的周期短的第二控制时钟信号的控制下，确定在第一时段之后的第二时段期间从存储器件输出的配置数据组的大数。
附图说明
结合附图描述特征、方面和实施例，其中：
图1是根据本发明的一个实施例的非易失性存储装置的配置图；
图2是示出图1所示的数据确定部的一个实施例的电路图；
图3是根据本发明的另一个实施例的非易失性存储装置的配置图；以及
图4是示出图3所示的数据确定部的内部操作的时序图。
具体实施方式
以下将结合附图通过示例性的实施例来说明根据本发明的非易失性存储装置及用于处理其配置信息的方法的各个实施例。
作为参考，由于用在附图和该具体的说明书中以指代器件、模块等等的术语、标记和符号可能根据场合的需要而被用于具体的单元，因此注意在整个电路中相同的术语、标记和符号可能并不指代相同的器件、模块等等。一般而言，二进制数据值以及电路的逻辑信号可以根据电压电平而被分为高电平(H)和低电平(L)，并且可以被表示成“1”和“0”。另外，根据场合需要，可以定义并描述高阻抗状态(高Z状态)。同时，可以根据电压电平或电流幅度而以单比特形式或多比特形式来不同地表示数据信号的数据值。
图1是根据本发明的一个实施例的非易失性存储装置的配置图。
为了清楚说明，根据本发明的该实施例的非易失性存储装置仅包括简化的配置。
参见图1，非易失性存储装置1包括存储器件10和配置信息处理电路20。
以下将说明按照上述来配置的非易失性存储装置1的详细配置和主要操作。
存储器件10包括主存储块BLOCK_0至BLOCK_N、附加存储块EXTRABLOCK以及页缓冲器PAGEBUFFER。主存储块BLOCK_0至BLOCK_N中的每个被划分成多个页，且每个页由多个存储单元构成。附加存储块EXTRABLOCK包括用于储存多个配置数据组的配置信息存储块。配置信息存储块被划分成多个页，且每个页由多个存储单元构成。页缓冲器PAGEBUFFER检测并输出储存在配置信息存储块以及主存储块BLOCK_0至BLOCK_N中的数据。作为参考，所述多个配置数据组中的每个包括内部偏压信息、内部逻辑配置信息、故障地址信息和冗余信息中的任何一个。
当在加电操作中确定依次从存储器件10输出的所述多个配置数据组中的大数时，配置信息处理电路20通过区分两个时段来确定大数。
首先，在第一控制时钟信号的控制下，确定所述多个配置数据组之中的在作为加电操作的初始阶段的第一时段期间输出的配置数据组的大数。
接着，在周期比第一控制时钟信号的周期短的第二控制时钟信号的控制下，确定在第一时段之后的第二时段期间输出的配置数据组的大数。“大数”可以被定义为在一组比特中具有大多数为逻辑“1”的比特。所述一组比特可以是例如8个比特。
换言之，在加电操作的初始阶段的第一时段期间，因为功率并不稳定，因此利用具有相对低的操作频率的控制时钟信号来确定大数，以确保操作稳定性。在功率相对稳定的第二时段期间，利用具有相对高的操作频率的控制时钟信号来确定大数。相应地，可以在确保操作稳定性的同时缩短用于确定大数所需的时间。
在本实施例中，配置信息处理电路20包括控制时钟输出单元21和配置数据处理单元22。
控制时钟输出单元21分别响应于第一时段信号PERIOD1和第二时段信号PERIOD2而输出第一控制时钟信号和第二控制时钟信号作为输出时钟信号CLK_OUT。在本实施例中，控制时钟输出单元21包括振荡器21_1和时钟分频部21_2。振荡器211响应于时钟使能信号OSC_EN而产生基准时钟信号CLK_REF。时钟分频部212通过将基准时钟信号CLK_REF分频来产生第一控制时钟信号和第二控制时钟信号，并分别响应于第一时段信号PERIOD1和第二时段信号PERIOD2而输出第一控制时钟信号和第二控制时钟信号作为输出时钟信号CLK_OUT。也就是说，如果第一时段信号PERIOD1被激活，则时钟分频部212输出第一控制时钟信号作为输出时钟信号CLK_OUT，而如果第二时段信号PERIOD2被激活，则将周期比第一控制时钟信号的周期短的第二控制时钟信号输出作为输出时钟信号CLK_OUT。作为参考，第一时段信号PERIOD1是在第一时段期间被激活的信号，第二时段信号PERIOD2是在第二时段期间被激活的信号。第一时段信号PERIOD1和第二时段信号和PERIOD2可以被定义为从内部命令处理电路或类似电路输出的信号。
配置数据处理单元22在输出时钟信号CLK_OUT的控制之下确定依次从存储器件10输出的所述多个配置数据组的大数，并输出确定结果作为多个配置信号DATA_DET_LAT。在本实施例中，配置数据处理单元22包括数据复用部221、数据确定部222和锁存部223。数据复用部22_1执行对接收自存储器件10的配置数据组的并行至串行转换的功能。数据确定部22_2在输出时钟信号CLK_OUT的控制下确定从数据复用部22_1输出的信号的大数，并输出确定结果。锁存部22_3锁存从数据确定部22_2输出的信号。
图2是示出图1所示的数据确定部22_2的一个实施例的电路图。
参见图2，数据确定部22_2包括多个D触发器210和数据组合部分220。
所述多个D触发器210在输出时钟信号CLK_OUT的控制下锁存依次施加的多个数据信号DATA<0>至DATA<7>。数据组合部分220处理储存在所述多个D触发器中的所述多个数据信号DATA<0>至DATA<7>，并检测多数的高信号。
数据组合部分220由多个与非(NAND)门所构成。在本实施例中，如果在8比特的数据之中有5比特或更多比特的数据被检测为“1”，则最终输出信号DATA_DET被输出为“1”。也就是说，8比特的数据信号DATA<0>～DATA<7>中每5个比特被与非一次，且与非的结果被再次与非，由此确定最终输出信号DATA_DET的值。
图3是根据本发明的另一个实施例的非易失性存储装置的配置图。
为了清楚说明，根据本发明的该实施例的非易失性存储装置1仅包括简化的配置。
参见图3，非易失性存储装置1包括存储器件10、配置信息处理电路20A和功率稳定检测电路30。配置信息处理电路20A包括控制时钟输出单元21A和配置数据处理单元22A。
以下将说明按照上述配置的非易失性存储装置1的详细配置和主要操作。
存储器件10包括主存储块BLOCK_0至BLOCK_N、附加存储块EXTRABLOCK以及页缓冲器PAGEBUFFER。主存储块BLOCK_0至BLOCK_N中的每个被划分成多个页，且每个页由多个存储单元构成。附加存储块EXTRABLOCK包括用于储存多个配置数据组的配置信息存储块。配置信息存储块被划分成多个页，且每个页由多个存储单元构成。页缓冲器PAGEBUFFER检测并输出储存在配置信息存储块和主存储块BLOCK_0至BLOCK_N中的数据。作为参考，所述多个配置数据组中的每个包括内部偏压信息、内部逻辑配置信息、故障地址信息和冗余信息中的任何一个。
功率稳定检测电路30检测功率是否稳定，并输出检测结果作为功率检测信号PWR_DET。
控制时钟输出单元21A根据功率稳定检测电路30的检测结果而将第一控制时钟信号和周期比第一控制时钟信号的周期短的第二控制时钟信号中的任何一个输出作为输出时钟信号。
配置数据处理单元22A在输出时钟信号的控制下确定依次从配置信息存储块输出的所述多个配置数据组的大数，并输出确定结果作为多个配置信号DATA_DET_LAT。
在本实施例中，控制时钟输出单元21A包括振荡器21_1A和时钟分频部21_2A。振荡器21_1A响应于时钟使能信号OSC_EN而产生基准时钟信号CLK_REF。时钟分频部21_2A将基准时钟信号CLK_REF分频，并由此产生第一计数时钟信号CLK_CNT1、周期为第一计数时钟信号CLK_CNT1的周期的预定倍数的第一锁存时钟信号CLK_LAT1、周期比第一计数时钟信号CLK_CNT1的周期短的第二计数时钟信号CLK_CNT2、周期为第二计数时钟信号CLK_CNT2的周期的预定倍数的第二锁存时钟信号CLK_LAT2。时钟分频部21_2A响应于功率检测信号PWR_DET而输出第一计数时钟信号CLK_CNT1和第一锁存时钟信号CLK_LAT，或第二计数时钟信号CLK_CNT2和第二锁存时钟信号CLK_LAT2。也就是说，如果功率检测信号PWR_DET保持低电平以表示功率不稳定，则时钟分频部212A输出第一计数时钟信号CLK_CNT1和第一锁存时钟信号CLK_LAT1作为输出时钟信号。并且，如果功率检测信号PWR_DET保持高电平以表示功率稳定，则时钟分频部212A输出第二计数时钟信号CLK_CNT2和第二锁存时钟信号CLK_LAT2作为输出时钟信号。
在本实施例中，配置数据处理单元22A包括数据复用部22_1A、数据确定部22_2A和锁存部22_3A。数据复用部22_1A执行对施加的配置数据组的并行至串行转换的功能。数据确定部22_2A在输出时钟信号——即，从时钟分频部21_2A输出的计数时钟信号和锁存时钟信号——的控制下确定从数据复用部22_1A输出的信号的大数，并输出确定结果。锁存部22_3A锁存从数据确定部22_2A输出的信号。作为参考，可与数据确定部22_2类似的数据确定部22_2A可以包括数据组合部分和多个D触发器。所述多个D触发器被配置为在相应的计数时钟信号的控制下锁存依次施加的多个数据信号。数据组合部分被配置为在相应的锁存时钟信号的控制下处理储存在所述多个D触发器中的所述多个数据信号，并检测多数的高信号。
在本实施例中，在功率并不稳定的时段期间，配置信息处理电路20A利用具有相对低的操作频率的第一计数时钟信号CLK_CNT1和第一锁存时钟信号CLK_LAT1来确定大数，以确保操作的稳定性。在功率相对稳定之后，配置信息处理电路20A利用具有相对高的操作频率的第二计数时钟信号CLK_CNT2和第二锁存时钟信号CLK_LAT2来确定大数。相应地，可以在确保操作稳定性的同时缩短确定大数所需的时间。
图4是示出图3所示的数据确定部22_2A的内部操作的时序图。
以下参照图4的时序图来描述数据确定部22_2A的内部操作。
第一时序图410表示利用第一计数时钟信号CLK_CNT1和第一锁存时钟信号CLK_LAT1来确定大数的操作。第二时序图表示利用第二计数时钟信号CLK_CNT2和第二锁存时钟信号CLK_LAT2来确定大数的操作。
第一计数时钟信号CLK_CNT1可以具有例如100ns的周期，而第一锁存时钟信号CLK_LAT1可以具有例如周期为第一计数时钟信号CLK_CNT1的周期的8倍的800ns的周期。因此，数据确定部222A每100ns周期锁存一次数据，每800ns周期经由被锁存的8比特的数据确定一次大数，并输出确定结果作为最终输出信号DATA_DET。
第二计数时钟信号CLK_CNT2可以具有例如50ns的周期，而第二锁存时钟信号CLK_LAT2可以具有例如周期为第二计数时钟信号CLK_CNT2的周期的8倍的400ns的周期。因此，数据确定部222A每50ns周期锁存一次数据，每400ns周期经由被锁存的8比特的数据确定一次大数，并输出确定结果作为最终输出信号DATA_DET。
正如由前述的说明可知的，适用于在加电操作期间处理多个配置数据组的、用于处理非易失性存储装置的配置信息的方法，包括以下步骤：在第一控制时钟信号的控制下，确定多个配置数据组之中的在作为加电操作的初始阶段的第一时段期间输出的配置数据组的大数；并且在周期比第一控制时钟信号的周期短的第二控制时钟信号的控制下，确定所述多个配置数据组之中的在第一时段之后的第二时段期间输出的配置数据组的大数。用于处理非易失性存储装置的配置信息的方法还可以包括检测在加电操作时段期间功率是否稳定以及区分第一时段和第二时段的步骤。
因此，根据本发明的实施例的非易失性存储装置及用于处理非易失性存储装置的配置信息的方法的有益之处在于可以缩短配置信息处理时间。
目前为止已经详细说明了本发明的实施例。作为参考，可以举例说明包括不与本发明的技术主旨直接相关的额外的组成元件的实施例，以更为详细地说明本发明。另外，用于指示信号和电路的激活状态的激活高配置与激活低配置可以根据实施例而变化。因为这样的实施例变化有大量的情况并且本领域技术人员可以容易地推论出来，故在此将省略对其的列举。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的非易失性存储装置及用于处理其配置信息的方法不应当限于描述的实施例。确切地说，本文所述的非易失性存储装置及用于处理其配置信息的方法应当仅根据所附权利要求书并结合以上说明书和附图来限定。
Claims (19)
1.一种非易失性存储装置，包括：
存储器件，所述存储器件包括用于储存多个配置数据组的配置信息存储块；以及
配置信息处理电路，所述配置信息处理电路被配置为在第一控制时钟信号的控制下，确定在加电操作的第一时段期间从所述存储器件接收的配置数据组的大数，以及在周期比所述第一控制时钟信号的周期短的第二控制时钟信号的控制下，确定在所述第一时段之后的第二时段期间从所述存储器件接收的配置数据组的大数。
2.如权利要求1所述的非易失性存储装置，其中所述配置信息存储块被划分成多个页，且每个页包括多个非易失性存储单元。
3.如权利要求1所述的非易失性存储装置，其中所述多个配置数据组中的每个包括内部偏压信息、内部逻辑配置信息、故障地址信息和冗余信息中的任何一个。
4.如权利要求1所述的非易失性存储装置，其中所述存储器件包括：
主存储块；以及
页缓冲器，所述页缓冲器被配置为检测并输出储存在所述配置信息存储块和所述主存储块中的数据。
5.如权利要求4所述的非易失性存储装置，其中所述主存储块中的每个被划分成多个页，且每个页包括多个非易失性存储单元。
6.如权利要求1所述的非易失性存储装置，其中所述配置信息处理电路包括：
控制时钟输出单元，所述控制时钟输出单元被配置为分别响应于第一时段信号和第二时段信号而输出所述第一控制时钟信号和所述第二控制时钟信号作为输出时钟信号；以及
配置数据处理单元，所述配置数据处理单元被配置为在所述输出时钟信号的控制下确定依次从所述存储器件输出的所述多个配置数据组的大数，并输出确定结果作为多个配置信号。
7.如权利要求6所述的非易失性存储装置，其中所述第一时段信号是在所述第一时段期间被激活的信号，所述第二时段信号是在所述第二时段期间被激活的信号。
8.如权利要求6所述的非易失性存储装置，其中所述控制时钟输出单元包括：
振荡器，所述振荡器被配置为响应于时钟使能信号而产生基准时钟信号；以及
时钟分频部，所述时钟分频部被配置为通过将所述基准时钟信号分频而产生所述第一控制时钟信号和所述第二控制时钟信号，并分别响应于所述第一时段信号和所述第二时段信号而输出所述第一控制时钟信号和所述第二控制时钟信号。
9.如权利要求6所述的非易失性存储装置，其中所述配置数据处理单元包括：
数据复用部，所述数据复用部被配置为执行对所述配置数据组的并行至串行转换；
数据确定部，所述数据确定部被配置为在所述输出时钟信号的控制下确定从所述数据复用部输出的信号的大数，并输出确定结果；以及
锁存部，所述锁存部被配置为锁存所述确定结果。
10.如权利要求9所述的非易失性存储装置，其中所述数据确定部包括：
多个串联耦合的D触发器，所述多个串联耦合的D触发器被配置为在所述输出时钟信号的控制下锁存多个数据信号；以及
数据组合部分，所述数据组合部分被配置为确定储存在所述D触发器中的信号的大数。
11.一种非易失性存储装置，包括：
功率稳定检测电路，所述功率稳定检测电路被配置为检测功率何时稳定；
控制时钟输出单元，所述控制时钟输出单元被配置为根据所述功率稳定检测电路的检测结果而将第一控制时钟信号和周期比所述第一控制时钟信号的周期短的第二控制时钟信号中的一个输出作为输出时钟信号；以及
配置数据处理单元，所述配置数据处理单元被配置为在所述输出时钟信号的控制下确定依次从配置信息存储块输出的多个配置数据组的大数，并输出确定结果作为多个配置信号。
12.如权利要求11所述的非易失性存储装置，其中所述控制时钟输出单元包括：
振荡器，所述振荡器被配置为响应于时钟使能信号而产生基准时钟信号；以及
时钟分频部，所述时钟分频部被配置为将所述基准时钟信号分频，产生第一计数时钟信号、周期比所述第一计数时钟信号的周期长的第一锁存时钟信号、周期比所述第一计数时钟信号的周期短的第二计数时钟信号、周期比所述第二计数时钟信号的周期长的第二锁存时钟信号，并根据所述功率稳定检测电路的检测结果而输出所述第一计数时钟信号和所述第一锁存时钟信号，或所述第二计数时钟信号和所述第二锁存时钟信号。
13.如权利要求12所述的非易失性存储装置，其中所述配置数据处理单元包括：
数据复用部，所述数据复用部被配置为执行对所述配置数据组的并行至串行转换的功能；
数据确定部，所述数据确定部被配置为在相应的计数时钟信号和相应的锁存时钟信号的控制下确定从所述数据复用部输出的信号的大数，并输出确定结果；以及
锁存部，所述锁存部被配置为锁存所述确定结果。
14.如权利要求13所述的非易失性存储装置，其中所述数据确定部包括：
多个串联耦合的D触发器，所述多个串联耦合的D触发器被配置为在相应的计数时钟信号的控制下锁存多个数据信号；以及
数据组合部分，所述数据组合部分被配置为在相应的锁存时钟信号的控制下确定储存在所述D触发器中的信号的大数。
15.如权利要求11所述的非易失性存储装置，其中所述多个配置数据组中的每个包括内部偏压信息、内部逻辑配置信息、故障地址信息和冗余信息中的任何一个。
16.一种用于在加电操作期间处理多个配置数据组的方法，包括以下步骤：
在第一控制时钟信号的控制下，确定在作为所述加电操作的初始阶段的第一时段期间输出的配置数据组的大数；以及
在周期比所述第一控制时钟信号的周期短的第二控制时钟信号的控制下，确定在所述第一时段之后的第二时段期间从存储器件输出的配置数据组的大数。
17.如权利要求16所述的方法，还包括：
将功率不稳定时区分为所述第一时段，以及将功率稳定时区分为所述第二时段。
18.如权利要求第16所述的方法，其中所述配置数据组是储存在配置信息存储块中的信号。
19.如权利要求16所述的方法，其中所述配置数据组中的每个包括内部偏压信息、内部逻辑配置信息、故障地址信息和冗余信息中的任何一个。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP5839474B2 (ja) | 2011-03-24 | 2016-01-06 | 株式会社半導体エネルギー研究所 | 信号処理回路 |
| CN103198864B (zh) * | 2013-03-22 | 2016-07-13 | 上海华虹宏力半导体制造有限公司 | 双分离栅快闪存储器的访问方法 |
| KR20220045458A (ko) * | 2020-10-05 | 2022-04-12 | 에스케이하이닉스 주식회사 | 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127864A (en) * | 1998-08-19 | 2000-10-03 | Mission Research Corporation | Temporally redundant latch for preventing single event disruptions in sequential integrated circuits |
| US6609185B1 (en) * | 2001-05-17 | 2003-08-19 | Emc Corporation | Data storage system having majority gate filter |
| US6944039B1 (en) * | 2003-12-12 | 2005-09-13 | Netlogic Microsystems, Inc. | Content addressable memory with mode-selectable match detect timing |
| CN101202107A (zh) * | 2006-09-13 | 2008-06-18 | 意法半导体股份有限公司 | 具有非易失性地存储冗余数据的保留区域的与非闪存器件 |
| EP1107121B1 (en) * | 1999-12-10 | 2010-03-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory with programmable latches |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359564A (en) | 1993-05-04 | 1994-10-25 | Motorola, Inc. | Content addressable memory system and method of operation |
| JP3602939B2 (ja) * | 1996-11-19 | 2004-12-15 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP3749354B2 (ja) | 1997-08-11 | 2006-02-22 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JP2000048570A (ja) * | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001014863A (ja) | 1999-07-01 | 2001-01-19 | Toshiba Corp | 半導体メモリ装置 |
| JP3799269B2 (ja) * | 2001-12-10 | 2006-07-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| WO2003073430A1 (fr) | 2002-02-28 | 2003-09-04 | Renesas Technology Corp. | Memoire a semi-conducteurs non volatile |
| JP3875153B2 (ja) | 2002-07-04 | 2007-01-31 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置およびその書き換え禁止制御方法 |
| GB2403823B (en) * | 2003-07-08 | 2005-09-21 | Toshiba Res Europ Ltd | Controller for processing apparatus |
| US8271912B2 (en) * | 2008-03-19 | 2012-09-18 | International Business Machines Corporation | Radiation tolerance by clock signal interleaving |
| KR101069730B1 (ko) * | 2010-07-02 | 2011-10-04 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그 설정정보 처리방법 |
-
2010
- 2010-07-02 KR KR1020100063761A patent/KR101124332B1/ko active IP Right Grant
- 2010-12-31 US US12/983,124 patent/US8488407B2/en active Active
-
2011
- 2011-01-11 TW TW100100974A patent/TWI485707B/zh not_active IP Right Cessation
- 2011-02-11 CN CN201110036145.3A patent/CN102314945B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127864A (en) * | 1998-08-19 | 2000-10-03 | Mission Research Corporation | Temporally redundant latch for preventing single event disruptions in sequential integrated circuits |
| EP1107121B1 (en) * | 1999-12-10 | 2010-03-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory with programmable latches |
| US6609185B1 (en) * | 2001-05-17 | 2003-08-19 | Emc Corporation | Data storage system having majority gate filter |
| US6944039B1 (en) * | 2003-12-12 | 2005-09-13 | Netlogic Microsystems, Inc. | Content addressable memory with mode-selectable match detect timing |
| CN101202107A (zh) * | 2006-09-13 | 2008-06-18 | 意法半导体股份有限公司 | 具有非易失性地存储冗余数据的保留区域的与非闪存器件 |
Also Published As
| Publication number | Publication date |
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