CN109559770A - 具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片 - Google Patents

具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片 Download PDF

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Abstract

本发明公开了具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片。描述了一种由存储器芯片执行的方法。该方法包含特别地请求对存储器芯片的弱存储单元的附加刷新，所述弱存储单元比存储器芯片的其他存储单元更快地耗尽其电荷。附加刷新被添加到应用于弱存储单元和其他存储单元的分布式基线刷新命令序列。分布式基线刷新命令序列具有根据其他存储单元的电荷耗尽特性确定的刷新速率。

Description

具有降低的基线刷新速率与对弱单元的附加刷新的存储器 芯片
技术领域
本发明的领域总体上与计算科学有关，并且更具体地，与具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片有关。
背景技术
许多计算机系统中的相关问题是系统存储器（也称为“主存储器”）。这里，如本领域所理解的，计算系统通过执行存储在系统存储器中的程序代码以及从/向系统存储器读取/写入该程序代码对其进行操作的数据来操作。照此，在计算系统的操作过程期间，系统存储器由于许多程序代码和数据读取以及许多数据写入而被大量利用。因此，寻找用以提高系统存储器访问性能的方式是计算系统工程师的动机。
附图说明
根据以下详细描述，结合附图，能够获得对本发明的更好的理解，在附图中：
图1示出了存储器阵列（现有技术）；
图2示出了具有弱单元表的存储器芯片；
图3示出了传统刷新方案和改进刷新方案的比较；
图4示出了能够执行改进的刷新方案的存储器系统；
图5示出了执行改进的刷新方案的方法；
图6示出了计算系统。
具体实施方式
当今的存储器实现方式典型地包含通过存储器通道（也称为存储器总线）耦合到存储器控制器的动态随机存取存储器（DRAM）芯片。存储器控制器负责向DRAM存储器芯片发送合适的命令以用于向/从DRAM存储器芯片写入/读取数据，但是还发送使DRAM存储器芯片保持在适当工作状况中的各种其他类型的命令。
这些命令之一是刷新命令。如本领域所知，DRAM存储器的存储单元是小电容。由单元存储的信息是由电容存储的电荷量的函数（例如，第一电荷量对应于“1”，并且第二电荷量对应于“0”）。不幸的是，DRAM存储器的存储单元随着时间的推移而耗尽其电荷，这继而要求它们周期性地“刷新”有附加的电荷以保留它们存储的数据。
图1示出了DRAM存储器的存储单元阵列101，其能够被视为N行和M列。许多存储单元（例如，8个、16个、32个）典型地与行和列的每个交点相关联。根据“分布式”刷新方案，为DRAM存储器的存储单元建立一个Refresh_Cycle_Interval，其定义阵列中的每个单元多长时间将被刷新一次。在运行时间期间，存储器控制器连续地向DRAM存储器的存储单元阵列的行发送刷新命令，然后重复该过程，使得每个Refresh_Cycle_Interval，每行接收一个刷新命令。连续刷新命令（例如，发送到第一和第二相邻行）之间的时间量被称为Refresh_Time。也就是说，
Refresh_Cycle_Interval = (Refresh_Time)/(#_ of_Rows) 等式1
问题在于，由于DRAM存储单元的尺寸随着每个新的制造世代而缩小，它们趋向于更快地耗尽其电荷。单元更快地耗尽其电荷的趋势增加了必须从存储器控制器发送刷新命令所用的频率，这继而降低了存储器通道和/或存储器芯片的性能，因为以读取/写入信号为代价，更多的时间被投入到刷新信号。附加地，存储器系统的功耗增加，因为较高的刷新速率类似于恒定的、较高频率的后台写入过程。
有趣的是，大量存储单元所需的刷新周期间隔比实际使用的Refresh_Cycle_Interval长得多。也就是说，典型地，存储单元阵列101中的大多数存储单元不需要以它们被刷新所用的速率而刷新（它们可以以较长的间隔被刷新并且仍然适当地保留它们的数据）。
这里，建立的Refresh_Cycle_Interval基本上由阵列101中的少得多的“最弱的”存储单元驱动。也就是说，较小百分比的制造单元需要更频繁的刷新（它们更快地泄漏其电荷）。因为这些较弱的单元需要更频繁的刷新，所以存储器阵列101中的所有存储单元以较快的速率刷新，即使大多数存储单元实际上不需要该较快的速率。
例如，如果64 ms是标称的Refresh_Cycle_Interval配置设置，那么如果Refresh_Cycle_Interval增加到128 ms，则存储器阵列101中的绝大多数存储单元能够可靠地保留它们的数据。因此，改进的方案是增加基线Refresh_Cycle_Interval（例如，至128 ms），然后特别地将更频繁的刷新发送到实际需要所述更频繁的刷新的相对较少的较弱存储单元。
因此，图2示出了改进的DRAM存储器芯片200，其维护标识其存储单元中的哪些存储单元需要更频繁的刷新的内部信息（弱单元表202）。当较弱单元的相应下一个刷新时间即将来临时，DRAM存储器芯片200将相应的特殊请求发送到存储器控制器以发出特殊刷新命令。这里，在各种实施例中，特殊刷新命令是“特殊的”，因为其生成是由一个或多个较弱单元的需要触发的（例如，是响应于特殊刷新请求而发送的）而不是由于任何特殊刷新命令格式化（存储器控制器使用存储器通道上的标称/标准刷新命令（REF）格式化和/或定时来发送特殊刷新命令）。
存储器控制器通过发送特殊刷新命令进行响应，DRAM存储器芯片200将该特殊刷新命令应用于存储器单元阵列201内的较弱单元的刷新。这里，针对较弱单元的刷新命令被认为是特殊的，因为为DRAM存储器芯片建立了较慢的基线Refresh_Cycle_Interval，存储器控制器根据该基线Refresh_Cycle_Interval发出周期性刷新命令。在一些实施例中，存储器控制器在DRAM存储器芯片没有预先针对基线刷新请求而发送请求的情况下发出基线刷新请求，而在其他实施例中，存储器控制器响应于DRAM存储器芯片预先发送的刷新请求而发出基线刷新请求。为了便于讨论，以下描述将主要涉及其中存储器芯片向存储器控制器发出基线请求的实施例。
如上面提及的，在各种实施例中，由存储器控制器以较慢基线Refresh_Cycle_Interval发送的标称刷新命令是用于生成针对在较慢基线速率下能够可靠地保留其数据的大多数存储单元的刷新的唯一的刷新命令。
图3示出了与具有较高基线速率的传统方案相比的改进方案的刷新命令定时的示例。这里，刷新命令序列301对应于其中刷新命令以每64 ms的较高基线速率发送到每一行的传统方案。在该特定示例中，为了便于说明，假设存储器阵列仅包含二十行。照此，以64ms的基线速率分别刷新二十行中的每个。根据等式1，连续刷新之间的时间是64 ms/20 =3.2 ms。
相比之下，关于序列302中描绘的改进方案，利用128 ms的基线速率，其将针对基线刷新模式的刷新之间的时间设置为128 ms/20 = 6.4 ms（基线刷新被描绘为实刷新箭头）。因此，在序列302的改进方案中基线刷新频率减半，其基本上释放存储器通道和/或存储器芯片带宽以服务读取/写入请求，和/或减少存储器控制器和DRAM存储器刷新 DRAM的存储单元所消耗的电力。
改进的序列302还示出了“特殊”刷新命令（描绘为虚线箭头），其是特别地为如果其以128 ms基线速率刷新则可能丢失其数据的那些（相对较少的）DRAM存储单元发送的。这里，较弱的单元中的一些需要大约每64 ms被刷新，而其他明显较弱（最弱）的单元需要大约每32 ms被刷新。如序列302所描绘的，行0、1、5、7、8、9、11、13、15、18和19被理解为不包含任何较弱的单元。照此，如在序列302中所观察到的，这些行中的每一行每128 ms被刷新。
相比之下，行2、3、4、10、16和17被理解为含有需要大约每64 ms进行刷新的较弱的单元，但不包含需要每32 ms进行刷新的最弱单元中的任何最弱单元。照此，行2、3、4、10、16和17每128 ms接收基线刷新，并且在每次基线刷新之后平均每64 ms接收二次刷新。为便于讨论，图3仅含有用于理解针对行0的附加刷新的添加特征。这里，在针对行12和13的基线刷新之间的中途观察到针对行0的第一次附加刷新（其在针对行0的第一次基线刷新之后64 +3.2 = 67.2 ms发生）。
针对行0的下一次刷新在针对行0的第一次附加刷新（在针对行12和13的基线刷新之间）之后64-3.2 = 60.8 ms发生，并且对应于针对行0的第二次基线刷新。针对行0的下一次刷新对应于特殊/附加刷新，其在第二个128 ms基线刷新周期中针对行12和13的基线刷新之间的中途发生。针对行3、4、10、16和17的附加/特殊刷新也被描绘在序列302中，并且根据刚刚在上面针对行0描述的方案进行定位。
这里，取决于实现方式，特殊刷新可以仅涉及行2、3、4、10、16和17上的较弱单元，或者可以涉及该行上的所有单元。前一种方案将显示较大的电力节省，但是涉及稍微更加复杂的电学设计（选择性地仅刷新耦合到同一行的较弱单元）。后一种方案不涉及任何设计复杂性，但是将不如前一种方案那么功率效率高。
最后，行6和14被理解为包含需要平均每32 ms进行特殊刷新的最弱单元（但是没有需要每64 ms进行刷新的较弱单元）。这里，针对行6的第一次刷新对应于在第一个128 ms基线刷新周期中调度的针对行6的基线刷新。针对行6上的至少最弱的单元的下一次刷新是在针对行6的初始基线刷新之后（32 + 3.2 = 35.2ms）、在第一个128 ms基线刷新周期中针对行11和12的基线刷新之间的中途发生的第一次特殊刷新。
针对行6的至少最弱单元的下一次（第三次）刷新是在第一个128 ms基线刷新周期中针对行16和17的基线刷新之间的中途（在第一次特殊刷新之后32 ms）发生的第二次特殊刷新。针对行6的至少最弱单元的下一次（第四次）刷新是在第二个128 ms基线周期中针对行1和2的基线刷新之间的中途（在第二次特殊刷新之后32 ms）发生的第三次特殊刷新。针对行6的至少最弱单元的下一次（第五次）刷新是在第二个128 ms基线周期期间（在第四次刷新之后32-3.2 = 28.5ms）针对行6的标称基线刷新。针对行14的刷新遵循类似的模式。
值得注意的是，根据上面的示例，针对较弱单元实现了64 ms的平均刷新，并且针对最弱单元实现了32 ms的平均刷新，这被认为足以维持这些单元的数据可靠性。
为了易于解释，上面的示例不包含来自不同行的单元，其特殊刷新时间表呈现其中两个不同行将被调度为同时接收刷新的情况。例如，通过仅采用一个特殊刷新速率粒度（例如，仅采用64 ms特殊刷新粒度）并且用存储器阵列中的冗余替换单元替换将需要较精细刷新粒度的最弱单元，可以避免这种情况。替代地，可以增强存储器阵列的电学设计，以在同一刷新序列期间提供对不同行上的单元的选择性刷新。
同样为了易于解释，存储器不被理解为包含含有较弱单元和最弱单元两者的任何行。这样的行（如果它们存在的话）将在基线刷新之后每32 ms增量接收一次特殊刷新。再次，刷新可以选择性地仅应用于需要它们的单元，或者可以应用于行的所有单元。
比较包含基线刷新和特殊刷新两者的改进序列302的组合刷新模式，注意到，每个周期仅有32个刷新命令（序列302的第二个128 ms周期示出完整的刷新模式）。相比之下，在传统序列301中，每128 ms（两个64 ms周期）有40个刷新命令。
因此，因为大量单元仅需要128 ms刷新，所以改进方案302的每单位时间的总刷新少于传统方案301，这继而对应于改进方案302的改进的存储器系统性能和/或降低的功耗。此外，如果在特殊刷新期间仅选择性地刷新较弱单元/最弱单元而不是刷新具有较弱单元/最弱单元的行上的所有单元，则总体电力节省甚至更加明显，因为，如上面详尽地解释的那样，相对少的单元需要额外/特殊刷新。
图4示出了包含一个或多个DRAM存储器芯片401的存储器系统设计400，每个DRAM存储器芯片401包含嵌入式存储器402，其用以保持需要附加的特殊刷新的存储单元的标识符，并且在各种实施例中，保持标识每个周期需要多少附加的特殊刷新（或者能够从中确定这样的信息（例如，32 ms、64 ms））的信息。
对存储器阵列403的单元执行测试以确定哪些单元更倾向于电荷泄漏，并且因此将需要附加的刷新。可以通过将数据写入DRAM存储器的存储单元并且在以越来越慢的速率刷新单元时读回数据来执行测试。最终，至少对于某些单元（典型地）而言，写入的数据将变得不可靠，并且将学习到对每个单元需要多久被刷新一次以便可靠地保持其数据的理解。然后将学习结果录入嵌入式存储器402中。
在DRAM制造商执行所述测试的情况下，嵌入式存储器402可以是只读存储器（ROM）（即，在制造DRAM期间，存储器由制造商编程一次））。替代地，嵌入式存储器402可以是在存储器芯片401的上电或复位期间被加载的嵌入式SRAM或DRAM存储器。在后者的情况下，例如，每当DRAM芯片上电或复位时，执行确定哪些单元需要额外刷新（以及多少次刷新）的学习程序。执行写入和读回测试数据和/或对测试结果执行分析的测试电路可以嵌入在DRAM存储器401上（为了易于说明，其未在图4中示出），或者可以集成在存储器控制器404中，或者可以集成在DRAM存储器401和存储器控制器404两者上。
这里，在填充有弱单元的标识符和它们各自需要的刷新量之后，嵌入式存储器402可以被称为弱单元表402。在表中，可以通过弱单元的存储器地址（例如，存储器阵列的行地址和列地址的组合）标识弱单元。重要的是，在各种实施例中，弱单元表402保持在DRAM存储器401上而不保留在存储器控制器404上。
这里，DRAM存储器401包含调度逻辑电路405，其扫描弱单元表402并且识别何时单元需要刷新。于是，当迫切需要对单元的附加刷新时（例如，在所需的特殊刷新之前的设定数量的存储器通道时钟周期），调度逻辑405向存储器控制器404发送特殊刷新请求。通过将特殊刷新智能405本地保持在DRAM存储器401内，存储器控制器404不需要不跟踪哪些单元是弱的以及它们需要多长时间被刷新一次或者何时需要被刷新。
在正常初启期间（例如，存储器系统的每个上电序列/启动），基线刷新速率例如从BIOS固件传送到存储器控制器404（例如，通过被录入存储器控制器404的配置寄存器中）。替代地，基线刷新速率可以嵌入存储器401的ROM电路中并且传送到存储器控制器404。
在初启之后，在正常运行时期间，存储器控制器404的刷新控制逻辑电路406发出标准分布式基线刷新序列（例如，如上面关于图3所讨论的那样）。这里，存储器控制器的刷新控制逻辑电路可以包含定时器逻辑电路，其用以确定发送刷新信号的正确定时。然而，如上面详尽讨论的那样，标准的分布式基线刷新速率以较慢的速率运行，因为需要较高刷新速率的较弱单元将被特别刷新。当存储器控制器404发出标准基线刷新命令序列时，DRAM存储器401内的调度逻辑405监视序列的进程，并且在下一个调度的特殊刷新命令就要到期时向存储器控制器404发出特殊请求。作为响应，存储器控制器404发出特别请求的刷新命令。
响应于其接收到刷新命令，DRAM存储器芯片401向需要额外刷新的（一个或多个）行或（一个或多个）行上的（一个或多个）弱单元提供额外刷新。随着时间的推移，如上面关于图3的示例性序列302所讨论的那样，由调度逻辑405做出的请求将在存储器控制器404发出的标准基线存储器刷新的“顶部上”施加重复模式的附加刷新。
在实施例中，通过将存储器控制器404和（一个或多个）存储器芯片401耦合的存储器通道的特殊专用I/O线发送特殊刷新请求。也就是说，在实施例中，DRAM存储器芯片401具有用以向存储器控制器404发出特殊刷新请求的特殊输出，并且将存储器控制器404和存储器芯片401耦合的存储器通道具有保留用于特殊刷新请求到存储器控制器404的传输的（一个或多个）特殊信号线。具有与存储器通道兼容的接口的存储器控制器404也将具有用以接收特殊刷新请求的特殊输入。在其他实施例中，可以存在从DRAM到存储器控制器的一些其他请求路径（例如，在根据其设计将存储器控制器和DRAM耦合的存储器通道的工业标准规范中，提供从DRAM到存储器控制器的通用或专用通信通道），并且沿着该路径发送特殊刷新请求（例如，与从DRAM到存储器控制器的其他种类的通信/请求一起多路复用）。
附加地，因为DRAM存储器401具有请求特殊刷新请求的能力，所以DRAM可以包含行锤击逻辑406，其也利用到存储器控制器404的特殊刷新请求输出通道。这里，如本领域所理解的，在被大量访问的行附近（例如，靠近所述被大量访问的行）（和/或在两个被大量访问的行之间）的行可能由于其相邻行的过度访问活动而使其数据被损坏。
传统上，存储器控制器已经设计有行锤击检测逻辑电路406，其研究应用于存储器芯片的地址，并且能够确定存储器芯片中的特定行是否可能处于遭受行锤击损坏的危险中。如果是这样的话，则存储器控制器向具有对应于处于危险中的行的相关联的地址的（一个或多个）存储器芯片发出特殊刷新请求。（一个或多个）接收存储器芯片对地址进行解码，并且将刷新应用于处于危险中的行以有效地消除危险。
然而，因为DRAM存储器芯片401包含能够向存储器控制器404发出特殊刷新请求的调度逻辑电路405，所以DRAM存储器芯片401也可以与行锤击检测逻辑406集成，例如，代替存储器控制器404。也就是说，DRAM存储器芯片401上的行锤击检测逻辑406可以研究应用于存储器芯片401的地址，检测行是否处于遭受行锤击损坏的危险中，并且如果是这样的话，则通过特殊通道向存储器控制器404发出特殊刷新请求。作为响应，存储器控制器404将发出所请求的刷新命令，并且DRAM存储器芯片401将把刷新命令应用于处于遭受行锤击损坏的危险中的行。
这里，存储器芯片401的命令解码器逻辑可以耦合到存储器通道的命令/地址（CA）总线，诸如其规范由联合电子设备工程委员会（JEDEC）行业标准公布定义的工业标准存储器通道。命令解码器逻辑解码针对较弱单元的特殊刷新命令和行锤击刷新命令（每个命令可以用CA总线上的不同命令字来指定）。再次，在各种实施例中，任何“特殊”刷新命令的格式化/定时可以与标准刷新命令（REF）没有区别。
由存储器控制器发出的用于刷新较弱单元的目的的特殊刷新命令还可以包含对较弱单元的一些标识（其可能已经附加到存储器芯片的先前请求），因此存储器芯片401能够使存储器控制器对存储器芯片的请求的响应的进程同步。替代地，对存储器芯片所请求的针对较弱单元的特殊刷新或者行锤击刷新，可以不提供这样的信息，因为存储器芯片请求了刷新并且知道它们将被应用于哪些单元/行。
在各种实施例中，弱单元表402可以用布隆过滤器（bloom filter）或牺牲一些准确度（增加的误报）以用于弱单元表402的减少的存储器覆盖区消耗的其他数据制表方案来实现。
在另一实施例中，对允许被调度的特殊刷新的数量进行一些限制，以确保实际上实现存储器系统性能增强和/或存储器功耗降低。例如，如果传统（例如，64 ms）分布式基线刷新序列将每64 ms周期产生8K刷新请求，则将基线刷新请求速率降低一半（每128 ms周期8K刷新请求）的改进方案将每64 ms产生4K基线请求。如果标识弱单元并且为其调度特殊刷新请求的过程产生4K附加（特殊）请求，则可以放弃特殊请求方案而代之以传统方案。
在另外的实施例中，如果不允许使用某百分比的“释放”请求，则可能会影响在使用新方案的情况下的保证的性能/功率改进。例如，参考刚刚在上面讨论的示例，其中传统方案和特殊刷新方案的基线刷新数量之间存在4K的差异，如果特殊刷新方案需要超过2K的特殊附加刷新，则不采用特殊刷新方案（代替地使用传统方案）。这样做确保在采用特殊刷新方案的情况下的至少25％的（关于刷新的）保证的性能/功率改进。用于确定使用哪种模式的逻辑电路可以集成在存储器电路401、存储器控制器404、更大系统的配置软件或这些的某种组合中。
在仍然还有其他的实施例中，存储器芯片维持所有逻辑电路和智能以控制特殊刷新。也就是说，特殊刷新不需要事先从存储器控制器接收刷新命令。这里，例如，如果传入请求的目标几乎在接收到传入请求的同时需要特殊刷新，则存储器芯片或上面安装有存储器芯片的双列直插式存储器模块（DIMM）具有足够的缓冲空间来使传入请求（包含具有相应数据的写入请求）排队。存储器芯片还可以维持所有逻辑电路和智能以控制基线刷新。
认识到以下是恰当的：上面强调的128 ms的基线速率仅是示例性的并且其他基线速率是可能的，包含大于128 ms（例如，256 ms、512 ms、1024mc、在256 ms到1024 ms的范围内的任何基线速率等）的基线速率。
图5示出了由存储器芯片执行的方法。该方法包含特别地请求针对存储器芯片的弱存储单元的附加刷新，所述弱存储单元比存储器芯片的其他存储单元更快地耗尽其电荷，附加刷新被添加到应用于弱存储单元和其他存储单元的分布式基线刷新命令序列，分布式基线刷新命令序列具有根据其他存储单元的电荷耗尽特性确定的刷新速率。
图6提供了计算系统600（例如，智能电话、平板计算机、膝上型计算机、台式计算机、服务器计算机等）的示例性描绘。如图6中所观察到的，基本计算系统600可以包含：设置在多核处理器或应用处理器上的中央处理单元601（其可以包含例如多个通用处理核615_1至615_X）和主存储器控制器617、系统存储器602、显示器603（例如，触摸屏、平板）、本地有线点对点链路（例如，USB）接口604、各种网络I/O功能605（诸如以太网接口和/或蜂窝调制解调器子系统）、无线局域网（例如，WiFi）接口606、无线点对点链路（例如，蓝牙）接口607和全球定位系统接口608、各种传感器609_1至609_Y、一个或多个相机610、电池611、电力管理控制单元612、扬声器和麦克风613以及音频编码器/解码器614。
应用处理器或多核处理器650可以包含：在其CPU 601内的一个或多个通用处理核615、一个或多个图形处理单元616、存储器管理功能617（例如，存储器控制器）和I/O控制功能618。通用处理核615典型地执行计算系统的操作系统和应用软件。图形处理单元616典型地执行图形密集的功能，以例如生成在显示器603上呈现的图形信息。存储器控制功能617与系统存储器602对接，以向/从系统存储器602写入/读取数据。电力管理控制单元612一般控制系统600的功耗。
触摸屏显示器603、通信接口604-1107、GPS接口608、传感器609、（一个或多个）相机610和扬声器/麦克风编解码器613、614中的每一个都能够被视为相对于整个计算系统的各种形式的I/O（输入和/或输出），所述整个计算系统在适当的情况下也包含集成外围装置（例如，一个或多个相机610）。取决于实现方式，这些I/O部件中的各种I/O部件可以集成在应用处理器/多核处理器650上，或者可以位于应用处理器/多核处理器650的管芯附近或应用处理器/多核处理器650的封装外部。
计算系统还可以包含利用连接器技术实现的系统存储器（也称为主存储器），该连接器技术提供每个母板DIMM连接器多于一个DIMM，如上面详尽描述的那样。
在应用处理器或其他处理器的通用CPU核（或具有用以执行程序代码的指令执行流水线的其他功能块）上执行的应用软件、操作系统软件、装置驱动器软件和/或固件可以执行上面描述的功能中的任何功能。
本发明的实施例可以包含如上面所阐述的各种过程。所述过程可以以机器可执行指令实施。所述指令能够用于使通用或专用处理器执行某些过程。替代地，这些过程可以由含有用于执行过程的硬连线逻辑的特定硬件部件来执行，或者由编程的计算机部件和定制硬件部件的任何组合来执行。
还可以将本发明的元件提供作为用于存储机器可执行指令的机器可读介质。机器可读介质可以包含但不限于软盘、光盘、CD-ROM、和磁光盘、FLASH存储器、ROM、RAM、EPROM、EEPROM、磁卡或光卡、传播介质或适用于存储电子指令的其他类型的介质/机器可读介质。例如，本发明可以作为计算机程序被下载，该计算机程序可以经由通信链路（例如，调制解调器或网络连接）、借助于载波或其他传播介质中包含的数据信号、从远程计算机（例如，服务器）传送到请求计算机（例如，客户端）。
在前述说明书中，已经参考本发明的特定示例性实施例描述了本发明。然而，将明显的是，在不脱离如在所附权利要求中阐述的本发明的更广泛的精神和范围的情况下，可以对其做出各种修改和改变。因此，说明书和附图应以说明性的而非限制性的意义来考虑。

Claims (20)

1.一种存储器芯片，包括：
存储单元阵列；
嵌入式存储器电路，用以存储标识所述存储单元中的弱存储单元的信息，所述弱存储单元比所述存储单元中的其他存储单元更快地耗尽其电荷；
特殊刷新请求逻辑电路，耦合到所述嵌入式存储器电路，所述特殊刷新请求逻辑电路用以代表所述存储单元中的弱存储单元向存储器控制器发送特殊刷新请求，以便比所述存储单元中的其他存储单元更频繁地刷新所述存储单元中的弱存储单元。
2.根据权利要求1所述的存储器芯片，其中，所述存储器芯片包括为所述特殊刷新请求保留的输出。
3.根据权利要求1所述的存储器芯片，其中，所述输出是在JEDEC存储器通道标准中指定的。
4.根据权利要求1所述的存储器芯片，其中，所述存储器芯片还包括命令解码逻辑电路，用以解码由所述存储器控制器响应于特殊刷新命令而发送的刷新命令。
5.根据权利要求4所述的存储器芯片，其中，所述命令解码逻辑要耦合到存储器通道的CA总线。
6.根据权利要求5所述的存储器芯片，其中，所述存储器通道的规范是在JEDEC工业标准中定义的。
7.根据权利要求1所述的存储器芯片，其中，所述存储器芯片还包括行锤击检测逻辑电路。
8.根据权利要求7所述的存储器芯片，其中，所述特殊刷新请求逻辑被耦合到所述行锤击检测逻辑电路，以在所述行锤击检测逻辑检测到行锤击状况时向所述存储器控制器发送特殊刷新请求。
9.一种计算系统，包括：
多个处理核；
系统存储器控制器；
系统存储器，耦合到所述系统存储器，所述系统存储器包括存储器芯片，所述存储器芯片包括下面的a），b）和c）：
a）存储单元阵列；
b）嵌入式存储器电路，用以存储标识所述存储单元中的弱存储单元的信息，所述弱存储单元比所述存储单元中的其他存储单元更快地耗尽其电荷；
c）特殊刷新请求逻辑电路，耦合到所述嵌入式存储器电路，所述特殊刷新请求逻辑电路用以代表所述存储单元中的弱存储单元向存储器控制器发送特殊刷新请求，以便比所述存储单元中的其他存储单元更频繁地刷新所述存储单元中的弱存储单元。
10.根据权利要求9所述的计算系统，其中，所述存储器芯片包括为所述特殊刷新请求保留的输出。
11.根据权利要求9所述的计算系统，其中，所述输出是在JEDEC存储器通道标准中指定的。
12.根据权利要求9所述的计算系统，其中，所述存储器芯片还包括命令解码逻辑电路，用以解码由所述存储器控制器响应于特殊刷新命令而发送的刷新命令。
13.根据权利要求12所述的计算系统，其中，所述命令解码逻辑要耦合到存储器通道的CA总线。
14.根据权利要求13所述的计算系统，其中，所述存储器通道的规范是在JEDEC工业标准中定义的。
15.根据权利要求9所述的计算系统，其中，所述存储器芯片还包括行锤击检测逻辑电路。
16.根据权利要求15所述的计算系统，其中，所述特殊刷新请求逻辑耦合到所述行锤击检测逻辑电路，以在所述行锤击检测逻辑检测到行锤击状况时向所述存储器控制器发送特殊刷新请求。
17.一种存储器芯片，包括：
存储单元阵列；
嵌入式存储器电路，用以存储标识所述存储单元中的弱存储单元的信息，所述弱存储单元比所述存储单元中的其他存储单元更快地耗尽其电荷；
特殊刷新逻辑电路，耦合到所述嵌入式存储器电路，所述特殊刷新逻辑电路用以使得所述存储单元中的弱存储单元接收特殊刷新，以便比所述存储单元中的其他存储单元更频繁地刷新所述存储单元中的弱存储单元。
18.根据权利要求17所述的存储器芯片，其中，所述特殊刷新逻辑电路被耦合到所述存储器芯片的内部存储器，所述内部存储器用以存储标识所述存储单元中的弱存储单元的信息。
19.根据权利要求17所述的存储器芯片，其中，所述存储器芯片还包括行锤击检测逻辑电路。
20.一种存储器控制器，包括：
刷新控制逻辑电路，包括用以接收基线DRAM刷新速率的第一输入和用以接收来自DRAM存储器芯片的特殊刷新请求的第二输入，所述刷新控制逻辑电路用以根据基线刷新速率控制向所述DRAM存储器芯片提供刷新信号，以刷新所述存储器芯片的在以所述基线刷新速率刷新时将保留其数据的存储单元，所述刷新控制逻辑电路用以响应于所述特殊刷新请求而向所述DRAM存储器芯片提供附加的刷新信号，以便刷新所述存储器芯片的在以所述基线刷新速率刷新时将不保留其数据的其他存储单元。
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