KR20190035494A - 약한 셀들에 대한 부가의 리프레싱으로 감소된 베이스라인 리프레시 레이트를 갖는 메모리 칩 - Google Patents
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Abstract
메모리 칩에 의해 수행되는 방법이 기술된다. 이 방법은 메모리 칩의 다른 저장 셀들보다 더 빨리 그들의 전하를 공핍시키는 메모리 칩의 약한 저장 셀들에 대한 부가 리프레시들을 특별히 요청하는 단계를 포함한다. 부가 리프레시들은 약한 저장 셀들 및 다른 저장 셀들에 인가되는 분산 베이스라인 리프레시 커맨드 시퀀스에 추가된다. 분산 베이스라인 리프레시 커맨드 시퀀스는 다른 저장 셀들의 전하 공핍 특성들로부터 결정되는 리프레시 레이트를 갖는다.
Description
발명의 분야는 일반적으로 컴퓨팅 과학에 관한 것으로, 보다 구체적으로는, 약한 셀들에 대한 부가의 리프레싱으로 감소된 베이스라인 리프레시 레이트를 갖는 메모리 칩에 관한 것이다.
많은 컴퓨터 시스템들에서 관련 문제는 시스템 메모리("메인 메모리"라고도 지칭됨)이다. 여기서, 본 기술분야에서 이해되는 바와 같이, 컴퓨팅 시스템은 시스템 메모리에 저장된 프로그램 코드를 실행하는 것 및 프로그램 코드가 처리(operate on)하는 데이터를 시스템 메모리로부터 판독하는 것/시스템 메모리에 기입하는 것에 의해 동작한다. 이에 따라, 컴퓨팅 시스템의 동작 동안 많은 프로그램 코드 및 데이터 판독들은 물론 많은 데이터 기입들로 시스템 메모리가 많이 이용된다. 시스템 메모리 액세스 성능을 개선시키기 위한 방법들을 찾는 것이 따라서 컴퓨팅 시스템 엔지니어들의 동기이다.
하기의 도면들과 함께 하기의 상세한 설명으로부터 본 발명의 보다 나은 이해가 얻어질 수 있다:
도 1은 메모리 어레이(종래 기술)를 도시하고;
도 2는 약한 셀 테이블(weak cell table)을 갖는 메모리 칩을 도시하며;
도 3은 종래의 리프레싱 접근법과 개선된 리프레싱 접근법의 비교를 도시하고;
도 4는 개선된 리프레싱 접근법을 수행할 수 있는 메모리 시스템을 도시하며;
도 5는 개선된 리프레싱 접근법을 수행하는 방법을 도시하고;
도 6은 컴퓨팅 시스템을 도시한다.
도 1은 메모리 어레이(종래 기술)를 도시하고;
도 2는 약한 셀 테이블(weak cell table)을 갖는 메모리 칩을 도시하며;
도 3은 종래의 리프레싱 접근법과 개선된 리프레싱 접근법의 비교를 도시하고;
도 4는 개선된 리프레싱 접근법을 수행할 수 있는 메모리 시스템을 도시하며;
도 5는 개선된 리프레싱 접근법을 수행하는 방법을 도시하고;
도 6은 컴퓨팅 시스템을 도시한다.
오늘날의 메모리 구현들은 전형적으로 메모리 채널(메모리 버스라고도 지칭됨)을 통해 메모리 제어기에 결합되는 동적 랜덤 액세스 메모리(DRAM) 칩들을 포함한다. 메모리 제어기는 데이터를 DRAM 메모리 칩들에 기입하고/그로부터 판독하기 위한 적절한 커맨드들을 DRAM 메모리 칩들로 송신하는 것은 물론 DRAM 메모리 칩들을 적절한 동작 컨디션에 유지시키는 다양한 다른 유형의 커맨드들을 송신하는 일을 맡고 있다.
이 커맨드들 중 하나가 리프레시 커맨드이다. 본 기술분야에 공지된 바와 같이, DRAM 메모리의 저장 셀은 작은 커패시턴스이다. 셀에 의해 저장된 정보는 커패시턴스에 의해 저장된 전하량의 함수이다(예컨대, 제1 전하량은 "1"에 대응하고 제2 전하량은 "0"에 대응함). 안타깝게도, DRAM 메모리의 저장 셀들은 시간이 지남에 따라 그들의 전하를 공핍시키며, 이는, 결과적으로, 그들의 저장된 데이터를 유지하기 위해 그들이 부가의 전하로 주기적으로 "리프레시"되는 것을 필요로 한다.
도 1은 N개의 행 및 M개의 열로서 보일 수 있는 DRAM 메모리의 저장 셀 어레이(100)를 도시하고 있다. 다수의 저장 셀(예컨대, 8개, 16개, 32개)은 전형적으로 행과 열의 각각의 교차점과 연관되어 있다. "분산" 리프레시("distributed" refresh) 접근법에 따르면, DRAM 메모리의 저장 셀들에 대해 어레이 내의 각각의 셀이 얼마나 자주 리프레시될 것인지를 정의하는 Refresh_Cycle_Interval이 설정(establish)된다. 런타임 동안, 메모리 제어기는 리프레시 커맨드들을 DRAM 메모리의 저장 셀 어레이의 행들로 순차적으로 송신하고, 이어서 각각의 행이 매 Refresh_Cycle_Interval마다 리프레시 커맨드를 수신하도록 이 프로세스를 반복한다. (예컨대, 제1 및 제2 이웃하는 행들로 송신되는) 연속적인 리프레시 커맨드들 사이의 시간량은 Refresh_Time이라고 지칭된다. 즉,
문제는, DRAM 저장 셀들이 각각의 새로운 제조 세대마다 크기가 축소됨에 따라, DRAM 저장 셀들이 그의 전하를 보다 빨리 공핍시키는 경향이 있다는 것이다. 셀들이 그들의 전하를 보다 빨리 공핍시키는 경향은 리프레시 커맨드들이 메모리 제어기로부터 송신되어야만 하는 빈도를 증가시키고, 이는, 결과적으로, 메모리 채널 및/또는 메모리 칩의 성능을 저하시키는데, 그 이유는 판독/기입 신호들을 희생하면서 보다 많은 시간이 리프레시 신호들에 충당되기 때문이다. 그에 부가하여, 보다 높은 리프레시 레이트가 끊임없는 보다 높은 빈도의 백그라운드 기입 프로세스와 흡사하기 때문에, 메모리 시스템의 전력 소비가 증가된다.
흥미롭게도, 상당수의 저장 셀에 대해 필요한 리프레시 사이클 간격은 실제로 사용되는 Refresh_Cycle_Interval보다 훨씬 더 길다. 즉, 전형적으로, 저장 셀 어레이(100) 내의 저장 셀들의 대부분은 그들이 리프레시되는 레이트로 리프레시될 필요가 없다(그들이 보다 긴 간격들로 리프레시되고 그들의 데이터를 여전히 제대로 유지할 수 있다).
여기서, 설정된 Refresh_Cycle_Interval은 본질적으로 어레이(100) 내의 훨씬 더 적은 "가장 약한" 저장 셀들에 의해 구동된다. 즉, 제조된 셀들 중 보다 적은 비율이 보다 빈번한 리프레싱을 필요로 한다(그들이 그들의 전하를 보다 빨리 누설시킨다). 이러한 보다 약한 셀들이 보다 빈번한 리프레싱을 필요로 하기 때문에, 메모리 어레이(100) 내의 저장 셀들 전부가 보다 빠른 레이트로 리프레시되지만, 저장 셀들의 대다수는 실제로 이를 필요로 하지 않는다.
예를 들어, 64ms가 공칭 Refresh_Cycle_Interval 구성 설정치(configuration setting)인 경우, Refresh_Cycle_Interval이 128ms로 증가되면 메모리 어레이(100) 내의 대다수의 저장 셀들은 그들의 데이터를 신뢰성있게 유지할 수 있다. 개선된 접근법은, 따라서, 베이스라인 Refresh_Cycle_Interval을 (예컨대, 128ms로) 증가시키고 이어서 보다 빈번한 리프레시들을 실제로 필요로 하는 상대적으로 보다 적은 수의 보다 약한 저장 셀들로 보다 빈번한 리프레시들을 특별히 송신하는 것이다.
도 2는 따라서 저장 셀들 중 어느 것들이 보다 빈번한 리프레싱을 필요로 하는지를 식별해주는 내부 정보(약한 셀 테이블(202))를 유지하는 개선된 DRAM 메모리 칩(200)을 도시하고 있다. 보다 약한 셀들에 대한 각자의 다음 리프레시 시간들이 임박했을 때, DRAM 메모리 칩(200)은 특별 리프레시 커맨드들을 발행하라는 대응하는 특별 요청들을 메모리 제어기로 송신한다. 여기서, 다양한 실시예들에서, 특별 리프레시 커맨드가 "특별"한 이유는, 그의 생성이 하나 이상의 보다 약한 셀의 요구들에 의해 트리거되기(예컨대, 특별 리프레시 요청에 응답하여 송신되기) 때문이고 임의의 특별 리프레시 커맨드 포맷팅(특별 리프레시 커맨드가 공칭/표준 리프레시 커맨드(REF) 포맷팅 및/또는 타이밍을 사용하여 메모리 채널을 통해 메모리 제어기에 의해 송신됨) 때문은 아니다.
메모리 제어기는 DRAM 메모리 칩(200)이 메모리 셀 어레이(201) 내의 보다 약한 셀들의 리프레싱에 적용하는 특별 리프레시 커맨드들의 송신으로 응답한다. 여기서, 보다 약한 셀들에 대한 리프레시 커맨드들이 특별하다고 간주되는 이유는, DRAM 메모리 칩에 대해 보다 느린 베이스라인 Refresh_Cycle_Interval - 이 Refresh_Cycle_Interval에 따라 메모리 제어기는 주기적인 리프레시 커맨드들을 발행함 - 이 설정되기 때문이다. 일부 실시예들에서는, 베이스라인 리프레시 요청들이, 사전에 DRAM 메모리 칩에 의해 그들에 대한 요청들이 송신되는 일 없이, 메모리 제어기에 의해 발행되는 반면, 다른 실시예들에서는, 베이스라인 리프레시 요청들이, 사전에 DRAM 메모리 칩에 의해 송신된 리프레시 요청들에 응답하여, 메모리 제어기에 의해 발행된다. 논의의 편의상, 하기의 설명은 메모리 칩이 베이스라인 요청들을 메모리 제어기로 발행하는 실시예를 주로 언급할 것이다.
앞서 언급된 바와 같이, 다양한 실시예들에서, 보다 느린 베이스라인 Refresh_Cycle_Interval로 메모리 제어기에 의해 송신되는 공칭 리프레시 커맨드들이 보다 느린 베이스라인 레이트로 데이터를 신뢰성있게 유지할 수 있는 대부분의 저장 셀들에 대한 리프레시들을 생성하는 데 사용되는 유일한 리프레시 커맨드들이다.
도 3은 개선된 접근법에 대한 리프레시 커맨드 타이밍의 일 예를 보다 높은 베이스라인 레이트를 갖는 종래의 접근법과 비교하여 도시하고 있다. 여기서, 리프레시 커맨드 시퀀스(301)는 리프레시 커맨드들이 매 64ms의 보다 높은 베이스라인 레이트로 각각의 행으로 송신되는 종래의 접근법에 대응한다. 이 특정의 예에서, 예시의 편의를 위해, 메모리 어레이는 단지 20개의 행을 포함하는 것으로 가정된다. 이에 따라, 20개의 행 각각이 64ms의 베이스라인 레이트로 개별적으로 리프레시된다. 연속적인 리프레시들 사이의 시간은, 수학식 1로부터, 64ms/20 = 3.2ms이다.
이와 달리, 시퀀스(302)에 묘사된 개선된 접근법과 관련하여, 베이스라인 리프레시 패턴에 대한 리프레시들 사이의 시간을 128ms/20 = 6.4ms로 설정하는 128ms의 베이스라인 레이트가 이용된다(베이스라인 리프레시들은 실선 리프레시 화살표들로 묘사되어 있다). 따라서, 판독/기입 요청들을 서비스하기 위한 메모리 채널 및/또는 메모리 칩 대역폭을 실질적으로 해제(free up)하는 그리고/또는 메모리 제어기 및 DRAM 메모리에 의해 DRAM의 메모리 셀들을 리프레시하는 데 소비되는 전력을 감소시키는 시퀀스(302)의 개선된 접근법에서는 베이스라인 리프레시 빈도가 절반으로 된다.
개선된 시퀀스(302)는 또한 128ms 베이스라인 레이트로 리프레시되는 경우 데이터를 상실할지도 모르는 그 (상대적으로 보다 적은) DRAM 저장 셀들에 대해 특별히 송신되는 "특별" 리프레시 커맨드들(파선 화살표들로 묘사됨)을 보여주고 있다. 여기서, 보다 약한 셀들 중 일부는 대략 매 64ms마다 리프레시될 필요가 있는 반면, 다른 상당히 보다 약한(가장 약한) 셀들은 대략 매 32ms마다 리프레시될 필요가 있다. 시퀀스(302)에 묘사된 바와 같이, 행 0, 행 1, 행 5, 행 7, 행 8, 행 9, 행 11, 행 13, 행 15, 행 18 및 행 19는 어떠한 보다 약한 셀들도 포함하지 않는 것으로 이해된다. 이에 따라, 시퀀스(302)에서 관찰되는 바와 같이, 이 행들 각각은 매 128ms마다 리프레시된다.
이와 달리, 행 2, 행 3, 행 4, 행 10, 행 16 및 행 17은, 대략 매 64ms마다 리프레시하는 것을 필요하지만 매 32ms마다 리프레시하는 것을 필요로 하는 가장 약한 셀들 중 어느 것도 포함하지 않는, 보다 약한 셀들을 포함하는 것으로 이해된다. 이에 따라, 행 2, 행 3, 행 4, 행 10, 행 16 및 행 17은 매 128ms마다 베이스라인 리프레시를 그리고 각각의 베이스라인 리프레시 이후에 평균적으로 매 64ms마다 2차 리프레시(secondary refresh)를 수신한다. 논의의 편의상, 도 3은 행 2에 대한 부가 리프레시들을 이해하기 위한 부가된 특징들만 포함한다. 여기서, 행 2에 대한 제1 부가 리프레시는 행 12와 행 13에 대한 베이스라인 리프레시들 사이의 중간에서 관찰된다(이는 행 2에 대한 제1 베이스라인 리프레시로부터 64 + 3.2 = 67.2ms 후에 일어남).
행 2에 대한 다음 리프레시는 (행 12와 행 13에 대한 베이스라인 리프레시들 사이의) 행 2에 대한 제1 부가 리프레시로부터 64 - 3.2 = 60.8ms 후에 일어나고 행 2에 대한 제2 베이스라인 리프레시에 대응한다. 행 2에 대한 다음 리프레시는 제2 128ms 베이스라인 리프레시 사이클에서 행 12와 행 13에 대한 베이스라인 리프레시들 사이의 중간에서 일어나는 특별/부가 리프레시에 대응한다. 행 3, 행 4, 행 10, 행 16 및 행 17에 대한 부가/특별 리프레시들이 또한 시퀀스(302)에 묘사되고 행 2에 대해 바로 위에서 기술된 스킴에 따라 배치된다.
여기서, 구현에 따라, 특별 리프레시들이 행 2, 행 3, 행 4, 행 10, 행 16 및 행 17에 있는 보다 약한 셀들로만 보내질 수 있거나, 행에 있는 모든 셀들로 보내질 수 있다. 전자의 접근법은 보다 큰 전력 절감을 보여줄 것이지만 약간 더 복잡한 전기 설계(동일한 행에 결합된 보다 약한 셀들만 선택적으로 리프레시하는 것)를 수반한다. 후자의 접근법은 어떠한 설계 복잡성들도 수반하지는 않지만 그만큼 전력 효율적이지는 않을 것이다.
마지막으로, 행 6 및 행 14는 평균적으로 매 32ms마다 특별 리프레싱을 필요로 하는 가장 약한 셀들을 포함하는 것으로 이해된다(그러나 매 64ms마다 리프레시하는 것을 필요로 하는 보다 약한 셀들은 없음). 여기서, 행 6에 대한 제1 리프레시는 제1 128ms 베이스라인 리프레시 사이클에 스케줄링되어 있는 행 6에 대한 베이스라인 리프레시에 대응한다. 행 6에 있는 적어도 가장 약한 셀들에 대한 다음 리프레시는 제1 128ms 베이스라인 리프레시 사이클에서 행 11과 행 12에 대한 베이스라인 리프레시들 사이의 중간에서(행 6에 대한 초기 베이스라인 리프레시로부터 32 + 3.2 = 35.2ms 후에) 일어나는 제1 특별 리프레시이다.
행 6의 적어도 가장 약한 셀들에 대한 다음 (제3) 리프레시는 제1 128ms 베이스라인 리프레시 사이클에서 행 16과 행 17에 대한 베이스라인 리프레시들 사이의 중간에서(제1 특별 리프레시로부터 32ms 후에) 일어나는 제2 특별 리프레시이다. 행 6의 적어도 가장 약한 셀들에 대한 다음 (제4) 리프레시는 제2 128ms 베이스라인 사이클에서 행 1과 행 2에 대한 베이스라인 리프레시들 사이의 중간에서(제2 특별 리프레시로부터 32ms 후에) 일어나는 제3 특별 리프레시이다. 행 6의 적어도 가장 약한 셀들에 대한 다음 (제5) 리프레시는 제2 128ms 베이스라인 사이클 동안(제4 리프레시로부터 32 - 3.2 = 28.5ms 후의) 행 6에 대한 공칭 베이스라인 리프레시이다. 행 14에 대한 리프레시들은 유사한 패턴을 따른다.
특히, 위의 예들로부터, 보다 약한 셀들에 대해 64ms의 평균 리프레시들이 달성되고 가장 약한 셀들에 대해 32ms의 평균 리프레시들이 달성되며, 이는 이 셀들의 데이터 신뢰성을 유지하기에 충분하다고 생각된다.
설명의 편의상, 위의 예들이 특별 리프레싱 스케줄이 2개의 상이한 행이 동시에 리프레시를 수신하도록 스케줄링되는 상황을 제시하는 그 상이한 행들로부터의 셀들은 포함하지 않는다. 이 상황은, 예컨대, 하나의 특별 리프레시 레이트 입도(special refresh rate granularity)만을 채택하는 것(예컨대, 64ms 특별 리프레시 입도만을 채택하는 것) 및 보다 미세한 리프레시 입도를 필요로 하는 가장 약한 셀들을 메모리 어레이 내의 중복 교체 셀(redundant replacement cell)들로 교체하는 것에 의해 회피될 수 있다. 대안적으로, 메모리 어레이의 전기적 설계가 동일한 리프레시 시퀀스 동안 상이한 행들에 있는 셀들의 선택적 리프레시(selective refreshment)를 제공하도록 향상될 수 있다.
또한 설명의 편의상, 메모리는 보다 약한 셀들과 가장 약한 셀들 둘 다를 포함하는 임의의 행들을 포함하는 것으로 이해되지 않는다. 이러한 행들은, 존재하는 경우, 베이스라인 리프레시 후에 매 32ms 증분마다 특별 리프레시를 수신할 것이다. 다시 말하면, 리프레시들이 리프레시들을 필요로 하는 셀들에만 선택적으로 적용될 수 있거나 행의 모든 셀들에 적용될 수 있다.
베이스라인 및 특별 리프레시들 둘 다를 포함하는 개선된 시퀀스(302)의 조합된 리프레시 패턴을 비교하면, 사이클당 단지 32개의 리프레시 커맨드가 있다는 것(시퀀스(302)의 제2 128ms 사이클이 완전한 리프레시 패턴을 나타낸다는 것)에 주목한다. 이와 달리, 종래의 시퀀스(301)에서는, 128ms(2개의 64ms 사이클)당 40개의 리프레시 커맨드가 있다.
따라서, 많은 수의 셀이 128㎳ 리프레시만 필요로 하기 때문에, 종래의 접근법(301)에서보다 개선된 접근법(302)에서 단위 시간당 총 리프레시가 더 적고, 이는, 결과적으로, 개선된 접근법(302)에서의 개선된 메모리 시스템 성능 및/또는 감소된 전력 소비에 대응한다. 더욱이, 보다 약한/가장 약한 셀을 갖는 행에 있는 모든 셀들을 리프레시하기보다는 특별 리프레시 동안 보다 약한/가장 약한 셀들만이 선택적으로 리프레시되는 경우, 전체적인 전력 절감은 훨씬 더 두드러지는데, 그 이유는, 앞서 상세히 설명된 바와 같이, 상대적으로 적은 셀들이 추가/특별 리프레시들을 필요하기 때문이다.
도 4는, 각각이 부가의 특별 리프레시들을 필요로 하는 저장 셀들의 식별자들 그리고, 다양한 실시예들에서, 사이클당 몇 개의 부가의 특별 리프레시들이 필요한지를 식별해주는 정보를 유지하기 위한 임베디드 메모리(402)(또는 이로부터 이러한 정보가 결정될 수 있음(예컨대, 32ms, 64ms))를 포함하는, 하나 이상의 DRAM 메모리 칩(401)을 포함하는 메모리 시스템 설계(400)를 도시하고 있다.
어느 셀들이 전하 누설에 보다 취약한지를 결정하기 위해 메모리 어레이(403)의 셀들에 대해 테스트가 수행되고, 따라서 부가의 리프레싱을 필요할 것이다. 테스트는 점점 더 느린 레이트들로 셀들을 리프레시하면서 DRAM 메모리의 저장 셀들에 데이터를 기입하는 것 및 데이터를 다시 판독하는 것에 의해 수행될 수 있다. 궁극적으로, 기입된 데이터는, (전형적으로) 적어도 일부 셀들에 대해, 신뢰할 수 없게 되며, 각각의 셀이 그의 데이터를 신뢰성있게 유지하기 위해 얼마나 빈번히 리프레시될 필요가 있는지의 이해가 얻어질 것이다. 이 학습의 결과들이 이어서 임베디드 메모리(402)에 입력된다.
임베디드 메모리(402)는 테스트가 DRAM 제조업체에 의해 수행되는 경우에 판독 전용 메모리(ROM)일 수 있다(즉, DRAM의 제조 동안 메모리가 제조업체에 의해 한번 프로그램된다). 대안적으로, 임베디드 메모리(402)는 메모리 칩(401)의 전원 온 또는 리셋 동안에 로드되는 임베디드 SRAM 또는 DRAM 메모리일 수 있다. 후자의 경우에, 예컨대, DRAM 칩이 전원 온되거나 리셋될 때마다, 어느 셀들이 추가의 리프레시들을 필요로 하는지(그리고 몇 번의 리프레시)를 결정하는 학습 절차가 수행된다. 테스트 데이터를 기입하고 다시 판독하는 것을 수행하고 그리고/또는 테스트 결과들에 대한 분석을 수행하는 테스트 회로부는 (예시의 편의상 도 4에 도시되지 않은) DRAM 메모리(401) 상에 임베딩될 수 있거나, 메모리 제어기(404)에 통합되거나, DRAM 메모리(401)와 메모리 제어기(404) 둘 다에 통합될 수 있다.
여기서, 약한 셀들의 식별자들 및 이들 각각이 필요로 하는 리프레싱의 양으로 채워지면, 임베디드 메모리(402)는 약한 셀 테이블(402)이라고 지칭될 수 있다. 약한 셀들은 테이블에서 그들의 메모리 주소(예컨대, 메모리 어레이의 행 주소와 열 주소의 조합)에 의해 식별될 수 있다. 중요한 것은, 다양한 실시예들에서, 약한 셀 테이블(402)이 메모리 제어기(404)가 아니라 DRAM 메모리(401) 상에 유지된다는 것이다.
여기서, DRAM 메모리(401)는 약한 셀 테이블(402)을 스캔하고 셀이 리프레싱을 필요로 할 때를 인식하는 스케줄링 로직 회로부(405)를 포함한다. 스케줄링 로직(405)은 이어서 (예컨대, 필요한 특별 리프레시보다 설정된 수의 메모리 채널 클록 사이클 이전에) 셀에 대한 부가 리프레시가 임박하여 필요하게 될 때 특별 리프레시 요청을 메모리 제어기(404)로 송신한다. 특별 리프레시 인텔리전스(special refresh intelligence)(405)를 DRAM 메모리(401) 내에 로컬적으로 유지하는 것에 의해, 메모리 제어기(404)는 어느 셀들이 약한지 그리고 그들이 얼마나 자주 또는 언제 리프레시될 필요가 있는지를 추적할 필요가 없다.
통상의 브링-업(bring-up)(예컨대, 메모리 시스템의 각각의 전원 온 시퀀스/부트-업) 동안, 베이스라인 리프레시 레이트가, 예컨대, BIOS 펌웨어로부터 (예컨대, 메모리 제어기(404)의 구성 레지스터에 입력되는 것에 의해) 메모리 제어기(404)로 전달된다. 대안적으로, 베이스라인 리프레시 레이트가 메모리(401)의 ROM 회로부에 임베딩되고 메모리 제어기(404)에 전달될 수 있다.
브링-업 후에, 통상의 런타임 동안, 메모리 제어기(404)의 리프레시 제어 로직 회로부(406)는 (예컨대, 도 3과 관련하여 앞서 논의된 바와 같이) 표준 분산 베이스라인 리프레시 시퀀스를 발행한다. 여기서, 메모리 제어기의 리프레시 제어 로직 회로부는 리프레시 신호들의 송신의 정확한 타이밍들을 결정하기 위한 타이머 로직 회로부를 포함할 수 있다. 그렇지만, 앞서 상세히 논의된 바와 같이, 보다 높은 리프레시 레이트들을 필요로 하는 보다 약한 셀들이 특별히 리프레시될 것이기 때문에, 표준 분산 베이스라인 리프레시 레이트가 보다 느린 레이트로 실행(run)된다. 메모리 제어기(404)가 표준 베이스라인 리프레시 커맨드 시퀀스를 발행하고 있는 동안, DRAM 메모리(401) 내의 스케줄링 로직(405)은 시퀀스의 진행을 모니터링하고 다음의 스케줄링된 특별 리프레시 커맨드가 만기가 될 때 메모리 제어기(404)에 특별 요청을 발행한다. 이에 응답하여, 메모리 제어기(404)는 특별히 요청된 리프레시 커맨드를 발행한다.
리프레시 커맨드의 수신에 응답하여, DRAM 메모리 칩(401)은 추가의 리프레싱을 필요로 하는 행(들) 또는 행들에 있는 약한 셀(들)에 추가의 리프레싱을 제공한다. 시간의 경과에 따라, 도 3의 예시적인 시퀀스(302)와 관련하여 앞서 논의된 바와 같이, 스케줄링 로직(405)에 의해 이루어진 요청들은 메모리 제어기(404)에 의해 발행되는 표준 베이스라인 메모리 리프레시들 "위에" 부가 리프레시들의 반복 패턴을 부과할 것이다.
일 실시예에서, 특별 리프레시 요청들은 메모리 제어기(404)와 메모리 칩(들)(401)을 결합시키는 메모리 채널의 특별 전용 I/O 와이어를 통해 송신된다. 즉, 일 실시예에서, DRAM 메모리 칩(401)은 메모리 제어기(404)에 특별 리프레시 요청들을 발행하기 위한 특별 출력을 가지며, 메모리 제어기(404)와 메모리 칩(401)을 결합시키는 메모리 채널은 특별 리프레시 요청들을 메모리 제어기(404)로 전송하기 위해 예비된 특별 신호 와이어(들)를 갖는다. 메모리 채널과 호환가능한 인터페이스를 갖는 메모리 제어기(404)는 또한 특별 리프레시 요청들을 수신하기 위한 특별 입력을 가질 것이다. 다른 실시예들에서, DRAM으로부터 메모리 제어기로의 어떤 다른 요청 경로가 존재할 수 있고(예컨대, DRAM으로부터 메모리 제어기로의 일반 또는 전용 통신 채널이 산업 표준 사양에서 제공되며, 이에 따라 메모리 제어기와 DRAM을 결합시키는 메모리 채널이 설계됨) 특별 리프레시 요청들이 그 경로를 따라 송신된다(예컨대, DRAM으로부터 메모리 제어기로의 다른 종류의 통신들/요청들과 함께 다중화됨).
그에 부가하여, DRAM 메모리(401)가 특별 리프레시 요청들을 요청할 수 있기 때문에, DRAM은 메모리 제어기(404)로의 특별 리프레시 요청 출력 채널을 역시 이용하는 행 해머 로직(row hammer logic)(406)을 포함할 수 있다. 여기서, 본 기술분야에서 이해되는 바와 같이, 많이 액세스된 행 근방에(예컨대, 그 옆에) 있는(그리고/또는 2개의 많이 액세스된 행 사이에 있는) 행은 그의 이웃 행들의 과도한 액세스 활동으로 인해 그의 데이터가 손상될 수 있다.
전통적으로, 메모리 제어기들은 메모리 칩들에 인가되는 주소들을 조사하고 메모리 칩 내의 특정의 행이 행 해머 손상을 겪을 위험이 있을 수 있는지를 결정할 수 있는 행 해머 검출 로직 회로부(406)로 설계되었다. 만일 그렇다면, 메모리 제어기는 위험에 처해 있는 행에 대응하는 연관된 주소를 갖는 메모리 칩(들)에 특별 리프레시 요청을 발행한다. 수신하는 메모리 칩(들)은 주소를 디코드하고 위험을 효과적으로 제거하기 위해 위험에 처한 행에 리프레시를 적용한다.
그렇지만, DRAM 메모리 칩(401)이 특별 리프레시 요청을 메모리 제어기(404)에 발행할 수 있는 스케줄링 로직 회로부(405)를 포함하기 때문에, 예컨대, 메모리 제어기(404) 대신에, DRAM 메모리 칩(401)이 또한 행 해머 검출 로직(406)과 통합될 수 있다. 즉, DRAM 메모리 칩(401) 상의 행 해머 검출 로직(406)은 메모리 칩(401)에 인가되는 주소들을 조사하고, 행이 행 해머 손상을 받을 위험에 처해 있는지를 검출하며, 만일 그렇다면, 특별 리프레시 요청을 특별 채널을 통해 메모리 제어기(404)에 발행할 수 있다. 이에 응답하여, 메모리 제어기(404)는 요청된 리프레시 커맨드를 발행할 것이고, DRAM 메모리 칩(401)은 행 해머 손상을 겪을 위험에 처해 있는 행에 리프레시 커맨드를 적용할 것이다.
여기서, 메모리 칩(401)의 커맨드 디코더 로직은 JEDEC(Joint Electron Device Engineering Council) 산업 표준 발표에 의해 정의된 사양들을 갖는 산업 표준 메모리 채널과 같은 메모리 채널의 커맨드/주소(CA) 버스에 결합될 수 있다. 커맨드 디코더 로직은 보다 약한 셀들에 대한 특별 리프레시 커맨드들 및 행 해머 리프레시 커맨드들(그 각각은 CA 버스 상의 상이한 커맨드 워드들로 명시될 수 있음)을 디코딩한다. 다시 말하면, 다양한 실시예들에서, 임의의 "특별" 리프레시 커맨드들의 포맷팅/타이밍이 표준 리프레시 커맨드들(REF)과 상이하지 않을 수 있다.
보다 약한 셀들을 리프레시하기 위해 메모리 제어기에 의해 발행된 특별 리프레시 커맨드들은 또한 메모리 칩(401)이 메모리 제어기의 응답들의 진행을 메모리 칩의 요청들에 동기화시킬 수 있도록 (메모리 칩의 이전의 요청에 첨부되었을 수 있는) 보다 약한 셀들의 어떤 ID(identification)를 포함할 수 있다. 대안적으로, 메모리 칩이 리프레시들을 요청했고 그들이 어느 셀들/행들에 적용되어야 하는지를 알고 있기 때문에, 이러한 정보가 메모리 칩에 의해 요청되는 보다 약한 셀들에 대한 특별 리프레시들 또는 행 해머 리프레시들에서 제공되지 않을 수 있다.
다양한 실시예들에서, 약한 셀 테이블(402)은 약한 셀 테이블(402)의 감소된 메모리 풋프린트 소비를 위해 얼마간의 정확도를 희생시키는(증가된 거짓 긍정) 블룸 필터(bloom filter) 또는 다른 데이터 테이블화(data tabulating) 접근법으로 구현될 수 있다.
다른 실시예에서, 메모리 시스템 성능 향상 및/또는 메모리 전력 소비 감소가 실제로 달성되도록 하기 위해 스케줄링될 수 있는 특별 리프레시들의 수에 어떤 제한이 있다. 예를 들어, 종래의 (예컨대, 64ms) 분산 베이스라인 리프레시 시퀀스가 64ms 사이클당 8K개의 리프레시 요청을 생성하는 경우, 베이스라인 리프레시 요청 레이트를 절반으로 감소시키는 개선된 접근법(128ms 사이클당 8K개의 리프레시 요청)은 64ms당 4K개의 베이스라인 요청을 생성할 것이다. 약한 셀들을 식별하고 그들에 대한 특별 리프레싱 요청들을 스케줄링하는 프로세스가 4K개의 부가(특별) 요청을 생성하는 경우, 특별 요청 접근법이 종래의 접근법으로 대체될 수 있다.
추가 실시예들에서, 새로운 접근법이 사용되는 경우 보증된 성능/전력의 개선이, "해제된" 요청들의 어떤 비율이 사용될 수 없다면, 영향을 받을 수 있다. 예를 들어, 종래의 접근법과 특별 리프레시 접근법에 대한 베이스라인 리프레시들의 횟수 사이에 4K의 차이가 있는 바로 위에서 논의된 예를 참조하면, 특별 리프레시 접근법에 대해 2K 초과의 특별 부가 리프레시가 필요한 경우, 특별 리프레시 접근법이 채택되지 않는다(그 대신에 종래의 접근법이 사용된다). 그렇게 하는 것은 특별 리프레시 접근법이 채택되는 경우 (리프레싱과 관련하여) 25% 이상의 보증된 성능/전력 개선을 보장한다. 어느 모드를 사용할지를 결정하기 위한 로직 회로부는 메모리 회로(401), 메모리 제어기(404), 보다 큰 시스템의 구성 소프트웨어 또는 이들의 어떤 조합에 통합될 수 있다.
또 다른 실시예들에서, 메모리 칩은 특별 리프레시들을 제어하기 위한 모든 로직 회로부 및 인텔리전스를 유지한다. 즉, 특별 리프레시들은 사전에 메모리 제어기로부터 리프레시 커맨드들을 수신하는 것을 필요로 하지 않는다. 여기서, 예를 들어, 메모리 칩 또는 메모리 칩이 마운팅되어 있는 DIMM(dual in line memory module)은, 들어오는 요청이 수신되는 것과 거의 동시에 들어오는 요청에 대한 타깃이 특별 리프레싱을 필요로 하는 경우, (대응하는 데이터를 갖는 기입 요청들을 비롯한) 들어오는 요청들을 큐잉하기 위한 충분한 버퍼 공간을 갖는다. 메모리 칩은 또한 베이스라인 리프레시들을 제어하기 위한 모든 로직 회로부 및 인텔리전스를 유지할 수 있다.
위에서 강조된 128ms의 베이스라인 레이트가 단지 예시적이라는 것과 128ms보다 더 큰 베이스라인 레이트들(예컨대, 256ms, 512ms, 1024ms, 256ms 내지 1024ms의 범위 내의 임의의 베이스라인 레이트 등)을 비롯한 다른 베이스라인 레이트들이 가능하다는 것을 인식하는 것이 타당하다.
도 5는 메모리 칩에 의해 수행되는 방법을 도시하고 있다. 이 방법은 메모리 칩의 다른 저장 셀들보다 더 빨리 전하를 공핍시키는 메모리 칩의 약한 저장 셀들에 대한 부가 리프레시들을 특별히 요청하는 단계를 포함하고, 부가 리프레시들은 약한 저장 셀들 및 다른 저장 셀들에 인가되는 분산 베이스라인 리프레시 커맨드 시퀀스에 추가되며, 분산 베이스라인 리프레시 커맨드 시퀀스는 다른 저장 셀들의 전하 공핍 특성들로부터 결정되는 리프레시 레이트를 갖는다.
도 6은 컴퓨팅 시스템(600)(예컨대, 스마트폰, 태블릿 컴퓨터, 랩톱 컴퓨터, 데스크톱 컴퓨터, 서버 컴퓨터 등)의 예시적인 묘사를 제공한다. 도 6에서 관측되는 바와 같이, 기본 컴퓨팅 시스템(600)은 중앙 프로세싱 유닛(601)(예컨대, 복수의 범용 프로세싱 코어(615_1 내지 615_X)를 포함할 수 있음) 및 다중-코어 프로세서 또는 애플리케이션 프로세서 상에 배치된 메인 메모리 제어기(617), 시스템 메모리(602), 디스플레이(603)(예컨대, 터치스크린, 플랫 패널), 로컬 유선 포인트-투-포인트 링크(예컨대, USB) 인터페이스(604), (이더넷 인터페이스 및/또는 셀룰러 모뎀 서브시스템과 같은) 다양한 네트워크 I/O 기능들(605), 무선 로컬 영역 네트워크(예컨대, WiFi) 인터페이스(606), 무선 포인트-투-포인트 링크(예컨대, 블루투스) 인터페이스(607) 및 GPS(Global Positioning System) 인터페이스(608), 다양한 센서들(609_1 내지 609_Y), 하나 이상의 카메라(610), 배터리(611), 전력 관리 제어 유닛(612), 스피커 및 마이크로폰(613) 그리고 오디오 코더/디코더(614)를 포함할 수 있다.
애플리케이션 프로세서 또는 다중-코어 프로세서(650)는 그의 CPU(601) 내의 하나 이상의 범용 프로세싱 코어(615), 하나 이상의 그래픽 프로세싱 유닛(616), 메모리 관리 기능(617)(예컨대, 메모리 제어기) 및 I/O 제어 기능(618)을 포함할 수 있다. 범용 프로세싱 코어들(615)은 전형적으로 컴퓨팅 시스템의 운영 체제 및 애플리케이션 소프트웨어를 실행한다. 그래픽 프로세싱 유닛(616)은 전형적으로, 예컨대, 디스플레이(603) 상에 제시되는 그래픽스 정보를 생성하기 위해 그래픽스 집중적 기능들을 실행한다. 메모리 제어 기능(617)은 데이터를 시스템 메모리(602)에 기입/그로부터 판독하기 위해 시스템 메모리(602)와 인터페이싱한다. 전력 관리 제어 유닛(612)은 일반적으로 시스템(600)의 전력 소비를 제어한다.
터치스크린 디스플레이(603), 통신 인터페이스들(604 내지 607), GPS 인터페이스(608), 센서들(609), 카메라(들)(610), 및 스피커/마이크로폰 코덱(613, 614) 각각은 모두, 적절한 경우, 일체형 주변 디바이스(예컨대, 하나 이상의 카메라(610))도 포함하는 전체 컴퓨팅 시스템에 대한 다양한 형태의 I/O(입력 및/또는 출력)로 볼 수 있다. 구현에 따라, 이 I/O 컴포넌트들 중 다양한 것들은 애플리케이션 프로세서/다중-코어 프로세서(650) 상에 통합될 수 있거나 다이를 벗어나(off the die) 또는 애플리케이션 프로세서/다중-코어 프로세서(650)의 패키지 외부에 위치될 수 있다.
컴퓨팅 시스템은 또한 앞서 상세히 기술된 바와 같이 마더보드 DIMM 커넥터당 하나 초과의 DIMM을 제공하는 커넥터 기술로 구현되는 시스템 메모리(메인 메모리라고도 지칭됨)를 포함할 수 있다.
애플리케이션 프로세서 또는 다른 프로세서의 범용 CPU 코어(또는 프로그램 코드를 실행하기 위한 명령어 실행 파이프 라인을 갖는 다른 기능 블록)에서 실행하는 애플리케이션 소프트웨어, 운영 체제 소프트웨어, 디바이스 드라이버 소프트웨어 및/또는 펌웨어는 앞서 기술된 기능들 중 임의의 것을 수행할 수 있다.
본 발명의 실시예들은 앞서 기재된 바와 같은 다양한 프로세스들을 포함할 수 있다. 프로세스들은 머신 실행가능 명령어들로 구현될 수 있다. 명령어들은 범용 또는 특수 목적 프로세서로 하여금 특정 프로세스들을 수행하게 하는 데 사용될 수 있다. 대안적으로, 이 프로세스들은 프로세스들을 수행하기 위한 하드와이어드 로직을 포함하는 특정 하드웨어 컴포넌트들에 의해, 또는 프로그램된 컴퓨터 컴포넌트들 및 커스텀 하드웨어 컴포넌트들의 임의의 조합에 의해 수행될 수 있다.
본 발명의 요소들은 또한 머신 실행가능 명령어들을 저장하기 위한 머신 판독가능 매체로서 제공될 수 있다. 머신 판독가능 매체는 플로피 디스켓들, 광학 디스크들, CD-ROM들, 및 자기 광학 디스크들, 플래시 메모리, ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 전파 매체 또는 전자 명령어들을 저장하기에 적합한 다른 유형의 매체/머신 판독가능 매체를 포함할 수 있지만, 이들로 제한되지 않는다. 예를 들어, 본 발명은 통신 링크(예컨대, 모뎀 또는 네트워크 연결)를 통해 반송파(carrier wave) 또는 다른 전파 매체에 구현된 데이터 신호들로 원격 컴퓨터(예컨대, 서버)로부터 요청하는 컴퓨터(예컨대, 클라이언트)로 전송될 수 있는 컴퓨터 프로그램으로서 다운로드될 수 있다.
전술한 명세서에서, 본 발명은 그의 특정의 예시적인 실시예들을 참조하여 기술되었다. 그렇지만, 첨부된 청구항들에 기재된 바와 같은 본 발명의 보다 광의의 사상 및 범주를 벗어나지 않고 그에 대한 다양한 수정들 및 변경들이 행해질 수 있다는 것이 명백할 것이다. 명세서 및 도면들은, 그에 따라, 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.
Claims (20)
- 메모리 칩으로서,
저장 셀들의 어레이;
상기 저장 셀들 중의 약한 저장 셀들을 식별해주는 정보를 저장하기 위한 임베디드 메모리 회로부 - 상기 저장 셀들 중의 상기 약한 저장 셀들은 상기 저장 셀들 중의 다른 저장 셀들보다 더 빨리 그들의 전하를 공핍시킴 - ; 및
상기 임베디드 메모리 회로부에 결합된 특별 리프레시 요청 로직 회로부 - 상기 특별 리프레시 요청 로직 회로부는, 상기 저장 셀들 중의 상기 다른 저장 셀들보다 더 빈번히 상기 저장 셀들 중의 상기 약한 저장 셀들을 리프레시하기 위해, 상기 저장 셀들 중의 상기 약한 저장 셀들을 대신하여 특별 리프레시 요청들을 메모리 제어기로 송신함 -
를 포함하는, 메모리 칩. - 제1항에 있어서, 상기 메모리 칩은 상기 특별 리프레시 요청들을 위해 예비된 출력을 포함하는, 메모리 칩.
- 제2항에 있어서, 상기 출력은 JEDEC 메모리 채널 표준에 명시되어 있는, 메모리 칩.
- 제1항에 있어서, 상기 메모리 칩은 상기 특별 리프레시 요청들에 응답하여 상기 메모리 제어기에 의해 송신된 리프레시 커맨드들을 디코드하기 위한 커맨드 디코딩 로직 회로부를 추가로 포함하는, 메모리 칩.
- 제4항에 있어서, 상기 커맨드 디코딩 로직 회로부는 메모리 채널의 CA 버스에 결합되는, 메모리 칩.
- 제5항에 있어서, 상기 메모리 채널의 사양들은 JEDEC 산업 표준에 정의되는, 메모리 칩.
- 제1항에 있어서, 상기 메모리 칩은 행 해머 검출(row hammer detection) 로직 회로부를 추가로 포함하는, 메모리 칩.
- 제7항에 있어서, 상기 특별 리프레시 요청 로직 회로부는 상기 행 해머 검출 로직 회로부가 행 해머 컨디션을 검출할 때 특별 리프레시 요청들을 상기 메모리 제어기로 송신하기 위해 상기 행 해머 검출 로직 회로부에 결합되는, 메모리 칩.
- 컴퓨팅 시스템으로서,
복수의 프로세싱 코어;
시스템 메모리 제어기; 및
상기 시스템 메모리 제어기에 결합된 시스템 메모리
를 포함하며, 상기 시스템 메모리는 메모리 칩을 포함하고, 상기 메모리 칩은:
a) 저장 셀들의 어레이;
b) 상기 저장 셀들 중의 약한 저장 셀들을 식별해주는 정보를 저장하기 위한 임베디드 메모리 회로부 - 상기 저장 셀들 중의 상기 약한 저장 셀들은 상기 저장 셀들 중의 다른 저장 셀들보다 더 빨리 그들의 전하를 공핍시킴 - ; 및
c) 상기 임베디드 메모리 회로부에 결합된 특별 리프레시 요청 로직 회로부 - 상기 특별 리프레시 요청 로직 회로부는, 상기 저장 셀들 중의 상기 다른 저장 셀들보다 더 빈번히 상기 저장 셀들 중의 상기 약한 저장 셀들을 리프레시하기 위해, 상기 저장 셀들 중의 상기 약한 저장 셀들을 대신하여 특별 리프레시 요청들을 메모리 제어기로 송신함 - 를 포함하는, 컴퓨팅 시스템. - 제9항에 있어서, 상기 메모리 칩은 상기 특별 리프레시 요청들을 위해 예비된 출력을 포함하는, 컴퓨팅 시스템.
- 제10항에 있어서, 상기 출력은 JEDEC 메모리 채널 표준에 명시되어 있는, 컴퓨팅 시스템.
- 제9항에 있어서, 상기 메모리 칩은 상기 특별 리프레시 요청들에 응답하여 상기 메모리 제어기에 의해 송신된 리프레시 커맨드들을 디코드하기 위한 커맨드 디코딩 로직 회로부를 추가로 포함하는, 컴퓨팅 시스템.
- 제12항에 있어서, 상기 커맨드 디코딩 로직 회로부는 메모리 채널의 CA 버스에 결합되는, 컴퓨팅 시스템.
- 제13항에 있어서, 상기 메모리 채널의 사양들은 JEDEC 산업 표준에 정의되는, 컴퓨팅 시스템.
- 제9항에 있어서, 상기 메모리 칩은 행 해머 검출 로직 회로부를 추가로 포함하는, 컴퓨팅 시스템.
- 제15항에 있어서, 상기 특별 리프레시 요청 로직 회로부는 상기 행 해머 검출 로직 회로부가 행 해머 컨디션을 검출할 때 특별 리프레시 요청들을 상기 메모리 제어기로 송신하기 위해 상기 행 해머 검출 로직 회로부에 결합되는, 컴퓨팅 시스템.
- 메모리 칩으로서,
저장 셀들의 어레이;
상기 저장 셀들 중의 약한 저장 셀들을 식별해주는 정보를 저장하기 위한 임베디드 메모리 회로부 - 상기 저장 셀들 중의 상기 약한 저장 셀들은 상기 저장 셀들 중의 다른 저장 셀들보다 더 빨리 그들의 전하를 공핍시킴 - ; 및
상기 임베디드 메모리 회로부에 결합된 특별 리프레시 로직 회로부 - 상기 특별 리프레시 로직 회로부는, 상기 저장 셀들 중의 상기 다른 저장 셀들보다 더 빈번히 상기 저장 셀들 중의 상기 약한 저장 셀들을 리프레시하기 위해, 상기 저장 셀들 중의 약한 저장 셀들로 하여금 특별 리프레시들을 수신하게 함 -
를 포함하는, 메모리 칩. - 제17항에 있어서, 상기 특별 리프레시 로직 회로부는 상기 저장 셀들 중의 상기 약한 저장 셀들을 식별해주는 정보를 저장하는 상기 메모리 칩의 내부 메모리에 결합되는, 메모리 칩.
- 제17항에 있어서, 상기 메모리 칩은 행 해머 검출 로직 회로부를 추가로 포함하는, 메모리 칩.
- 메모리 제어기로서,
베이스라인 DRAM 리프레시 레이트를 수신하기 위한 제1 입력 및 DRAM 메모리 칩으로부터 특별 리프레시 요청들을 수신하기 위한 제2 입력을 포함하는 리프레시 제어 로직 회로부
를 포함하고, 상기 리프레시 제어 로직 회로부는 상기 메모리 칩의 저장 셀들을 리프레시하기 위해 상기 베이스라인 DRAM 리프레시 레이트에 따라 상기 DRAM 메모리 칩에 리프레시 신호들을 제공하는 것을 제어하며, 상기 메모리 칩의 상기 저장 셀들은 상기 베이스라인 DRAM 리프레시 레이트로 리프레시될 때 그들의 데이터를 유지할 것이고, 상기 리프레시 제어 로직 회로부는 상기 메모리 칩의 다른 저장 셀들을 리프레시하기 위해 상기 특별 리프레시 요청들에 응답하여 상기 DRAM 메모리 칩에 부가 리프레시 신호들을 제공하고, 상기 메모리 칩의 상기 다른 저장 셀들은 상기 베이스라인 DRAM 리프레시 레이트로 리프레시될 때 데이터를 유지하지 않을 것인, 메모리 제어기.
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