JPS60239999A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60239999A JPS60239999A JP59095163A JP9516384A JPS60239999A JP S60239999 A JPS60239999 A JP S60239999A JP 59095163 A JP59095163 A JP 59095163A JP 9516384 A JP9516384 A JP 9516384A JP S60239999 A JPS60239999 A JP S60239999A
- Authority
- JP
- Japan
- Prior art keywords
- correction
- circuit
- syndrome
- error
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体記憶装置に関する。
従来の半導体記憶装置の中で記憶素子を同一チップ内に
集積化し、読み出すいわゆるリードオンリーメモリー（
以下ＲＯＭと表現する）において記憶素子の大集積化が
進み、１メガビット以上になるとチップサイズが増大し
単純に記憶素子のみをいれただけでは、歩留りが極端に
悪化することが知ら九でいる。このため電子通信学会技
術研究報告５ＦＤ８３−３２に見られるように、チップ
サイズが若干増大しても冗長データを追加し誤り訂正コ
ード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｅｉｎｇ Ｃｏｄｅ
以下ＥＣＣと略す）？もたせ読み出し時に自己訂正機
能を持たせることにより歩留りを上げる方法が知られて
いる。この技術は本来は通信理論で一般的に使われてい
る方法であり、チップ内の一部分が欠陥により誤りデー
タを出力しても自己訂正が可能であることにより歩留り
向上には十分効果があると思われる。
集積化し、読み出すいわゆるリードオンリーメモリー（
以下ＲＯＭと表現する）において記憶素子の大集積化が
進み、１メガビット以上になるとチップサイズが増大し
単純に記憶素子のみをいれただけでは、歩留りが極端に
悪化することが知ら九でいる。このため電子通信学会技
術研究報告５ＦＤ８３−３２に見られるように、チップ
サイズが若干増大しても冗長データを追加し誤り訂正コ
ード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｅｉｎｇ Ｃｏｄｅ
以下ＥＣＣと略す）？もたせ読み出し時に自己訂正機
能を持たせることにより歩留りを上げる方法が知られて
いる。この技術は本来は通信理論で一般的に使われてい
る方法であり、チップ内の一部分が欠陥により誤りデー
タを出力しても自己訂正が可能であることにより歩留り
向上には十分効果があると思われる。
第１図は従来のＥＣＣ回路付きの概略図であり１のアド
レス指’Ｍにより、２の情報データ、３の冗長データが
同時に読み出される。情報理論により、情報データ３２
コ、冗長データ６コの組み合せによりハミングコード全
使用することにより１１）ｉｔ誤り訂正が可能であるこ
とが知ら扛ている。
レス指’Ｍにより、２の情報データ、３の冗長データが
同時に読み出される。情報理論により、情報データ３２
コ、冗長データ６コの組み合せによりハミングコード全
使用することにより１１）ｉｔ誤り訂正が可能であるこ
とが知ら扛ている。
計３８コのデータの中から４の６通りのシンドロームを
計算し、全Ｃのり／ドロームが０つまり（０，０，０，
０，０，０）の場合は修正なし、−コ以上が１と々几は
誤り方発生していることに々す、５の情報セル誤り箇処
検出回路によりどの情報セルが誤っているか判断し６０
訂正回路により情報セルを修止し出力する。
計算し、全Ｃのり／ドロームが０つまり（０，０，０，
０，０，０）の場合は修正なし、−コ以上が１と々几は
誤り方発生していることに々す、５の情報セル誤り箇処
検出回路によりどの情報セルが誤っているか判断し６０
訂正回路により情報セルを修止し出力する。
このＥＣＣ方式は、冗長データ及び判断回路を追加する
方式のためチップサイズは２０％程度増加する。このた
めＩＣ製造プロセスでの欠陥率が低下すると、Ｆｏｃ有
無での歩留り差が少なくなり、ＥＣＯ有りの場合の面積
増加分が１枚のウェハからとｎるチップ数の減少とがる
ため、結果的にＥＣＯ有りで生産全線けることが不利と
なってぐる。このためＩＣ製造立ち上げ時ＥＯＯ回路に
より歩留り向上を祖い、製造条件が安定し欠陥率が低下
してくればＥＣＣ無しの工０４７製造する方が得策と々
つてぐる。ＫＯＯ付きのチップサイズの大きい工０金生
産するか、Ｆｏｃ無しの■ｃ全生産するかの判断は、実
際に両者を製造して長期に比較していくことが必要とな
るが、一方は生育上無駄となる問題点があった。
方式のためチップサイズは２０％程度増加する。このた
めＩＣ製造プロセスでの欠陥率が低下すると、Ｆｏｃ有
無での歩留り差が少なくなり、ＥＣＯ有りの場合の面積
増加分が１枚のウェハからとｎるチップ数の減少とがる
ため、結果的にＥＣＯ有りで生産全線けることが不利と
なってぐる。このためＩＣ製造立ち上げ時ＥＯＯ回路に
より歩留り向上を祖い、製造条件が安定し欠陥率が低下
してくればＥＣＣ無しの工０４７製造する方が得策と々
つてぐる。ＫＯＯ付きのチップサイズの大きい工０金生
産するか、Ｆｏｃ無しの■ｃ全生産するかの判断は、実
際に両者を製造して長期に比較していくことが必要とな
るが、一方は生育上無駄となる問題点があった。
〔目自勺〕
本発明に、このよう々問題点を解決するものでその目的
はｍｃｃ付きの半導体記憶装置の製造において、容易に
ＦｉＯＯでの訂正を行なっているかどうか全判断し、生
産上の無駄なく’ｇｅｅの有無の時期を判断できる手段
を提供することである。
はｍｃｃ付きの半導体記憶装置の製造において、容易に
ＦｉＯＯでの訂正を行なっているかどうか全判断し、生
産上の無駄なく’ｇｅｅの有無の時期を判断できる手段
を提供することである。
本発明は、誤り訂正機能を持つ半導体記憶装置において
、複数個のシンドロームの和を出力とすることを特徴と
する。
、複数個のシンドロームの和を出力とすることを特徴と
する。
以下、本発明につき実施例に基づき詳細に説明する。第
２図は本発明の概略図で、１のアドレス指示により、２
の情報データ、６の冗長データが同時に読み出され、４
のシンドローム計算に工り５の情報セル誤り箇処検出回
路で誤り箇処を検出し、６で情報データ全訂正し正しい
データ全出力する。本発明は４のシンドローム計算結果
の全てが０である場合が誤り訂正なし、少なくとも一つ
が１となｎば２の情報データ、３の冗長データのなかで
誤りが発生していることに着目し、７でシンドローム和
を検出することにより、訂正の必要性有無全判断する出
力を持たせている。７のシンドローム和の実際の回路例
は、第３図に示すように、各シンドローム全入力とする
８のＮＯＲ回路及び９のインバータにより簡単に構成す
ることができる。この場合出力０で誤りなし、１で誤り
ありとなる。
２図は本発明の概略図で、１のアドレス指示により、２
の情報データ、６の冗長データが同時に読み出され、４
のシンドローム計算に工り５の情報セル誤り箇処検出回
路で誤り箇処を検出し、６で情報データ全訂正し正しい
データ全出力する。本発明は４のシンドローム計算結果
の全てが０である場合が誤り訂正なし、少なくとも一つ
が１となｎば２の情報データ、３の冗長データのなかで
誤りが発生していることに着目し、７でシンドローム和
を検出することにより、訂正の必要性有無全判断する出
力を持たせている。７のシンドローム和の実際の回路例
は、第３図に示すように、各シンドローム全入力とする
８のＮＯＲ回路及び９のインバータにより簡単に構成す
ることができる。この場合出力０で誤りなし、１で誤り
ありとなる。
〔効果］
以上述べたように本発明により、工Ｃウェハ検、 前段
階でシンドローム和の出力を検査することに工す、１０
０回路内蔵の半導体記憶装置の生産から、製造上の欠陥
率の低下によりＢａａ無しのチップサイズの小さい半導
体記憶装置の生産に切り換えるための情報ケ得ることが
でき、Ｗｏｏ有無しの両者を生産し切り換え時期を判断
する無駄全省略できる。また本発明を使用することによ
るチップ面積の増加は第３図の実施例でもわかるように
無視できる程度のものである。
階でシンドローム和の出力を検査することに工す、１０
０回路内蔵の半導体記憶装置の生産から、製造上の欠陥
率の低下によりＢａａ無しのチップサイズの小さい半導
体記憶装置の生産に切り換えるための情報ケ得ることが
でき、Ｗｏｏ有無しの両者を生産し切り換え時期を判断
する無駄全省略できる。また本発明を使用することによ
るチップ面積の増加は第３図の実施例でもわかるように
無視できる程度のものである。
５−
第１図は、Ｂｏｏ回路付きの半導体記憶装置の従来例。
第２図は、本発明の半導体記憶装置の一実施例。
第６図は、本発明のシンドローム和全実現するための一
実施例。 以上 出願人 株式会社諏訪精工舎 ６−
実施例。 以上 出願人 株式会社諏訪精工舎 ６−
Claims (1)
- 冗長データ全内蔵し、前記冗長データと情報データとに
より訂正機能金持つ半導体記憶装置において、複数個の
シンドロームの和を出力とすることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095163A JPS60239999A (ja) | 1984-05-11 | 1984-05-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095163A JPS60239999A (ja) | 1984-05-11 | 1984-05-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60239999A true JPS60239999A (ja) | 1985-11-28 |
Family
ID=14130102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59095163A Pending JPS60239999A (ja) | 1984-05-11 | 1984-05-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60239999A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146500A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | 読出専用メモリ |
| JPH03248251A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 情報処理装置 |
| WO2005037559A1 (ja) * | 2003-10-16 | 2005-04-28 | Seiko Precision Inc. | インクジェットプリンタ |
| JP2010198657A (ja) * | 2009-02-23 | 2010-09-09 | Oki Semiconductor Co Ltd | メモリ装置 |
-
1984
- 1984-05-11 JP JP59095163A patent/JPS60239999A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146500A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | 読出専用メモリ |
| JPH03248251A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 情報処理装置 |
| WO2005037559A1 (ja) * | 2003-10-16 | 2005-04-28 | Seiko Precision Inc. | インクジェットプリンタ |
| JP2010198657A (ja) * | 2009-02-23 | 2010-09-09 | Oki Semiconductor Co Ltd | メモリ装置 |
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