JPH02154397A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02154397A JPH02154397A JP63308528A JP30852888A JPH02154397A JP H02154397 A JPH02154397 A JP H02154397A JP 63308528 A JP63308528 A JP 63308528A JP 30852888 A JP30852888 A JP 30852888A JP H02154397 A JPH02154397 A JP H02154397A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000012937 correction Methods 0.000 claims abstract description 30
- 230000006866 deterioration Effects 0.000 claims abstract description 10
- 230000014759 maintenance of location Effects 0.000 claims description 11
- 238000003491 array Methods 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000717 retained effect Effects 0.000 description 4
- 230000032683 aging Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路に間し、特に電気的に消去可能
なプログラマブルロム（ＥＥＰＲＯＭ）装置に関する。
なプログラマブルロム（ＥＥＰＲＯＭ）装置に関する。
［従来の技術］
従来、この種のＥＥＰＲＯＭ装置は第３図のようにアド
レス信号Ａｄｄ、１＝Ａｄｄ、ｎを入力とするＸデコー
ダＢ１．Ｙデコーダ３２と、データビットＥＥＰＲＯＭ
のセルアレイ３３と、チエツクビットＥ Ｅ Ｐ ＲＯ
Ｍのセルアレイ３４と、前記データビットＥＥＦＲＯＭ
セルアレイ３３からの出力信号と前記チエツクピッ）Ｅ
ＥＰＲＯＭセルアレイ３４からの出力信号とを用いて、
前記データビットＥＥＰＲＯＭのセルアレイ３３から出
力信号から誤りを検出し該誤りが検出されたときは前記
データビットＥＥＰＲＯＭの出力信号に対して誤り訂正
を行うＦＣＣ回路３５とから構成されていた。
レス信号Ａｄｄ、１＝Ａｄｄ、ｎを入力とするＸデコー
ダＢ１．Ｙデコーダ３２と、データビットＥＥＰＲＯＭ
のセルアレイ３３と、チエツクビットＥ Ｅ Ｐ ＲＯ
Ｍのセルアレイ３４と、前記データビットＥＥＦＲＯＭ
セルアレイ３３からの出力信号と前記チエツクピッ）Ｅ
ＥＰＲＯＭセルアレイ３４からの出力信号とを用いて、
前記データビットＥＥＰＲＯＭのセルアレイ３３から出
力信号から誤りを検出し該誤りが検出されたときは前記
データビットＥＥＰＲＯＭの出力信号に対して誤り訂正
を行うＦＣＣ回路３５とから構成されていた。
［発明が解決しようとする問題点］
１−述した従来のＥＥＦＲＯＭ装置が有するＥＣＣ回路
の誤り訂正可能なビット￥１はデータビットＥ Ｅ Ｐ
Ｒ０Ｍセルアレイ３；３からの出力ビットに発生する
偶発的な誤った出力信号数に対しては十分であるが、デ
ータビットＥＥＰＲＯＭセルアレ、イ：３：３からの出
力ビツト数に対しては極めて小さく設定されている。以
下、ＥＣＣ回路に発生する問題点を詳述する。
の誤り訂正可能なビット￥１はデータビットＥ Ｅ Ｐ
Ｒ０Ｍセルアレイ３；３からの出力ビットに発生する
偶発的な誤った出力信号数に対しては十分であるが、デ
ータビットＥＥＰＲＯＭセルアレ、イ：３：３からの出
力ビツト数に対しては極めて小さく設定されている。以
下、ＥＣＣ回路に発生する問題点を詳述する。
Ｅ Ｅ Ｐ ＲＯＭのデータ保持特性が劣化したことに
よって、データビットＥＥＰＲＯＭセルアレイ３３から
の出力信号に誤りが発生する場合を考える。
よって、データビットＥＥＰＲＯＭセルアレイ３３から
の出力信号に誤りが発生する場合を考える。
データ保持特性の劣化したＥＥＰＲＯＭセルの数が少な
いときはデータビットＥＥＰＲＯＭセルアレイ３３から
の出力ビットに発生する出力信号の誤りも少なく、ＥＣ
Ｃ回路で出力信号の誤り訂正は可能である。しかしなが
ら、経年変化によりデータ保持特性の劣化したＥＥＰＲ
ＯＭセルの数は増加し、それらに保持されているデータ
は訂正されない。つまり、データ保持特性の劣化が原因
で、出力信号に誤りが生ずるデータビットＥＥＰＲＯＭ
の出力ビツト数は次第に増加することになり、保持特性
の劣化が原因で出力信号に誤りが生ずるデータピッ）Ｅ
ＥＰＲＯＭの出力ビツト数が、ＥＣＣ＠路で誤り検出と
誤り訂正が可能なビット数より多くなると、データビッ
トＥＥＰＲＯＭの誤った出力信号の訂正は不可能となる
という問題点があった。
いときはデータビットＥＥＰＲＯＭセルアレイ３３から
の出力ビットに発生する出力信号の誤りも少なく、ＥＣ
Ｃ回路で出力信号の誤り訂正は可能である。しかしなが
ら、経年変化によりデータ保持特性の劣化したＥＥＰＲ
ＯＭセルの数は増加し、それらに保持されているデータ
は訂正されない。つまり、データ保持特性の劣化が原因
で、出力信号に誤りが生ずるデータビットＥＥＰＲＯＭ
の出力ビツト数は次第に増加することになり、保持特性
の劣化が原因で出力信号に誤りが生ずるデータピッ）Ｅ
ＥＰＲＯＭの出力ビツト数が、ＥＣＣ＠路で誤り検出と
誤り訂正が可能なビット数より多くなると、データビッ
トＥＥＰＲＯＭの誤った出力信号の訂正は不可能となる
という問題点があった。
［発明の従来技術に対する相違点］
上述した従来のＥＥＰＲＯＭ装置に対し、本発明はデー
タピッ）ＥＥＰＲＯＭの出力信号と、チエツクピッ）Ｅ
ＥＦＲＯＭの出力信号にＥＥＰＲＯＭセルの劣化が原因
で発生した誤った出力信号を、険出し訂正するＥＣＣ回
路と、データビットＥＥＦＲＯＭの出力信号と、チエツ
クビットＥＥＦＲＯＭの出力信号からＥＣＣ回路によっ
て誤りが検出訂正された時、データピッ）ＥＥＰＲＯＭ
を構成するＥＥＰＲＯＭセルと、チエツクビットＥ Ｅ
Ｐ ＲＯＭを構成するＥＥＰＲＯＭセルの保持データ
を訂正する回路により出力信号の誤り訂正が行われるた
びにＥＥＦＲＯＭセルの保持データを訂正するという相
違点を有する。
タピッ）ＥＥＰＲＯＭの出力信号と、チエツクピッ）Ｅ
ＥＦＲＯＭの出力信号にＥＥＰＲＯＭセルの劣化が原因
で発生した誤った出力信号を、険出し訂正するＥＣＣ回
路と、データビットＥＥＦＲＯＭの出力信号と、チエツ
クビットＥＥＦＲＯＭの出力信号からＥＣＣ回路によっ
て誤りが検出訂正された時、データピッ）ＥＥＰＲＯＭ
を構成するＥＥＰＲＯＭセルと、チエツクビットＥ Ｅ
Ｐ ＲＯＭを構成するＥＥＰＲＯＭセルの保持データ
を訂正する回路により出力信号の誤り訂正が行われるた
びにＥＥＦＲＯＭセルの保持データを訂正するという相
違点を有する。
ｃ問題点を解決するための手段］
本願発明の要旨はデータビットを保持する電気的に消去
可能なプログラマブルロムの第１セルアレイと、チエラ
ビットを保持する電気的に消去可能なプログラマブルコ
ムの第２セルアレイとを備えた半導体集積回路において
、読出時に第１セルアレイの出力ビットと第２セルアレ
イの出力ビットとを用いて前記第１セルアレイの出力ビ
ットに発生した電気的に消去可能なプログラマブルロム
のデータ保持特性の劣化に起因した出力ビットの誤りを
検出し訂正する誤り訂正回路と、前記誤り訂正回路によ
って第１セルアレイの出力ビットの誤りが訂正されたと
き、誤りが訂正された第１セルアレイの出力ビットによ
り前記第１セルアレイに保持されているデータビットを
訂正する回路とを有することであり、さらに前記第１セ
ルアレイの出力ビットと前記第２セルアレイの出力ビッ
トとを用いて前記、第２セルアレイの出力ビットに発生
した電気的に消去可能なプログラマブルロムのデータ保
持特性の劣化に起因した出力ビットの誤りを検出し訂正
する誤り訂正回路と、該誤り訂正回路によって第２セル
アレイの出力ビットの誤りが訂正されたとき、該誤りが
訂正された第２セルアレイの出力ビットとによって前記
第２セルアレイか保持するデータを訂正する回路とを有
する。
可能なプログラマブルロムの第１セルアレイと、チエラ
ビットを保持する電気的に消去可能なプログラマブルコ
ムの第２セルアレイとを備えた半導体集積回路において
、読出時に第１セルアレイの出力ビットと第２セルアレ
イの出力ビットとを用いて前記第１セルアレイの出力ビ
ットに発生した電気的に消去可能なプログラマブルロム
のデータ保持特性の劣化に起因した出力ビットの誤りを
検出し訂正する誤り訂正回路と、前記誤り訂正回路によ
って第１セルアレイの出力ビットの誤りが訂正されたと
き、誤りが訂正された第１セルアレイの出力ビットによ
り前記第１セルアレイに保持されているデータビットを
訂正する回路とを有することであり、さらに前記第１セ
ルアレイの出力ビットと前記第２セルアレイの出力ビッ
トとを用いて前記、第２セルアレイの出力ビットに発生
した電気的に消去可能なプログラマブルロムのデータ保
持特性の劣化に起因した出力ビットの誤りを検出し訂正
する誤り訂正回路と、該誤り訂正回路によって第２セル
アレイの出力ビットの誤りが訂正されたとき、該誤りが
訂正された第２セルアレイの出力ビットとによって前記
第２セルアレイか保持するデータを訂正する回路とを有
する。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例のブロック図である。Ｘデ
コーダ１１．Ｘデコーダ１２はアドレス信号Ａｄｄ、１
〜Ａｄｄ、ｎによってデータピッ）ＥＥＰＲＯＭセルア
レイ１３０ＥＥＰＲＯＭセルとチエツクビットＥＥＰＲ
ＯＭセルアレイ１４のＥＥＦＲＯＭセルとを選択し、Ｅ
ＣＣ回路１５は前記データピッ）ＥＥＰＲＯＭセルアレ
イ１３の出力信号と前記チエツクピッ）ＥＥＦＲＯＭセ
ルアレイ１４の出力１言号とを人力とし、前記ＥＥＰＲ
ＯＭアレイ１３．１４の誤った出力信号の検出と訂正を
行う。ＥＥＰＲＯＭ保持データ訂正回路１６は、前記Ｅ
Ｅ Ｐ ＲＯＭセルアレイ１３の出力信号が訂正され
たとき、前記ＥＥＰＲＯＭセルアレイ１３の中で、選択
されているＥＥＰＲＯＭセルが保持するデータを訂正す
る回路であり、ＥＥＰＲＯＭ１呆持データ訂正回路１７
は前記ＥＥＰＲＯＭセルアレイ１４の出力信号が訂正さ
れたとき、前記ＥＥＰＲＯＭセルアレイ１４の中で、選
択されているＥ Ｅ Ｐ ＲＯＭセルが保持するデータ
を訂正する回路である。
コーダ１１．Ｘデコーダ１２はアドレス信号Ａｄｄ、１
〜Ａｄｄ、ｎによってデータピッ）ＥＥＰＲＯＭセルア
レイ１３０ＥＥＰＲＯＭセルとチエツクビットＥＥＰＲ
ＯＭセルアレイ１４のＥＥＦＲＯＭセルとを選択し、Ｅ
ＣＣ回路１５は前記データピッ）ＥＥＰＲＯＭセルアレ
イ１３の出力信号と前記チエツクピッ）ＥＥＦＲＯＭセ
ルアレイ１４の出力１言号とを人力とし、前記ＥＥＰＲ
ＯＭアレイ１３．１４の誤った出力信号の検出と訂正を
行う。ＥＥＰＲＯＭ保持データ訂正回路１６は、前記Ｅ
Ｅ Ｐ ＲＯＭセルアレイ１３の出力信号が訂正され
たとき、前記ＥＥＰＲＯＭセルアレイ１３の中で、選択
されているＥＥＰＲＯＭセルが保持するデータを訂正す
る回路であり、ＥＥＰＲＯＭ１呆持データ訂正回路１７
は前記ＥＥＰＲＯＭセルアレイ１４の出力信号が訂正さ
れたとき、前記ＥＥＰＲＯＭセルアレイ１４の中で、選
択されているＥ Ｅ Ｐ ＲＯＭセルが保持するデータ
を訂正する回路である。
次にＥＥＰＲＯＭ出力信号の誤り訂正動作について説明
する。Ｘデコーダ１１．Ｘデコーダ１２により選択され
たＥＥＰＲＯＭセルの保持データがＥＥＰＲＯＭセルア
レイ１３．１４より出力されると、ＥＥＰＲＯＭセルア
レイ１３．１４の出力信号はＥＣＣ回路１５に人力され
、誤り検出が行われる。前記ＥＥＰＲＯＭセルアレイ１
：３，１４の出力信号から誤りが検出されなかった時は
、前記ＥＣＣ回路１５からＥＥＰＲＯＭセルアレイ１３
の出力信号が出力される。Ｅ Ｅ Ｐ ＲＯＭセルアレ
イ１；３，１／Ｌの出力信号から誤りが検出されたとき
は、ＥＣＣ回路１５によりＥＥＰＲＯＭセルアレイ１３
．１４の出力信号は誤り訂正がなされ、誤りが訂正され
たＥＥＰＲＯＭセルアレイ１：３の出力信号が出力され
る。１ミＥ Ｐ ＲＯＭセルアレイ１３の出力信号から
誤り検出がなされたときは誤り検出信号１８によってＥ
ＥＰＲＯＭ保持データ訂正回路１６が動作し、ＥＥＰＲ
ＯＭセルアレイ１３の選択されているＥＥＰＲＯＭセル
が保持するデータについて訂正された出力信号の値にし
たがって訂正がなされる。
する。Ｘデコーダ１１．Ｘデコーダ１２により選択され
たＥＥＰＲＯＭセルの保持データがＥＥＰＲＯＭセルア
レイ１３．１４より出力されると、ＥＥＰＲＯＭセルア
レイ１３．１４の出力信号はＥＣＣ回路１５に人力され
、誤り検出が行われる。前記ＥＥＰＲＯＭセルアレイ１
：３，１４の出力信号から誤りが検出されなかった時は
、前記ＥＣＣ回路１５からＥＥＰＲＯＭセルアレイ１３
の出力信号が出力される。Ｅ Ｅ Ｐ ＲＯＭセルアレ
イ１；３，１／Ｌの出力信号から誤りが検出されたとき
は、ＥＣＣ回路１５によりＥＥＰＲＯＭセルアレイ１３
．１４の出力信号は誤り訂正がなされ、誤りが訂正され
たＥＥＰＲＯＭセルアレイ１：３の出力信号が出力され
る。１ミＥ Ｐ ＲＯＭセルアレイ１３の出力信号から
誤り検出がなされたときは誤り検出信号１８によってＥ
ＥＰＲＯＭ保持データ訂正回路１６が動作し、ＥＥＰＲ
ＯＭセルアレイ１３の選択されているＥＥＰＲＯＭセル
が保持するデータについて訂正された出力信号の値にし
たがって訂正がなされる。
またＥ Ｅ Ｐ ＲＯＮ４セルアレイ１４の出力信号か
ら誤り検出がなされたときは、誤り検出信号１９によっ
てＥＥＦＲＯＭ保持データ訂正回路１７が動作し、ＥＥ
ＰＲＯＭセルアレイ１４の選択されているＥＥＰＲＯＭ
セルが保持するデータについて訂正された出力信号にし
たがって訂正がなされる。
ら誤り検出がなされたときは、誤り検出信号１９によっ
てＥＥＦＲＯＭ保持データ訂正回路１７が動作し、ＥＥ
ＰＲＯＭセルアレイ１４の選択されているＥＥＰＲＯＭ
セルが保持するデータについて訂正された出力信号にし
たがって訂正がなされる。
第２図は本発明の第２実施例のブロック図である。Ｘデ
コーダ２１．Ｘデコーダ２２はアドレス信号Ａｄｄ、１
−Ａｄｄ、ｎを人力とするデコード回路であり、２３は
データビットＥＥＰＲＯＭセルアレイ、２４はチエツク
ビットＥＥＰＲＯＭセルアレイをそれぞれ示している。
コーダ２１．Ｘデコーダ２２はアドレス信号Ａｄｄ、１
−Ａｄｄ、ｎを人力とするデコード回路であり、２３は
データビットＥＥＰＲＯＭセルアレイ、２４はチエツク
ビットＥＥＰＲＯＭセルアレイをそれぞれ示している。
ＥＣＣ回路２５はｌ−： ｌ： ｌ） ＲＯＭセルアレ
イ２；３，２４の出力信号について誤りの検出と誤りの
訂正を行う誤り検出、訂正回路、２６はＥＥＰＲＯＭセ
ルアレイ２３の出力信号が訂正されたとき、Ｅ Ｅ Ｐ
ＲＯＭセルアレイ２３のＥＥＰＲＯＭセルが保持する
データを訂正する回路である。
イ２；３，２４の出力信号について誤りの検出と誤りの
訂正を行う誤り検出、訂正回路、２６はＥＥＰＲＯＭセ
ルアレイ２３の出力信号が訂正されたとき、Ｅ Ｅ Ｐ
ＲＯＭセルアレイ２３のＥＥＰＲＯＭセルが保持する
データを訂正する回路である。
この実施例での誤り訂正について説明する。Ｘデコーダ
２１．Ｘデコーダ２２により選択されたＥＥＰＲＯＭの
保持データがＥＥＰＲＯＭセルアレイ２３．２４から出
力される。ＥＥＰＲＯＭセルアレイ２３，２／Ｌの出力
信号はＥＣＣ回路２５に人力され誤り検出が行われる。
２１．Ｘデコーダ２２により選択されたＥＥＰＲＯＭの
保持データがＥＥＰＲＯＭセルアレイ２３．２４から出
力される。ＥＥＰＲＯＭセルアレイ２３，２／Ｌの出力
信号はＥＣＣ回路２５に人力され誤り検出が行われる。
ＥＥＰＲＯＭセルアレイ２：３の出力信号から誤りが検
出されなかった時はＥＣＣ回路２５よりＥＥＰＲＯＭセ
ルアレイ２３の出力信号が出力される。Ｅ Ｅ Ｐ Ｒ
０Ｍセルアレイ２３の出力信号から誤りが検出された時
は、ＥＣＣ回路２５により誤り訂正がなされ、訂正され
たＥＥＰＲＯＭセルアレイ２３の出力信号が出力される
。ＥＥＰＲＯＭセルアレイ２３の出力信号が訂正された
ときは誤り検出信号２８によってＥＥＰＲＯＭ保持デー
タ訂正回路２６が動作し、ＥＥＰＲＯＭセルアレイ１３
の選択されているＥＥＰＲＯＭセルが保持するデータを
訂正する。本実施例ではＥ Ｅ Ｐ ＲＯＭセルアレイ
２４の出力１言号に対して誤り検出、誤り訂正を行わず
、又、ＥＥＰＲＯＭセルアレイ２４のＥＥＰＲＯＭが保
持するデータに対して訂正を行わないのてＥＣＣ回路２
５が小さくなり、且つＥＥＰＲＯＭセルアレイ２４のＥ
ＥＰＲＯＭ保持データ訂正回路が不要となる。
出されなかった時はＥＣＣ回路２５よりＥＥＰＲＯＭセ
ルアレイ２３の出力信号が出力される。Ｅ Ｅ Ｐ Ｒ
０Ｍセルアレイ２３の出力信号から誤りが検出された時
は、ＥＣＣ回路２５により誤り訂正がなされ、訂正され
たＥＥＰＲＯＭセルアレイ２３の出力信号が出力される
。ＥＥＰＲＯＭセルアレイ２３の出力信号が訂正された
ときは誤り検出信号２８によってＥＥＰＲＯＭ保持デー
タ訂正回路２６が動作し、ＥＥＰＲＯＭセルアレイ１３
の選択されているＥＥＰＲＯＭセルが保持するデータを
訂正する。本実施例ではＥ Ｅ Ｐ ＲＯＭセルアレイ
２４の出力１言号に対して誤り検出、誤り訂正を行わず
、又、ＥＥＰＲＯＭセルアレイ２４のＥＥＰＲＯＭが保
持するデータに対して訂正を行わないのてＥＣＣ回路２
５が小さくなり、且つＥＥＰＲＯＭセルアレイ２４のＥ
ＥＰＲＯＭ保持データ訂正回路が不要となる。
［発明の効果コ
以上説明した様に本発明はデータピッ）ＥＥＦＲＯＭと
、チエツクビットＥＥＰＲＯＭから構成されろＥＥＰＲ
ＯＭ装置において、データビットＥＥＰＲＯＭの出力信
号とチエツクビットＥＥＰＲＯＭの出力信号にＥＥＰＲ
ＯＭセルの劣化が原因で発生する誤った出力信号を検出
し、誤った出力信号を訂正するＥＣＣ回路と、ＥＣＣ回
路によってデータピッ）ＥＥＰＲＯＭの出力信号とチエ
ツクピッ）ＥＥＰＲＯＭの出力信号から誤りが検出され
、誤り訂正がなされたときデータビットＥＥＰＲＯＭの
ＥＥＰＲＯＭセルが保持するデータと、チエツクビット
ＥＥＰＲＯＭのＥＥＰＲＯＭセルが保持するデータを訂
正する回路を有することによりＥＥＰＲＯＭセルの劣化
が原因で、データビットＥＥＰＲＯＭの出力信号とチエ
ツクピッ）ＥＥＰＲＯＭの出力信号に誤りが発生するた
びに劣化したＥＥＦＲＯＭセルの保持データを修正する
ので、ＥＥＰＲＯＭセルのデータ保持特性が劣化したこ
とによって発生するＥＥＰＲＯＭの誤った出力信号が減
少する。
、チエツクビットＥＥＰＲＯＭから構成されろＥＥＰＲ
ＯＭ装置において、データビットＥＥＰＲＯＭの出力信
号とチエツクビットＥＥＰＲＯＭの出力信号にＥＥＰＲ
ＯＭセルの劣化が原因で発生する誤った出力信号を検出
し、誤った出力信号を訂正するＥＣＣ回路と、ＥＣＣ回
路によってデータピッ）ＥＥＰＲＯＭの出力信号とチエ
ツクピッ）ＥＥＰＲＯＭの出力信号から誤りが検出され
、誤り訂正がなされたときデータビットＥＥＰＲＯＭの
ＥＥＰＲＯＭセルが保持するデータと、チエツクビット
ＥＥＰＲＯＭのＥＥＰＲＯＭセルが保持するデータを訂
正する回路を有することによりＥＥＰＲＯＭセルの劣化
が原因で、データビットＥＥＰＲＯＭの出力信号とチエ
ツクピッ）ＥＥＰＲＯＭの出力信号に誤りが発生するた
びに劣化したＥＥＦＲＯＭセルの保持データを修正する
ので、ＥＥＰＲＯＭセルのデータ保持特性が劣化したこ
とによって発生するＥＥＰＲＯＭの誤った出力信号が減
少する。
第１図は本発明の第１実施１’ｉｌｌのブロック図、第
２図は本発明の第２実施例のブロック図、第３図は従来
のＥＥＦＲＯＭのブロック図である。 Ａｄｄ、１〜Ａｄｄ、ｎ・・・・・アドレス信号、１１
．２１．３１・・・・・・・・Ｘデコーダ、１２．２２
，３２◆・・・・・・・Ｘデコーダ、１３．２３．３３
・・・・・データビットＥＥＰＲＯＭセルアレイ、 １４．２４．３４・・・・φチエツクビットＥＥＰ Ｒ
ＯＭセルアレイ、 １５＋ ２ ！’５１ ；３５・・・・・ＥＣＣ回
路、１６．１７．２６・・・・・・ＥＥＰＲＯＭ保持デ
ータ訂正回路、 １８、Ｉ９，２８・・・・・・誤り検出信号。
２図は本発明の第２実施例のブロック図、第３図は従来
のＥＥＦＲＯＭのブロック図である。 Ａｄｄ、１〜Ａｄｄ、ｎ・・・・・アドレス信号、１１
．２１．３１・・・・・・・・Ｘデコーダ、１２．２２
，３２◆・・・・・・・Ｘデコーダ、１３．２３．３３
・・・・・データビットＥＥＰＲＯＭセルアレイ、 １４．２４．３４・・・・φチエツクビットＥＥＰ Ｒ
ＯＭセルアレイ、 １５＋ ２ ！’５１ ；３５・・・・・ＥＣＣ回
路、１６．１７．２６・・・・・・ＥＥＰＲＯＭ保持デ
ータ訂正回路、 １８、Ｉ９，２８・・・・・・誤り検出信号。
Claims (2)
- （１）データビットを保持する電気的に消去可能なプロ
グラマブルロムの第１セルアレイと、チェッビットを保
持する電気的に消去可能なプログラマブルロムの第２セ
ルアレイとを備えた半導体集積回路において、 読出時に第１セルアレイの出力ビットと第２セルアレイ
の出力ビットとを用いて前記第１セルアレイの出力ビッ
トに発生した電気的に消去可能なプログラマブルロムの
データ保持特性の劣化に起因した出力ビットの誤りを検
出し訂正する誤り訂正回路と、前記誤り訂正回路によっ
て第１セルアレイの出力ビットの誤りが訂正されたとき
、誤りが訂正された第１セルアレイの出力ビットにより
前記第１セルアレイに保持されているデータビットを訂
正する回路とを有することを特徴とする半導体集積回路
。 - （２）前記第１セルアレイの出力ビットと前記第２セル
アレイの出力ビットとを用いて前記第２セルアレイの出
力ビットに発生した電気的に消去可能なプログラマブル
ロムのデータ保持特性の劣化に起因した出力ビットの誤
りを検出し訂正する誤り訂正回路と、 該誤り訂正回路によって第２セルアレイの出力ビットの
誤りが訂正されたとき、該誤りが訂正された第２セルア
レイの出力ビットとによって前記第２セルアレイが保持
するデータを訂正する回路とを有する特許請求の範囲第
１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308528A JPH02154397A (ja) | 1988-12-06 | 1988-12-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308528A JPH02154397A (ja) | 1988-12-06 | 1988-12-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02154397A true JPH02154397A (ja) | 1990-06-13 |
Family
ID=17982118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308528A Pending JPH02154397A (ja) | 1988-12-06 | 1988-12-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02154397A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009187658A (ja) * | 2009-04-13 | 2009-08-20 | Hitachi Ltd | 半導体集積回路装置 |
| JP2010003348A (ja) * | 2008-06-19 | 2010-01-07 | Toshiba Corp | 半導体記憶装置及び誤り訂正方法 |
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1988
- 1988-12-06 JP JP63308528A patent/JPH02154397A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003348A (ja) * | 2008-06-19 | 2010-01-07 | Toshiba Corp | 半導体記憶装置及び誤り訂正方法 |
| US8429496B2 (en) | 2008-06-19 | 2013-04-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device and error correcting method |
| JP2009187658A (ja) * | 2009-04-13 | 2009-08-20 | Hitachi Ltd | 半導体集積回路装置 |
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