JP3843549B2 - 記憶装置および記憶装置の検査方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データの書換えが可能な不揮発性半導体メモリなどの記憶装置、および記憶装置の検査方法に関する。
【0002】
【従来の技術】
近年、データを電気的に書き換えることができる記憶装置として、フラッシュメモリなどの半導体メモリが広く使用されている。
【0003】
フラッシュメモリは、半導体基板上に積層形成された電荷蓄積層および制御ゲートからなる記憶素子(メモリセル)を多数並べたセルアレイ(通常は6500万セル程度)を用いて情報の記憶を行う半導体メモリである。情報(データ)は、上記の電荷蓄積層に蓄えられる電荷量の大きさに対応させて記憶される。
【0004】
図9は、上述したフラッシュメモリのセルアレイの構成を例示している。
【0005】
この例では、セルアレイ63の記憶領域は、ブロック65,66,67,・・・,69に分けられており、これらの各ブロックは、セルと呼ばれる領域から構成されている。例えば、ブロック65では、65a,65b,・・・がセルを表している。
【0006】
このように、セルアレイは、全体がいくつかのブロックに分けられているのが通常であり、一般に、65000セル程度を1ブロックとして1000ブロック程度から構成されている。
【0007】
上記のようなセルアレイでは、不良セルを含むブロックが、不良ブロックとして検出される。そして、出荷前の検査において、セルアレイの総ブロック数に対する不良ブロック数の割合が、所定の割合(通常は1%程度)以下であるものだけが合格品として出荷される。
【0008】
図10は、フラッシュメモリなどの半導体メモリの不良セルを検出して、その数をカウントする、従来の検査方法における処理手順の一例を示している。
【0009】
ステップS21では、まず、不良ブロック数が0に設定される。
【0010】
次に、ステップS22で、検査用のデータとして予め書き込まれているデータが、1ブロック分だけ読み出される。
【0011】
次に、ステップS23で、ステップS22で読み出された1ブロック分のデータ内に誤りがあるかどうかが判断される。ここで、誤りが検出された場合にはステップS24に進み、不良ブロック数のカウントを1だけ増やしてステップS25に進む。一方、誤りが検出されない場合にはそのままステップS25に進む。
【0012】
ステップS25では、全ブロックに対して誤りの検出が終了したかどうかが判断される。ここで、全ブロックに対して誤りの検出が終了していない場合にはステップS22に戻り、ステップS25までの処理を繰り返す。一方、全ブロックに対して誤りの検出が終了したときは、ステップS26に進む。
【0013】
ステップS26では、半導体メモリの総ブロック数に対する不良ブロック数の割合が、例えば1%以下であるかどうかが判断される。ここで、上記の条件を満たしている場合にはステップS27で合格と判定され、上記の条件を満たしていない場合にはステップS28で不良と判定されて、検査を終了する。
【0014】
ところで、このような半導体メモリでは、高集積度化・高密度化に伴う信頼性の低下、特に、セル不良のような、書き込み/消去回数の増加や経年変化による不良の発生を防止することが重要な課題となっている。
【0015】
このため、 ハミング(Hamming)符号などの誤り訂正符号を用いる誤り訂正回路を半導体メモリの内部に組み込むことが行われている。
【0016】
このような誤り訂正は、記憶される情報データに検査データと呼ばれる冗長データを付加して符号化しておき、その検査データを用いて符号データ内の誤りを訂正するものである。
【0017】
図11は、検査データが付加された情報データの一例を示している。
【0018】
例えば、短縮化ハミング符号を用いる場合には、このように512ビットの情報データ31に10ビットの検査データ32を付加して計522ビットからなる符号を構成することにより、その符号中に生じた1つの誤りを訂正することが可能になる。
【0019】
上記のような誤り訂正を用いることにより、半導体メモリなどの記憶装置に経年変化によるセル不良がある程度発生しても、書き込まれたデータに読出エラーが起こらないようにすることができる。
【0020】
図12は、上記の短縮化ハミング符号を用いる誤り訂正器が組み込まれた、従来のフラッシュメモリの構成例を示すブロック図である。
【0021】
このフラッシュメモリ80へのデータの書き込みは、次のように行われる。入力データs2lは、まず符号化器71に入力される。符号化器71は、入力データs21に、例えば図10に示したような512ビット(bit)からなる入力データ毎に10ビットの検査データを付加して短縮化ハミング符号に変換した後に、書込データs22として出力する。この書込データs22は、セルアレイ73に書き込まれる。
【0022】
一方、この半導体メモリ80からのデータ読出しは、次のように行われる。セルアレイ73から読み出された読出データs23は、ハミング符号復号器75に入力され、誤りの数が許容能力の範囲内であれば、誤り訂正が行われた後に出力データs24として出力される。
【0023】
上記のような誤り訂正を用いることにより、半導体メモリなどの記憶装置に経年変化によるセル不良がある程度発生しても、書き込まれたデータに読出エラーが起こらないようにすることができる。
【0024】
ただし、誤り訂正符号は、多くの誤りを訂正できるためには、一般に冗長なデータである検査データを多く持つ必要があり、多くのセルを使うことになるのと同時に、誤り訂正器の回路規模も大きくなるという傾向がある。
【0025】
【発明が解決しようとする課題】
ところで、半導体メモリの不良には、上記のような書込み/消去数の増加に伴うセル不良のような経年変化だけでなく、製造工程で生じるセル不良もある。
【0026】
このため、上記のような誤り訂正器を用いる従来の半導体メモリは、経年変化によるセル不良などは低減することはできても、製造時に生じる不良を低減することはできないため、歩留まりの低下による生産性の低下を防げないという問題があった。
【0027】
また、ハミング符号のように符号内の1つの誤りを訂正できる誤り訂正符号を用いているため、製造時に生じるセル不良に起因する読出しエラーを訂正してしまうと、経年変化による読出しエラーを訂正する余力がなくなってしまうという問題もあった。
【0028】
本発明は、このような問題を解決するために行われたものであり、製造時の不良に起因するエラーと経年変化による不良に起因するエラーのいずれも訂正できる誤り訂正能力を備えた信頼性の高い記憶装置、および生産時の歩留まりを改善して生産性を向上できる記憶装置の検査方法を提供することを目的としている。
【0029】
【課題を解決するための手段】
上述の課題を解決するために提案する本発明の記憶装置は、複数の記憶素子からなる記憶部と、上記記憶部から読み出される、所定のデータ単位中のn(n≧2)までの誤りを訂正可能な誤り訂正符号を用いて符号化された符号データ中の誤りを訂正する誤り訂正部と、を一のパッケージ内に備え、上記符号データのデータ単位中の誤り数がm(m≦n)以下である場合には、その誤りが訂正され、上記符号データのデータ単位中の誤り数が上記mを越える場合には、その符号データが記憶されていた上記記憶部の記憶領域が所定のブロック単位で不良領域とされ、少なくとも製造時のセル不良率に基づいて、上記n及びmを、n=2、m=2の組、n=2、m=1の組、n=2、m=0の組のいずれかに選択設定することを特徴とするものである。
【0030】
また、上記の課題を解決するために提案する本発明の記憶装置の検査方法は、複数の記憶素子からなる記憶部と、上記記憶部から読み出される、所定のデータ単位中のn(n≧2)までの誤りを訂正可能な誤り訂正符号を用いて符号化された符号データ中の誤りを訂正する誤り訂正部とを一のパッケージ内に備えてなる記憶装置の検査方法であって、上記符号データ中の誤り数を検出する誤り数検出工程と、上記符号データのデータ単位中の誤り数がm(m≦n)以下である場合には、その誤りが訂正され、上記符号データのデータ単位中の誤り数が上記mを越える場合には、その符号データが記憶されていた上記記憶部の記憶領域を上記所定のブロック単位で不良領域とする不良領域指定工程と、少なくとも製造時のセル不良率に基づいて、上記n及びmを、n=2、m=2の組、n=2、m=1の組、n=2、m=0の組のいずれかに選択設定する訂正数選択工程と、を有することを特徴とするものである。
【0031】
上記の本発明によれば、製造時の不良に起因するエラーと経年変化による不良に起因するエラーのいずれも訂正できる誤り訂正能力を備えた信頼性の高い記憶装置、および生産時の歩留まりを改善して生産性を向上できる記憶装置の検査方法を提供できる。
【0032】
【発明の実施の形態】
以下に、本発明の好ましい実施の形態について図面を参照しながら説明する。
【0033】
なお、以下の説明では、本発明をフラッシュメモリに適用した場合を例とし、上記フラッシュメモリの記憶部(メモリセル)から読み出される符号データの所定のデータ単位中の2つまでの誤りを訂正することができる誤り訂正符号を用いるものとして説明する。
【0034】
図1は、本発明の実施の一形態であるフラッシュメモリの主要部の構成例を示すブロック図である。
【0035】
このフラッシュメモリ10は、入力データs1に対して、符号内の2つの誤りを訂正できる誤り訂正符号により符号化を施す符号化器1と、符号化器1で符号化された書込データs2を記憶する記憶部であるセルアレイ3と、セルアレイ3から読み出される符号化された読出データs3を復号して誤り訂正を行う誤り訂正器5を同一のパッケージ内に備えて構成されている。
【0036】
このフラッシュメモリ10において、データの書き込みは次のように行われる。入力データs1は、まず符号化器1に入力される。符号化器1は、入力データs1に、例えば512ビット毎に20ビットの検査データを付加して2誤り訂正可能な短縮化BCH符号に変換し、書込データs2として出力する。この書込データs2は、セルアレイ3に書き込まれる。
【0037】
一方、データの読み出しは次のように行われる。セルアレイ3から読み出された読出データs3は、BCH符号復号器5に入力される。誤り訂正器5は、読出データs3の符号内の誤りの数が1つであれば、その誤りを訂正した後に出力データs4として出力する。また、誤り訂正器5は、上記符号データの各データ単位中の誤り数を検出して誤り数信号s4を出力する機能も備えている。
【0038】
このような構成によれば、製造時には、誤り数信号s4の値が2以上となる符号を含むブロック、および上記の誤り訂正によって入力データとは異なるデータを出力するブロックを、不良ブロックとして検出してカウントできる。
【0039】
図2は、短縮化BCH符号により符号化される情報データの一例を示している。
【0040】
このように、BCH符号化では、情報データ41が512ビットからなるときには、20ビット(bit)の検査データ42が付加されて、符号全体の長さは532ビットとなる。
【0041】
なお、BCH符号および符号の短縮化については、今井秀樹著「符号理論」(電子情報通信学会)等の文献に記載されている。
【0042】
次に、本発明に係る記憶装置の誤り訂正部について説明する。
【0043】
図3は、上記のフラッシュメモリ10の誤り訂正器5の構成例を示している。
【0044】
この誤り訂正器5は、図2に示したような、情報データ数が512ビットからなる2訂正短縮化BCH符号を用いるものである。
【0045】
セルアレイ3から読み出された読出データs3は、まずシンドローム発生器5aに入力される。
【0046】
シンドローム発生器5aでは、読出データs3からシンドロームを計算して、シンドローム信号を出力する。このシンドローム信号は、誤り位置多項式導出回路5bに入力される。
【0047】
誤り位置多項式導出回路5bでは、ユークリッドの互除法などの方法を用いて誤り位置多項式を導出し、誤り位置多項式情報を誤り位置検出回路5cに出力する。
【0048】
誤り位置検出回路5cでは、解の公式やチェン探索などの方法を用いて符号中の誤り位置を検出し、誤りの位置を”1”で表すことにより、誤り位置信号を出力する。この誤り位置検出回路5cでは、符号のi番目の要素に誤りがあることと、原始根αのi乗を誤り位置多項式に代入した値が0になることが同値になるという性質を利用して、誤り位置の検出を行う。また、正しく復号されているときには、方程式の次数と解の個数が一致し、解に対応するiの位置は全て短縮化された符号の中に収まっているという性質があることを利用して、復号が正しく行われているかどうかをチェックし、矛盾が生じたときには誤り訂正を行わないという処理を行う。この部分の代表的な方法としては、チェン探索による方法と、解の公式を用いる方法がある。
【0049】
なお、カウンタ5fは、誤り位置検出信号5cから出力される”1”の数をカウントして、カウント値を誤り数信号s4として出力する。
【0050】
また、この誤り訂正器5に入力される読出データs3は、入力信号遅延回路5dにも入力される。入力信号遅延回路5dは、入力される読出データs3を必要な時間だけ遅延させて入力遅延信号を出力する。
【0051】
そして、入力信号遅延回路5dからの入力遅延信号と、誤り位置検出回路5cからの誤り位置信号とは、加算器5eに入力され、読出データs3の誤り位置のビットを反転させることにより、読出データs3の誤りが訂正されて、出力データs5として出力される。
【0052】
なお、シンドローム、誤り位置多項式、ユークリッドの互除法、チェン探索等については、前掲の今井秀樹著「符号理論」(電子情報通信学会)等の文献に記載されている。
【0053】
次に、本発明の記憶装置の別の実施の形態について説明する。以下においても、本発明をフラッシュメモリに適用した場合を例として説明する。
【0054】
図4は、本発明に係るフラッシュメモリの第2の構成例を示すブロック図である。
【0055】
このフラッシュメモリ20は、入力データs11に対して、符号内の2つの誤りを訂正できる誤り訂正符号により符号化を施す符号化器11と、符号化器11で符号化された書込データs12を記憶する記憶部であるセルアレイ13と、セルアレイ13から読み出される符号化された読出データs13を復号して誤り訂正を行う誤り訂正器15を同一のパッケージ内に備えて構成されている。
【0056】
このフラッシュメモリ20において、データの書き込みは次のように行われる。入力データs11は、まず符号化器11に入力される。符号化器11は、入力データs11の512ビット毎に20ビットの検査データを付加して、例えば2誤り訂正可能な短縮化BCH符号に変換し、書込データs12として出力する。この書込データs12は、セルアレイ13に書き込まれる。
【0057】
一方、データの読み出しは次のように行われる。セルアレイ13から読み出された読出データs13は、誤り訂正器15に入力される。
【0058】
この誤り訂正器15は、外部からの制御信号である訂正非動作信号s14の値が”0”であるときには、符号中の誤り数が1つであれば誤りを訂正した後に出力データs15として出力する。
【0059】
このような構成によれば、フラッシュメモリ20の製造時には、訂正非動作信号s14の値を”1”にして入力データと出力データとを比較することにより、2以上の誤りがある符号を含むブロックを不良ブロックとして検出し、カウントできる。
【0060】
図5は、上記のフラッシュメモリ20の誤り訂正器15の構成例を示している。
【0061】
この誤り訂正器15は、図2に示したような、情報データが512ビットからなる2訂正短縮化BCH符号を用いるものであり、図3に示した誤り訂正器とほぼ同様の構成を備えている。
【0062】
セルアレイ13から読み出された読出データs13は、まずシンドローム発生器15aに入力される。
【0063】
シンドローム発生器15aは、読出データs13からシンドロームを計算して、シンドローム信号を出力する。このシンドローム信号は、誤り位置多項式導出回路15bに入力される。
【0064】
誤り位置多項式導出回路15bは、ユークリッドの互除法などの方法を用いて誤り位置多項式を導出し、誤り位置多項式情報を誤り位置検出回路15cに出力する。
【0065】
誤り位置検出回路15cは、解の公式やチェン探索などの方法を用いて読出データs13中の誤り位置を検出し、誤りの位置を”1”で表すことにより、誤り位置信号を出力する。
【0066】
また、この誤り訂正器15に入力される読出データs13は、入力信号遅延回路15dにも入力される。入力信号遅延回路15dでは、入力される読出データs13を必要な時間だけ遅延させて入力遅延信号を出力する。
【0067】
そして、入力信号遅延回路15dからの入力遅延信号と、誤り位置検出回路15cからの誤り位置信号とは、加算器15eに入力され、読出データs13の誤り位置のビットを反転させることにより読出データs13の誤りが訂正されて、出力データs15として出力される。
【0068】
なお、誤り位置検出回路15cからの誤り位置信号は、セレクタ15hに入力されると共に、ANDゲート15gに反転入力および非反転入力として入力される。そして、セレクタ15hは、外部から入力される制御信号である訂正非動作信号s14の値が”1”であるときはANDゲート15gからの出力(=0)を選択し、訂正非動作信号s14の値が”0”であるときは誤り位置検出回路15cからの誤り位置信号を選択して、加算器15eに入力する。
【0069】
これにより、訂正非動作信号s14の値が”1”であるときには、読出データs13の誤り訂正を行わないようにされる。
【0070】
次に、本発明に係る記憶装置の検査方法の実施の形態について、前述したフラッシュメモリに適用する場合を想定しながら説明する。
【0071】
図6は、本発明に係る記憶装置の検査方法における基本的な処理手順を示すフローチャートである。
【0072】
ステップS1では、まず、不良ブロック数が0に設定される。
【0073】
次に、ステップS2で、エラーフラグが0に設定される。
【0074】
ステップS3では、検査用のデータとして予め書き込まれているデータが、1ブロック分だけ読み出される。
【0075】
ステップS4では、符号内の誤りの数がカウントされ、その誤りの数がiとされる。
【0076】
ステップS5では、ステップS4で得られた誤り数iの値が2以上であるかどうが判断される。ここで、得られた誤り数iの値が2以上の場合には、ステップS6でエラーフラグが1にされる。一方、得られた誤りの数が2以上でない場合には、ステップS7に進む。
【0077】
ステップS7では、1ブロックについて上記の処理が終了したかどうかが確認され、終了していない場合にはステップS3に戻り、ステップS7までの処理を繰り返す。一方、1ブロックについての処理が終了している場合には、ステップS8に進む。
【0078】
ステップS8では、エラーフラグが1であるかどうかが判断され、エラーフラグが1である場合には、ステップS9で不良ブロック数のカウントを1だけ増やす。一方、エラーフラグが1でない場合には、ステップS10に進む。
【0079】
次に、ステップS10で、全ブロックについて誤りの検出が終了したかどうかが判断され、全ブロックに対して誤りの検出が終了していない場合にはステップS2に戻り、ステップS10までの処理を繰り返す。一方、全ブロックに対して誤りの検出が終了しているときは、ステップS11に進む。
【0080】
ステップS11では、セルアレイの総ブロック数に対する不良ブロック数の割合が、例えば1%以下であるかどうかが判断される。ここで、上記の条件を満たしている場合にはステップS12で合格と判定され、上記の条件を満たしていない場合にはステップS13で不良と判定されて、検査を終了する。
【0081】
図7は、上記の処理において、不良ブロックを判別する手順の一例を示している。
【0082】
半導体メモリは、出荷前に書込データが消去されFFhとされている。そこで、このことを利用して、ブロック番号が0とされるブロックから以下の手順で不良ブロックが順次判別される。
【0083】
ステップS31では、まず、ブロック番号Blockが0とされる。
【0084】
次に、ステップS32で、上記のブロックからの読出データが”FF”であるかどうかが判断される。ここで、読み出されたデータが”FF”でない場合には、ステップS33で不良ブロックテーブルが作成され、不良ブロックを識別できるようにされる。そして、不良ブロック中には、00hデータがランダムに書き込まれる。一方ステップS32で読み出されたデータが”FF”である場合には、ステップS34に進む。
【0085】
ステップS34では、ブロック番号Blockが最後のブロックを示す番号(例えば1023)になったかどうかが判断される。上記のブロック番号に達していない場合には、ステップS35で番号を1だけインクリメントして、ステップS32からの手順を繰り返す。一方、最後のブロック番号まで達した場合には、処理を終了する。
【0086】
次に、以上説明した実施の形態における本発明の効果について、具体例を参照しながら説明する。
【0087】
図8は、以上説明した本発明に係る記憶装置の検査方法が適用される、フラッシュメモリの構成を模式的に示している。
【0088】
図8(a)は、フラッシュメモリの製造(出荷)時の様子を模式的に示している。このフラッシュメモリ80において、符号52c内には誤りが2つあるため、2誤り訂正可能な誤り訂正符号により、この2つの誤りを訂正してしまうと、誤り訂正符号の訂正能力を全て使ってしまうことになり、継時変化により発生する可能性のある誤りを訂正できなくなってしまう。このため、誤りが2つある符号52cを含むブロック52は、不良ブロックとして使用できない領域とされる。
【0089】
しかし、各符号内の誤りが1つしかない、符号54b,54d,55dなどは、2誤り訂正可能な誤り訂正符号により、これらの誤りを訂正しても、誤り訂正符号の訂正能力に余力があるため、継時変化により発生する誤りを訂正できる。このため、これらの符号を含むブロック54,55は、不良ブロックとせずに出荷することができる。従って、符号内の1誤りのみを訂正できる誤り訂正符号を用いる従来の半導体メモリに比べて歩留まりを改善して生産性を向上することができる。
【0090】
また、図8(b)は、上記のフラッシュメモリ50が、製造から時間を経たときの様子を模式的に示している。ここでは、製造(出荷)時にはセル不良が認められなかった符号51cと符号55b、および符号55dに、セル不良が発生した場合を例示している。
【0091】
符号55dには出荷時にすでにセル不良が1つ生じているが、経時変化によるセル不良がさらに1つ発生しても、まだ誤り訂正をすることができるため、このフラッシュメモリ50の使用を続けることができる。また、符号51,55に発生した誤りは、いずれも1つの誤りであるため、誤り訂正を施しても、まだ訂正能力には余力があるため、セル不良がさらに1つ増えても、符号内の誤りが3以上になるまでは読出しエラーを防ぐことができる。
【0092】
次に、上述した本発明の効果について、不良ブロックの発生確率により説明する。
【0093】
以下では、情報データの65536セル分を1ブロックとし、セルアレイが1000ブロックに分割されている場合を考える。また、製造時にセル不良が0.00002%の確率で起こり、製造時には正常であったセルが100万回の書込み/消去後に不良セルとなる確率を0.000001%とする。
【0094】
まず、製造時のメモリ不良率について従来の半導体メモリと比較する。誤り訂正回路を設けない場合には、ブロック不良が起こる確率は、1ブロックに65536セルが含まれていることより、(1)式から約1.3%である。
【0095】
【数1】
【0096】
よって、不良ブロックが総ブロック数の1%以下となる確率は、(2)式から約25%となる。
【0097】
【数2】
【0098】
すなわち、製造する半導体メモリの75%が不良品になってしまうことになる。
【0099】
一方、1符号分のデータ中に1つのセル不良までを許容すると、ブロック不良が起こる確率は、1ブロック中に128符号分のデータが含まれることから、(3)式のようになる。
【0100】
【数3】
【0101】
つまり、ブロック不良が起こる確率を0.000072%まで下げることができる。よって、不良ブロックが総ブロック数の1%以下となる確率は、(4)式のようになり、製造される半導体メモリをほぼ100%出荷することができるようになる。
【0102】
【数4】
【0103】
以上のことから、本発明によれば、半導体メモリの歩留まりを格段に向上できることが分かる。
【0104】
次に、100万回の書き込み/消去を行った場合の不良ブロックの発生確率について評価する。
【0105】
半導体メモリに誤り訂正回路を設けない場合に、不良ブロックが発生する確率は、(5)式より約0.066%となる。
【0106】
【数5】
【0107】
これに対して、本発明を適用して、出荷後に2誤りまでの訂正を行う場合を考える。
【0108】
1符号分のデータの中には、不良セルが1つまでは含まれている可能性がある。しかし、全ての符号に1つの不良セルがすでに含まれていたとしても、不良ブロックが発生する確率は、(6)式より約0.00000018%である。
【0109】
【数6】
【0110】
従って、本発明を適用した半導体メモリでは、経年変化による不良ブロック発生確率を減らすことができ、信頼性を向上させることができる。
【0111】
以上説明した本発明の実施の形態では、n=2,m=1の場合を例として説明したが、m、nの値は、製造時の不良と経年変化による不良の現れ方に応じて変化させることが考えられる。
【0112】
例えば、製造時のセル不良が多く、経年変化によるセル不良が少ない場合には、n=2,m=2とすることにより、誤り訂正能力を生産性の向上に用いることができる。逆に、製造時のセル不良が少なく、誤り訂正を行わなくても歩留まりが十分高い場合には、n=2,m=0とすることにより誤り訂正能力を経年変化に対する信頼性の向上に用いることができる。
【0113】
なお、n,mの値は、上記の値に限られるものではなく、n≧2,m≦nを満たす任意のn,mとすることができる。
【0114】
また、本発明に用いる誤り訂正符号は、短縮化BCH符号に限られるものではなく、種々の誤り訂正符号を用いることができる。
【0115】
さらに、符号化器と誤り訂正器とを半導体メモリのパッケージに内蔵する構成を例示したが、例えば符号化器を必要に応じて半導体メモリの外部に置くなどの種々の変形も考えられる。
【0116】
さらに、上記の例では、本発明に係る記憶装置の例としてフラッシュメモリを想定して説明したが、本発明に係る記憶装置の適用はフラッシュメモリに限られるものではなく、他の半導体メモリなど種々の記憶装置に適用可能なものである。
【0117】
なお、誤り訂正符号により多くの誤りを訂正できるためには、一般に、冗長なデータである検査データを多く持つ必要があるため、上記のような誤り訂正を半導体メモリに適用する場合には、多くのメモリセルを使うことになると共に、誤り訂正回路の規模も大きくなるという問題がある。しかも、短縮化BCH符号や短縮化RS符号などの2訂正可能な誤り訂正符号を用いて誤り訂正を行う回路は、一般に、ハミング符号を用いる誤り訂正回路よりも規模が大きくなる。
【0118】
しかし、近年の回路技術の進歩により、1万ゲート程度の回路であれば、半導体メモリ内に搭載することは十分可能であり、以上説明したような誤り訂正符号の程度であれば、回路規模については実際上の問題はない。
【0119】
【発明の効果】
本発明によれば、記憶部から読み出される、所定のデータ単位中のn(n≧2)までの誤りを訂正可能な誤り訂正符号を用いて符号化された符号データに対して、上記の符号データのデータ単位中の誤り数がm(m≦n)以下である場合には誤り訂正を行い、上記の符合データのデータ単位中の誤り数が上記のmを越える場合には、その符合データが読み出された上記記憶部の記憶領域を所定のブロック単位で使用禁止とするようにしたため、製造時の不良に起因するエラーと経年変化による不良に起因するエラーのいずれも訂正できる誤り訂正能力を備えた信頼性の高い記憶装置、および生産時の歩留まりを改善して生産性を向上できる記憶装置の検査方法を提供できる。
【図面の簡単な説明】
【図1】本発明に係るフラッシュメモリの構成例を示すブロック図である。
【図2】短縮化BCH符号により符号化されるデータの一例を示している。
【図3】図1のフラッシュメモリに組み込まれる誤り訂正器の構成例を示す図である。
【図4】本発明に係るフラッシュメモリの別の構成例を示すブロック図である。
【図5】図4のフラッシュメモリに組み込まれる誤り訂正器の構成例を示す図である。
【図6】本発明に係る記憶装置の検査方法における基本的な手順を示すフローチャートである。
【図7】不良ブロックの判別方法の手順の一例を示すフローチャートである。
【図8】本発明を適用した半導体メモリの構成を模式的に示す図である。
【図9】半導体メモリのセルアレイの構成について説明するための図である。
【図10】半導体メモリの検査方法における従来の手順の一例を示すフローチャートである。
【図11】短縮化ハミング符号について説明するための図である。
【図12】誤り訂正回路を備えた従来のフラッシュメモリの構成例を示すブロック図である。
【符号の説明】
1 符号化器、 3 セルアレイ、 5 誤り訂正器、 10 記憶装置、 s1 入力データ、 s2 書込みデータ、 s3 読出データ、 s4 誤り数信号、 s5 出力データ
Claims (8)
- 複数の記憶素子からなる記憶部と、
上記記憶部から読み出される、所定のデータ単位中のn(n≧2)までの誤りを訂正可能な誤り訂正符号を用いて符号化された符号データ中の誤りを訂正する誤り訂正部と、
を一のパッケージ内に備え、
上記符号データのデータ単位中の誤り数がm(m≦n)以下である場合には、その誤りが訂正され、上記符号データのデータ単位中の誤り数が上記mを越える場合には、その符号データが記憶されていた上記記憶部の記憶領域が所定のブロック単位で不良領域とされ、
少なくとも製造時のセル不良率に基づいて、上記n及びmを、n=2、m=2の組、n=2、m=1の組、n=2、m=0の組のいずれかに選択設定することを特徴とする記憶装置。 - 上記誤り訂正部は、上記符号データの各データ単位中の誤り数を検出して出力することを特徴とする請求項1記載の記憶装置。
- 上記誤り訂正部は、外部制御信号により上記誤り訂正を行わないように制御されることを特徴とする請求項1記載の記憶装置。
- 上記誤り訂正部は、上記データ単位中の2以上の誤りを訂正可能な誤り訂正符号を用い、上記符号データのデータ単位中の誤り数が1である場合には、その誤りが訂正され、上記符号データのデータ単位中の誤り数が2以上である場合にはその誤りを含む符号データが記憶されていた上記記憶部の記憶領域を上記データ単位で不良領域とされていることを特徴とする請求項1記載の記憶装置。
- 上記誤り訂正符号は、BCH符号または短縮化BCH符号であることを特徴とする請求項4記載の記憶装置。
- 複数の記憶素子からなる記憶部と、上記記憶部から読み出される、所定のデータ単位中のn(n≧2)までの誤りを訂正可能な誤り訂正符号を用いて符号化された符号データ中の誤りを訂正する誤り訂正部とを一のパッケージ内に備えてなる記憶装置の検査方法であって、
上記符号データ中の誤り数を検出する誤り数検出工程と、
上記符号データのデータ単位中の誤り数がm(m≦n)以下である場合には、その誤りが訂正され、上記符号データのデータ単位中の誤り数が上記mを越える場合には、その符号データが記憶されていた上記記憶部の記憶領域を上記所定のブロック単位で不良領域とする不良領域指定工程と、
少なくとも製造時のセル不良率に基づいて、上記n及びmを、n=2、m=2の組、n=2、m=1の組、n=2、m=0の組のいずれかに選択設定する訂正数選択工程と、
を有することを特徴とする記憶装置の検査方法。 - 上記誤り訂正符号は、上記データ単位中の2以上の誤りを訂正できる誤り訂正符号であり、上記符号データのデータ単位中の誤り数が1である場合にはその誤りを訂正し、上記符号データのデータ単位中の誤り数が2以上である場合にはその誤りを含む符号データが記憶されていた記憶領域を上記データ単位で不良領域とすることを特徴とする請求項6記載の記憶装置の検査方法。
- 上記誤り訂正符号は、BCH符号または短縮化BCH符号であることを特徴とする請求項7記載の記憶装置の検査方法。
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