JP5121947B2 - 誤り訂正装置および誤り訂正方法 - Google Patents
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Description
[SSDの構成]
図1は、本実施の形態にかかるSSD1を概略的に示すブロック図である。図1は、SSD(Solid State Drive)1の構成例を示すブロック図である。SSD1は、I/Fを介してホスト装置(ホスト)4と接続され、ホスト装置4の外部メモリとして機能する。
ANDストリングを備えている。各NANDストリングは、選択トランジスタST1、S
T2、およびn(nは、1以上の整数)個のメモリセルトランジスタMTを備えている。m個のNANDストリングにそれぞれ含まれる選択トランジスタST1は、ドレインがビット線BL1〜BLmに接続され、ゲートが選択ゲート線SGDに共通接続されている。また、選択トランジスタST2は、ソースがソース線SLに共通接続され、ゲートが選択ゲート線SGSに共通接続されている。
積層ゲート構造を備えたMOSFET(Metal oxide semiconductor field effect transistor)である。積層ゲート構造は、ゲート絶縁膜上に形成された電荷蓄積層(浮遊ゲート電極)と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを含んでいる。各NANDストリングにおいて、n個のメモリセルトランジスタMTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、n個のメモリセルトランジスタMTを、隣接するもの同士でソース領域若しくはドレイン領域を共有するような形でY方向に直列接続させる。
電極がワード線WL0〜WLnにそれぞれ接続されている。従って、ワード線WL1に接
続されたメモリセルトランジスタMTのドレインは選択トランジスタST1のソースに接
続され、ワード線WLnに接続されたメモリセルトランジスタMTのソースは選択トラン
ジスタST2のドレインに接続されている。
リセルトランジスタMTの制御ゲート電極を共通に接続している。つまり、メモリブロッ
クBLK内において同一行にあるメモリセルトランジスタMTの制御ゲート電極は、同一
のワード線WLに接続される。この同一のワード線WLに接続される複数のメモリセルは
1ページとして取り扱われ、このページごとにデータの書き込みおよびデータの読み出しが行われる。
1のドレインを共通に接続している。つまり、複数のメモリブロックBLK内において同
一列にあるNANDストリングは、同一のビット線BLに接続される。
圧が変化し、この閾値電圧の違いに応じた情報を記憶する。メモリセルトランジスタMT
は、1ビットの情報を記憶するように構成されていてもよいし、複数ビット(多値)の情報を記憶するように構成されていてもよい。本発明による実施例では、特に閾値の間隔が狭い多値のメモリセルトランジスタMTに対して有効である。そして、NANDメモリ2内のセンスアンプ、および電位発生回路等を含む制御回路(図示せず)は、NANDメモリ2に供給されたデータをメモリセルトランジスタMTに書き込み、メモリセルトランジスタMTに記憶されているデータをNANDメモリ2の外部に出力することが可能な構成を有している。
図4〜図11を参照して、第2の誤り訂正復号部41の構成および動作を詳細に説明する。図4−1は、第1の誤り訂正後のデータ構成例、図4−2は、第1の誤り訂正処理結果の一例を示す図である。図5は、第2の誤り訂正復号部の構成例を示す図である。図6はシンドローム計算器の回路構成例を示す図である。
図12〜図15を参照して、実施の形態2にかかる第2の誤り訂正復号部41について説明する。実施の形態2では、誤り訂正能力の範囲内のデータの誤りがある場合には、誤りロケータ計算&誤り訂正器101の誤り位置は正しい誤り位置を示し、誤り訂正能力を超えた誤りがある場合には、誤った誤り位置を示す確率が高いという点に着目して、上記図7−2において、誤りロケータ計算&誤り訂正器101では、先頭から誤り位置を検出し、誤り位置が誤り無しの領域(訂正対象外の領域)で発見された時点で、誤り訂正能力を超えていると判断して、誤り訂正不可を判定し、以降の誤り位置の検出を行わない構成である。
フトウェア、のいずれか、または両者の組み合わせとして実現することができる。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、様々な方法でこれらの機能を実現し得るが、そのような実現を決定することは本発明の範疇に含まれるものである。
2 NANDメモリ
3 NANDコントローラ
4 ホスト装置
10 ホストI/F
20 NAND I/F
30 誤り訂正符号部
31 第1の誤り訂正符号生成部
32 第2の誤り訂正符号生成部
40 誤り訂正復号部
41 第2の誤り訂正復号部
42 第1の誤り訂正復号部
50 シンドローム計算器
51 誤り位置多項式計算器
52 誤りロケータ計算&誤り訂正器
53 メモリ
62 誤り訂正部
71 回路選択部
72,73 セレクタ
74 ×α^111回路
75 ×α^32回路
76 ×α回路
77 ×α^222回路
78 ×α^64回路
79 ×α^2回路
80 EXOR演算回路
81 反転器
82 セレクタ
91 第1の誤り訂正復号結果記憶部
92 セレクタ
93 ブロックカウント部
94 ビットカウント部
97 ビット比較部
98 判定部
102 訂正不可能判定器
Claims (4)
- 不揮発性メモリから読み出されたデータに含まれる誤りデータを訂正する誤り訂正機能を備えた誤り訂正装置において、
前記不揮発性メモリから読み出されたデータに、誤り訂正能力を超える誤りがあるか否かを判定する判定手段を備え、
前記判定手段は、
誤り位置多項式を算出して誤り個数を計算する第1の誤り個数計算手段と、
誤り無し領域と訂正対象領域とで構成されるデータのうち、前記訂正対象領域をチェン探索して誤り個数を計算する第2の誤り個数計算手段と、
前記第1の誤り個数計算手段で計算された誤り個数と前記第2の誤り個数計算手段で計算された誤り個数とが一致しない場合に前記誤り訂正能力を超えていると判定する比較手段と、を含み、
前記比較手段で誤り訂正能力を超える誤りがあると判定された場合に、誤り訂正を行わないことを特徴とする誤り訂正装置。 - 前記誤り無し領域は、パディング領域および/または誤り検出手段で誤り無しと判定された領域であることを特徴とする請求項1に記載の誤り訂正装置。
- 前記不揮発性メモリは、NAND型フラッシュメモリであることを特徴とする請求項1または請求項2に記載の誤り訂正装置。
- 不揮発性メモリから読み出されたデータに含まれる誤りデータを誤り訂正する誤り訂正方法において、
前記不揮発性メモリから読み出されたデータに、誤り訂正能力を超える誤りがあるか否かを判定する判定工程を備え、
前記判定工程は、
誤り位置多項式を算出して誤り個数を計算する第1の誤り個数計算工程と、
誤り無し領域と訂正対象領域とで構成されるデータのうち、前記訂正対象領域をチェン探索して誤り個数を計算する第2の誤り個数計算工程と、
前記第1の誤り個数計算工程で計算された誤り個数と前記第2の誤り個数計算工程で計算された誤り個数とが一致しない場合に前記誤り訂正能力を超えていると判定する比較工程と、を含み、
前記比較工程で誤り訂正能力を超える誤りがあると判定された場合に、誤り訂正を行わないことを特徴とする誤り訂正方法。
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