JP3843549B2 - Inspection method of a storage device and a storage device - Google Patents

Inspection method of a storage device and a storage device Download PDF

Info

Publication number
JP3843549B2
JP3843549B2 JP23151997A JP23151997A JP3843549B2 JP 3843549 B2 JP3843549 B2 JP 3843549B2 JP 23151997 A JP23151997 A JP 23151997A JP 23151997 A JP23151997 A JP 23151997A JP 3843549 B2 JP3843549 B2 JP 3843549B2
Authority
JP
Japan
Prior art keywords
data
error
code
errors
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP23151997A
Other languages
Japanese (ja)
Other versions
JPH1173796A (en
Inventor
俊之 宮内
雅之 服部
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to JP23151997A priority Critical patent/JP3843549B2/en
Priority claimed from US09/140,005 external-priority patent/US6360346B1/en
Publication of JPH1173796A publication Critical patent/JPH1173796A/en
Application granted granted Critical
Publication of JP3843549B2 publication Critical patent/JP3843549B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Images

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、データの書換えが可能な不揮発性半導体メモリなどの記憶装置、および記憶装置の検査方法に関する。 The present invention is a storage device such as a nonvolatile semiconductor memory capable of rewriting data, and a method for inspecting the storage device.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、データを電気的に書き換えることができる記憶装置として、フラッシュメモリなどの半導体メモリが広く使用されている。 Recently, as a memory device in which data can be electrically rewritten, a semiconductor memory such as a flash memory is widely used.
【0003】 [0003]
フラッシュメモリは、半導体基板上に積層形成された電荷蓄積層および制御ゲートからなる記憶素子(メモリセル)を多数並べたセルアレイ(通常は6500万セル程度)を用いて情報の記憶を行う半導体メモリである。 Flash memory, the memory element array of an array of a number of (memory cell) having a stacked form the charge storage layer and a control gate on a semiconductor substrate (typically 6500 about million cells) in a semiconductor memory which performs storage of information by using a is there. 情報(データ)は、上記の電荷蓄積層に蓄えられる電荷量の大きさに対応させて記憶される。 Information (data) is stored in correspondence with the magnitude of the amount of charge stored in the charge storage layer above.
【0004】 [0004]
図9は、上述したフラッシュメモリのセルアレイの構成を例示している。 Figure 9 illustrates the configuration of a cell array of the flash memory mentioned above.
【0005】 [0005]
この例では、セルアレイ63の記憶領域は、ブロック65,66,67,・・・,69に分けられており、これらの各ブロックは、セルと呼ばれる領域から構成されている。 In this example, the storage area of ​​the cell array 63, block 65, 66 and 67, ..., it is divided into 69, each of these blocks, and a region called a cell. 例えば、ブロック65では、65a,65b,・・・がセルを表している。 For example, at block 65, 65a, 65b, · · · represents a cell.
【0006】 [0006]
このように、セルアレイは、全体がいくつかのブロックに分けられているのが通常であり、一般に、65000セル程度を1ブロックとして1000ブロック程度から構成されている。 Thus, the cell array is generally that a whole is divided into several blocks, generally, and a 1000 block about the order of 65000 cells as one block.
【0007】 [0007]
上記のようなセルアレイでは、不良セルを含むブロックが、不良ブロックとして検出される。 In the cell array as described above, the block including a defective cell is detected as a defective block. そして、出荷前の検査において、セルアレイの総ブロック数に対する不良ブロック数の割合が、所定の割合(通常は1%程度)以下であるものだけが合格品として出荷される。 Then, in the pre-shipment inspection, the proportion of the defective blocks to the total number of blocks of the cell array, only the (usually about 1%) predetermined ratio or less is shipped as accepted products.
【0008】 [0008]
図10は、フラッシュメモリなどの半導体メモリの不良セルを検出して、その数をカウントする、従来の検査方法における処理手順の一例を示している。 10 detects a defective cell of a semiconductor memory such as a flash memory, counting the number illustrates an example of a processing procedure in a conventional inspection method.
【0009】 [0009]
ステップS21では、まず、不良ブロック数が0に設定される。 In step S21, firstly, the number of defective blocks is set to 0.
【0010】 [0010]
次に、ステップS22で、検査用のデータとして予め書き込まれているデータが、1ブロック分だけ読み出される。 Next, in step S22, data that has been previously written as data for inspection are read by one block.
【0011】 [0011]
次に、ステップS23で、ステップS22で読み出された1ブロック分のデータ内に誤りがあるかどうかが判断される。 Next, in step S23, whether an error is determined in one block of data read in step S22. ここで、誤りが検出された場合にはステップS24に進み、不良ブロック数のカウントを1だけ増やしてステップS25に進む。 Here, the process proceeds to step S24 if an error is detected, the count of the defective blocks is increased by one proceeds to step S25. 一方、誤りが検出されない場合にはそのままステップS25に進む。 On the other hand, the process directly proceeds to step S25 if no error is detected.
【0012】 [0012]
ステップS25では、全ブロックに対して誤りの検出が終了したかどうかが判断される。 At step S25, whether the detected error has been completed for all blocks is determined. ここで、全ブロックに対して誤りの検出が終了していない場合にはステップS22に戻り、ステップS25までの処理を繰り返す。 Here, if the total block not completed the detection of an error it returns to step S22, and repeats the processing up to step S25. 一方、全ブロックに対して誤りの検出が終了したときは、ステップS26に進む。 Meanwhile, when the error detection has been completed for all blocks, the process proceeds to step S26.
【0013】 [0013]
ステップS26では、半導体メモリの総ブロック数に対する不良ブロック数の割合が、例えば1%以下であるかどうかが判断される。 In step S26, the ratio of the number of defective blocks to the total number of blocks of the semiconductor memory, or it is determined whether for example 1% or less. ここで、上記の条件を満たしている場合にはステップS27で合格と判定され、上記の条件を満たしていない場合にはステップS28で不良と判定されて、検査を終了する。 Here, if the above conditions are met is determined to be accepted in step S27, if not meet the above conditions is determined to be defective at step S28, and terminates the test.
【0014】 [0014]
ところで、このような半導体メモリでは、高集積度化・高密度化に伴う信頼性の低下、特に、セル不良のような、書き込み/消去回数の増加や経年変化による不良の発生を防止することが重要な課題となっている。 Incidentally, in such a semiconductor memory, lowering of reliability due to the high integration and high density, in particular, such as cell failure, is possible to prevent the occurrence of defects due to an increase or aging of the write / erase cycles It has become an important issue.
【0015】 [0015]
このため、 ハミング(Hamming)符号などの誤り訂正符号を用いる誤り訂正回路を半導体メモリの内部に組み込むことが行われている。 Therefore, to incorporate error correction circuit using an error correction code such as a Hamming (Hamming) code in the semiconductor memory have been made.
【0016】 [0016]
このような誤り訂正は、記憶される情報データに検査データと呼ばれる冗長データを付加して符号化しておき、その検査データを用いて符号データ内の誤りを訂正するものである。 Such error correction, it leaves coded by adding redundant data called test data stored in the information data, and corrects an error in the code data by using the test data.
【0017】 [0017]
図11は、検査データが付加された情報データの一例を示している。 Figure 11 shows an example of information data inspection data is added.
【0018】 [0018]
例えば、短縮化ハミング符号を用いる場合には、このように512ビットの情報データ31に10ビットの検査データ32を付加して計522ビットからなる符号を構成することにより、その符号中に生じた1つの誤りを訂正することが可能になる。 For example, when using a shortened Hamming code, by constituting the code consisting Thus by adding a 10-bit test data 32 to the information data 31 of 512 bits total 522 bits, resulting in the code it is possible to correct one error.
【0019】 [0019]
上記のような誤り訂正を用いることにより、半導体メモリなどの記憶装置に経年変化によるセル不良がある程度発生しても、書き込まれたデータに読出エラーが起こらないようにすることができる。 By using the error correction as described above, may be defective cells due to aging in a storage device such as a semiconductor memory is also to some extent occurs, so that the read error written data does not occur.
【0020】 [0020]
図12は、上記の短縮化ハミング符号を用いる誤り訂正器が組み込まれた、従来のフラッシュメモリの構成例を示すブロック図である。 12, the error corrector using the above shortened Hamming code is incorporated, it is a block diagram showing a configuration example of a conventional flash memory.
【0021】 [0021]
このフラッシュメモリ80へのデータの書き込みは、次のように行われる。 Writing data to the flash memory 80 is performed as follows. 入力データs2lは、まず符号化器71に入力される。 Input data s2l is first inputted to the encoder 71. 符号化器71は、入力データs21に、例えば図10に示したような512ビット(bit)からなる入力データ毎に10ビットの検査データを付加して短縮化ハミング符号に変換した後に、書込データs22として出力する。 Encoder 71, the input data s21, after converting e.g. 512 bits (bit) test data of 10 bits for each input data consisting shown in shortened Hamming code by adding a 10, write and outputs it as a data s22. この書込データs22は、セルアレイ73に書き込まれる。 The write data s22 is written in the cell array 73.
【0022】 [0022]
一方、この半導体メモリ80からのデータ読出しは、次のように行われる。 On the other hand, the data read from the semiconductor memory 80 is performed as follows. セルアレイ73から読み出された読出データs23は、ハミング符号復号器75に入力され、誤りの数が許容能力の範囲内であれば、誤り訂正が行われた後に出力データs24として出力される。 Read data s23 read from the cell array 73 is input to the Hamming code decoder 75, if the range number of allowable capability of the error, and output as output data s24 after the error correction has been performed.
【0023】 [0023]
上記のような誤り訂正を用いることにより、半導体メモリなどの記憶装置に経年変化によるセル不良がある程度発生しても、書き込まれたデータに読出エラーが起こらないようにすることができる。 By using the error correction as described above, may be defective cells due to aging in a storage device such as a semiconductor memory is also to some extent occurs, so that the read error written data does not occur.
【0024】 [0024]
ただし、誤り訂正符号は、多くの誤りを訂正できるためには、一般に冗長なデータである検査データを多く持つ必要があり、多くのセルを使うことになるのと同時に、誤り訂正器の回路規模も大きくなるという傾向がある。 However, error correction code, in order to be correct many errors, generally must have a lot of test data which is redundant data, at the same time that be using many cells, the circuit scale of the error corrector there is a tendency that also increases.
【0025】 [0025]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところで、半導体メモリの不良には、上記のような書込み/消去数の増加に伴うセル不良のような経年変化だけでなく、製造工程で生じるセル不良もある。 Incidentally, the defective semiconductor memories, not only aging, such as cell defects with increasing write / erase speed of the above, there is also a cell badness occurring in the manufacturing process.
【0026】 [0026]
このため、上記のような誤り訂正器を用いる従来の半導体メモリは、経年変化によるセル不良などは低減することはできても、製造時に生じる不良を低減することはできないため、歩留まりの低下による生産性の低下を防げないという問題があった。 Therefore, the conventional semiconductor memory using error corrector as described above, since although it is possible that such a cell failure due to aging to reduce, it is impossible to reduce the defects generated during fabrication, production by reduction in yield there is a problem that does not prevent the deterioration of sex.
【0027】 [0027]
また、ハミング符号のように符号内の1つの誤りを訂正できる誤り訂正符号を用いているため、製造時に生じるセル不良に起因する読出しエラーを訂正してしまうと、経年変化による読出しエラーを訂正する余力がなくなってしまうという問題もあった。 Moreover, the use of the error correction code capable of correcting one error in the code as a Hamming code and thus correct the cell due to the imperfect to read errors that occur during manufacture, to correct a reading error due to aging spare capacity there is a problem in that disappears.
【0028】 [0028]
本発明は、このような問題を解決するために行われたものであり、製造時の不良に起因するエラーと経年変化による不良に起因するエラーのいずれも訂正できる誤り訂正能力を備えた信頼性の高い記憶装置、および生産時の歩留まりを改善して生産性を向上できる記憶装置の検査方法を提供することを目的としている。 The present invention has been made in order to solve this problem, the reliability with the error correction capability of any error due to failure due to errors and aging due to the time of manufacturing defects can be corrected and its object is to provide an inspection method of a high storage, and to improve the yield in production and productivity can be improved storage.
【0029】 [0029]
【課題を解決するための手段】 In order to solve the problems]
上述の課題を解決するために提案する本発明の記憶装置は、複数の記憶素子からなる記憶部と、上記記憶部から読み出される、所定のデータ単位中のn(n≧2)までの誤りを訂正可能な誤り訂正符号を用いて符号化された符号データ中の誤りを訂正する誤り訂正部と、を一のパッケージ内に備え、上記符号データのデータ単位中の誤り数がm(m≦n)以下である場合には、その誤りが訂正され、上記符号データのデータ単位中の誤り数が上記mを越える場合には、その符号データが記憶されていた上記記憶部の記憶領域が所定のブロック単位で不良領域とされ、少なくとも製造時のセル不良率に基づいて、上記n及びmを、n=2、m=2の組、n=2、m=1の組、n=2、m=0の組のいずれかに選択設定することを特徴とするもの The storage device of the present invention to propose to solve the problems described above, a storage unit comprising a plurality of storage elements, are read out from the storage unit, an error of up to n (n ≧ 2) in a given data unit comprising an error correction unit for correcting errors in the code data encoded by using a correctable error correction code, the in one package, the number of errors in the data unit of the encoded data is m (m ≦ n ) in the case of the following, the error is corrected, the number of errors in the data unit of the encoded data is when exceeds the above m is the storage area of ​​the storage unit is predetermined for the encoded data has been stored It is a defective area in block units, based on at least during production of the cell failure rate, the n and m, n = 2, m = 2 sets, n = 2, m = 1 set, n = 2, m = what and selects set to one set of the 0 ある。 A.
【0030】 [0030]
また、上記の課題を解決するために提案する本発明の記憶装置の検査方法は、複数の記憶素子からなる記憶部と、上記記憶部から読み出される、所定のデータ単位中のn(n≧2)までの誤りを訂正可能な誤り訂正符号を用いて符号化された符号データ中の誤りを訂正する誤り訂正部とを一のパッケージ内に備えてなる記憶装置の検査方法であって、上記符号データ中の誤り数を検出する誤り数検出工程と、上記符号データのデータ単位中の誤り数がm(m≦n)以下である場合には、その誤りが訂正され、上記符号データのデータ単位中の誤り数が上記mを越える場合には、その符号データが記憶されていた上記記憶部の記憶領域を上記所定のブロック単位で不良領域とする不良領域指定工程と、少なくとも製造時のセル不良率に基づいて The inspection method of a storage device of the present invention to propose to solve the aforementioned problem, a storage unit comprising a plurality of memory elements are read out from the storage unit, n in a given data unit (n ≧ 2 ) an inspection method of error correctable error correction code encoded with an error correction unit for correcting errors in encoded data comprising provided in one package storage device using up, the code an error number detection step of detecting a number of errors in the data, if the number of errors in the data unit of the encoded data is less than or equal to m (m ≦ n), the error is corrected, the data unit of the encoded data If the number of errors in exceeds the m is, the defective area designation step of the faulty area of ​​storage in the predetermined block unit of the storage unit in which the reference data is stored, at least during production of the cell failure based on the rate 上記n及びmを、n=2、m=2の組、n=2、m=1の組、n=2、m=0の組のいずれかに選択設定する訂正数選択工程と、を有することを特徴とするものである。 Having the n and m, n = 2, m = 2 sets, n = 2, m = 1 set, and correction number selection step of selecting set to one set of n = 2, m = 0, a it is characterized in.
【0031】 [0031]
上記の本発明によれば、製造時の不良に起因するエラーと経年変化による不良に起因するエラーのいずれも訂正できる誤り訂正能力を備えた信頼性の高い記憶装置、および生産時の歩留まりを改善して生産性を向上できる記憶装置の検査方法を提供できる。 According to the present invention, high storage reliability with an error correction capability of any correctable errors due to failure due to errors and aging caused poor during production, and improve the yield in production inspection method of a storage device capable of improving productivity by can provide.
【0032】 [0032]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下に、本発明の好ましい実施の形態について図面を参照しながら説明する。 It will be described below with reference to the accompanying drawings preferred embodiments of the present invention.
【0033】 [0033]
なお、以下の説明では、本発明をフラッシュメモリに適用した場合を例とし、上記フラッシュメモリの記憶部(メモリセル)から読み出される符号データの所定のデータ単位中の2つまでの誤りを訂正することができる誤り訂正符号を用いるものとして説明する。 In the following description, the case of applying the present invention to the flash memory as an example, to correct an error of up to 2 in a given data unit of the code data read out from the storage section of the flash memory (memory cells) it is described as using an error correcting code capable.
【0034】 [0034]
図1は、本発明の実施の一形態であるフラッシュメモリの主要部の構成例を示すブロック図である。 Figure 1 is a block diagram illustrating an exemplary configuration of the major portion of the flash memory which is an embodiment of the present invention.
【0035】 [0035]
このフラッシュメモリ10は、入力データs1に対して、符号内の2つの誤りを訂正できる誤り訂正符号により符号化を施す符号化器1と、符号化器1で符号化された書込データs2を記憶する記憶部であるセルアレイ3と、セルアレイ3から読み出される符号化された読出データs3を復号して誤り訂正を行う誤り訂正器5を同一のパッケージ内に備えて構成されている。 The flash memory 10, the input data s1, the encoder 1 to perform the encoding by the error correcting code capable of correcting two errors in the code, the write data s2 that is encoded in the encoder 1 the cell array 3 is a storage unit for storing for decodes the read data s3 encoded is read from the cell array 3 is configured to include the error corrector 5 in the same package to perform error correction.
【0036】 [0036]
このフラッシュメモリ10において、データの書き込みは次のように行われる。 In this flash memory 10, writing of data is performed as follows. 入力データs1は、まず符号化器1に入力される。 Input data s1 is first inputted to the encoder 1. 符号化器1は、入力データs1に、例えば512ビット毎に20ビットの検査データを付加して2誤り訂正可能な短縮化BCH符号に変換し、書込データs2として出力する。 The encoder 1 converts the input data s1, for example by adding a 20-bit check data to every 512-bit second error correctable shortened BCH code, and outputs it as write data s2. この書込データs2は、セルアレイ3に書き込まれる。 The write data s2 is written in the cell array 3.
【0037】 [0037]
一方、データの読み出しは次のように行われる。 On the other hand, data read is performed as follows. セルアレイ3から読み出された読出データs3は、BCH符号復号器5に入力される。 Read data s3 read from the cell array 3 is input to the BCH code decoder 5. 誤り訂正器5は、読出データs3の符号内の誤りの数が1つであれば、その誤りを訂正した後に出力データs4として出力する。 Error corrector 5, if one is the number of errors in the code of the read data s3, outputs as output data s4 after correcting the error. また、誤り訂正器5は、上記符号データの各データ単位中の誤り数を検出して誤り数信号s4を出力する機能も備えている。 The error corrector 5 also has a function of outputting an error number signal s4 by detecting the number of errors in each data unit of the encoded data.
【0038】 [0038]
このような構成によれば、製造時には、誤り数信号s4の値が2以上となる符号を含むブロック、および上記の誤り訂正によって入力データとは異なるデータを出力するブロックを、不良ブロックとして検出してカウントできる。 According to such a configuration, at the time of manufacture, a block for outputting data different from the input data block, and by said error correction comprises a code value of the error count signal s4 is 2 or more, is detected as a defective block It can be counted Te.
【0039】 [0039]
図2は、短縮化BCH符号により符号化される情報データの一例を示している。 Figure 2 shows an example of information data encoded by shortening BCH code.
【0040】 [0040]
このように、BCH符号化では、情報データ41が512ビットからなるときには、20ビット(bit)の検査データ42が付加されて、符号全体の長さは532ビットとなる。 Thus, in the BCH coding, when the information data 41 is composed of 512 bits, inspection data 42 of 20 bits (bit) is added, the overall length of the code becomes 532 bits.
【0041】 [0041]
なお、BCH符号および符号の短縮化については、今井秀樹著「符号理論」(電子情報通信学会)等の文献に記載されている。 Note that the shortening of the BCH code and code, have been described in the literature such as Hideki Imai et al., "Coding Theory" (Institute of Electronics, Information and Communication Engineers).
【0042】 [0042]
次に、本発明に係る記憶装置の誤り訂正部について説明する。 Next, a description will be given an error correction unit of the memory device according to the present invention.
【0043】 [0043]
図3は、上記のフラッシュメモリ10の誤り訂正器5の構成例を示している。 Figure 3 shows a configuration example of the error corrector 5 in the flash memory 10 as described above.
【0044】 [0044]
この誤り訂正器5は、図2に示したような、情報データ数が512ビットからなる2訂正短縮化BCH符号を用いるものである。 The error corrector 5, as shown in FIG. 2, the number of information data is to use a 2-correcting shortened BCH code of 512 bits.
【0045】 [0045]
セルアレイ3から読み出された読出データs3は、まずシンドローム発生器5aに入力される。 Read data s3 read from the cell array 3 is first inputted to the syndrome generator 5a.
【0046】 [0046]
シンドローム発生器5aでは、読出データs3からシンドロームを計算して、シンドローム信号を出力する。 The syndrome generator 5a, and calculates a syndrome from the read data s3, outputs a syndrome signal. このシンドローム信号は、誤り位置多項式導出回路5bに入力される。 The syndrome signal is input to the error position polynomial deriving circuit 5b.
【0047】 [0047]
誤り位置多項式導出回路5bでは、ユークリッドの互除法などの方法を用いて誤り位置多項式を導出し、誤り位置多項式情報を誤り位置検出回路5cに出力する。 The error position polynomial deriving circuit 5b, derives the error position polynomial using a method such as Euclid, and outputs the error position polynomial information to the error position detection circuit 5c.
【0048】 [0048]
誤り位置検出回路5cでは、解の公式やチェン探索などの方法を用いて符号中の誤り位置を検出し、誤りの位置を”1”で表すことにより、誤り位置信号を出力する。 The error position detecting circuit 5c, detects an error position in the code using a method such as formula or Chien search of solutions, by expressing in the position error "1", and outputs an error location signal. この誤り位置検出回路5cでは、符号のi番目の要素に誤りがあることと、原始根αのi乗を誤り位置多項式に代入した値が0になることが同値になるという性質を利用して、誤り位置の検出を行う。 In the error position detection circuit 5c, by utilizing the fact that there is an error in the i-th element of the code, the property that it becomes equivalent to a value obtained by substituting the error position polynomial i-th power of the primitive root α is 0 , to detect the error location. また、正しく復号されているときには、方程式の次数と解の個数が一致し、解に対応するiの位置は全て短縮化された符号の中に収まっているという性質があることを利用して、復号が正しく行われているかどうかをチェックし、矛盾が生じたときには誤り訂正を行わないという処理を行う。 Further, when it is decoded correctly, match the number of degree and solution of the equation, by utilizing the fact that the property that is limited within the code points that are all reduction of i corresponding to the solution, to check whether or not the decoding is being carried out correctly, it performs a process that does not perform error correction when there is a conflict. この部分の代表的な方法としては、チェン探索による方法と、解の公式を用いる方法がある。 Typical methods of this part, the process according to the Chien search is to use a formal solution.
【0049】 [0049]
なお、カウンタ5fは、誤り位置検出信号5cから出力される”1”の数をカウントして、カウント値を誤り数信号s4として出力する。 The counter 5f counts the number of "1" is output from the error locator signal 5c, and outputs the counted value as the error count signal s4.
【0050】 [0050]
また、この誤り訂正器5に入力される読出データs3は、入力信号遅延回路5dにも入力される。 Further, read data s3 inputted to the error corrector 5 is also input to the input signal delay circuit 5d. 入力信号遅延回路5dは、入力される読出データs3を必要な時間だけ遅延させて入力遅延信号を出力する。 Input signal delay circuit 5d is delayed by the time required to read data s3 inputted outputs the input delay signals.
【0051】 [0051]
そして、入力信号遅延回路5dからの入力遅延信号と、誤り位置検出回路5cからの誤り位置信号とは、加算器5eに入力され、読出データs3の誤り位置のビットを反転させることにより、読出データs3の誤りが訂正されて、出力データs5として出力される。 Then, the input delay signal from the input signal delay circuit 5d, the error position signal from the error position detection circuit 5c, are input to the adder 5e, by inverting the bit of error position of the read data s3, read data error s3 is corrected, is output as the output data s5.
【0052】 [0052]
なお、シンドローム、誤り位置多項式、ユークリッドの互除法、チェン探索等については、前掲の今井秀樹著「符号理論」(電子情報通信学会)等の文献に記載されている。 Note that the syndrome, the error position polynomial, Euclidean algorithm, for Chien search and the like, are described in the literature, such as supra Hideki Imai, "Coding Theory" (Institute of Electronics, Information and Communication Engineers).
【0053】 [0053]
次に、本発明の記憶装置の別の実施の形態について説明する。 Next, a description will be given of another embodiment of a memory device of the present invention. 以下においても、本発明をフラッシュメモリに適用した場合を例として説明する。 In the following, a case of applying the present invention to the flash memory as an example.
【0054】 [0054]
図4は、本発明に係るフラッシュメモリの第2の構成例を示すブロック図である。 Figure 4 is a block diagram showing a second configuration example of a flash memory according to the present invention.
【0055】 [0055]
このフラッシュメモリ20は、入力データs11に対して、符号内の2つの誤りを訂正できる誤り訂正符号により符号化を施す符号化器11と、符号化器11で符号化された書込データs12を記憶する記憶部であるセルアレイ13と、セルアレイ13から読み出される符号化された読出データs13を復号して誤り訂正を行う誤り訂正器15を同一のパッケージ内に備えて構成されている。 The flash memory 20, the input data s11, the encoder 11 to perform encoding by the error correcting code capable of correcting two errors in the code, the write data s12 encoded by the encoder 11 a cell array 13 is a storage unit for storing for decodes the read data s13 encoded is read from the cell array 13 is configured by including within the same package error corrector 15 to perform error correction.
【0056】 [0056]
このフラッシュメモリ20において、データの書き込みは次のように行われる。 In this flash memory 20, writing of data is performed as follows. 入力データs11は、まず符号化器11に入力される。 Input data s11 is first inputted to the encoder 11. 符号化器11は、入力データs11の512ビット毎に20ビットの検査データを付加して、例えば2誤り訂正可能な短縮化BCH符号に変換し、書込データs12として出力する。 Encoder 11 adds the 20-bit check data to every 512-bit input data s11, it converted for example into second error correctable shortened BCH code, and outputs it as write data s12. この書込データs12は、セルアレイ13に書き込まれる。 The write data s12 is written in the cell array 13.
【0057】 [0057]
一方、データの読み出しは次のように行われる。 On the other hand, data read is performed as follows. セルアレイ13から読み出された読出データs13は、誤り訂正器15に入力される。 Read data s13 read from the cell array 13 is input to the error corrector 15.
【0058】 [0058]
この誤り訂正器15は、外部からの制御信号である訂正非動作信号s14の値が”0”であるときには、符号中の誤り数が1つであれば誤りを訂正した後に出力データs15として出力する。 The error corrector 15, when the value of the correction non-operating signal s14 which is a control signal from the outside is "0", the number of errors in the code as output data s15 after correcting the error if one to.
【0059】 [0059]
このような構成によれば、フラッシュメモリ20の製造時には、訂正非動作信号s14の値を”1”にして入力データと出力データとを比較することにより、2以上の誤りがある符号を含むブロックを不良ブロックとして検出し、カウントできる。 According to such a configuration, at the time of manufacture of the flash memory 20, by the value of the correction non-operating signal s14 to "1" is compared with the input data and output data, the block containing the code there is more than one error detects as a defective block, it can be counted.
【0060】 [0060]
図5は、上記のフラッシュメモリ20の誤り訂正器15の構成例を示している。 Figure 5 shows a configuration example of the error corrector 15 of the flash memory 20.
【0061】 [0061]
この誤り訂正器15は、図2に示したような、情報データが512ビットからなる2訂正短縮化BCH符号を用いるものであり、図3に示した誤り訂正器とほぼ同様の構成を備えている。 The error corrector 15, as shown in FIG. 2, which uses a 2-correcting shortened BCH code information data consists of 512 bits, includes almost the same configuration as the error corrector shown in FIG. 3 there.
【0062】 [0062]
セルアレイ13から読み出された読出データs13は、まずシンドローム発生器15aに入力される。 Read data s13 read from the cell array 13 is first input to the syndrome generator 15a.
【0063】 [0063]
シンドローム発生器15aは、読出データs13からシンドロームを計算して、シンドローム信号を出力する。 Syndrome generator 15a computes a syndrome from the read data s13, outputs a syndrome signal. このシンドローム信号は、誤り位置多項式導出回路15bに入力される。 The syndrome signal is input to the error position polynomial derivation circuit 15b.
【0064】 [0064]
誤り位置多項式導出回路15bは、ユークリッドの互除法などの方法を用いて誤り位置多項式を導出し、誤り位置多項式情報を誤り位置検出回路15cに出力する。 Error position polynomial derivation circuit 15b derives the error position polynomial using a method such as Euclid, and outputs the error position polynomial information to the error position detection circuit 15c.
【0065】 [0065]
誤り位置検出回路15cは、解の公式やチェン探索などの方法を用いて読出データs13中の誤り位置を検出し、誤りの位置を”1”で表すことにより、誤り位置信号を出力する。 Error position detection circuit 15c detects an error position in the readout data s13 using methods such as formal and Chien search of solutions, by expressing in the position error "1", and outputs an error location signal.
【0066】 [0066]
また、この誤り訂正器15に入力される読出データs13は、入力信号遅延回路15dにも入力される。 Further, read data s13 inputted to the error corrector 15 is also input to the input signal delay circuit 15d. 入力信号遅延回路15dでは、入力される読出データs13を必要な時間だけ遅延させて入力遅延信号を出力する。 The input signal delay circuit 15d, is delayed by the time required to read data s13 input outputs the input delay signals.
【0067】 [0067]
そして、入力信号遅延回路15dからの入力遅延信号と、誤り位置検出回路15cからの誤り位置信号とは、加算器15eに入力され、読出データs13の誤り位置のビットを反転させることにより読出データs13の誤りが訂正されて、出力データs15として出力される。 Then, the input delay signal from the input signal delay circuit 15d, and the error position signal from the error position detection circuit 15c, an adder 15e is input to the read data by inverting the bit of error position of the read data s13 s13 error is corrected, is output as the output data s15.
【0068】 [0068]
なお、誤り位置検出回路15cからの誤り位置信号は、セレクタ15hに入力されると共に、ANDゲート15gに反転入力および非反転入力として入力される。 The error position signal from the error position detection circuit 15c is inputted to the selector 15h, is input as an inverting input and a non-inverting input to the AND gate 15 g. そして、セレクタ15hは、外部から入力される制御信号である訂正非動作信号s14の値が”1”であるときはANDゲート15gからの出力(=0)を選択し、訂正非動作信号s14の値が”0”であるときは誤り位置検出回路15cからの誤り位置信号を選択して、加算器15eに入力する。 The selector 15h selects the output from the AND gate 15 g (= 0) when the value of the correction non-operating signal s14 is a control signal input from the outside is "1", the correction non-operating signal s14 when the value is "0" selects the error position signal from the error position detection circuit 15c, and inputs to the adder 15e.
【0069】 [0069]
これにより、訂正非動作信号s14の値が”1”であるときには、読出データs13の誤り訂正を行わないようにされる。 Thus, when the value of the correction non-operating signal s14 is "1" is not performed the error correction of the read data s13.
【0070】 [0070]
次に、本発明に係る記憶装置の検査方法の実施の形態について、前述したフラッシュメモリに適用する場合を想定しながら説明する。 Next, an embodiment of the inspection method of a storage device according to the present invention will be described with assumption that applied to a flash memory as described above.
【0071】 [0071]
図6は、本発明に係る記憶装置の検査方法における基本的な処理手順を示すフローチャートである。 Figure 6 is a flowchart showing the basic processing steps in the inspection method of a storage device according to the present invention.
【0072】 [0072]
ステップS1では、まず、不良ブロック数が0に設定される。 In step S1, firstly, the number of defective blocks is set to 0.
【0073】 [0073]
次に、ステップS2で、エラーフラグが0に設定される。 Next, in step S2, an error flag is set to 0.
【0074】 [0074]
ステップS3では、検査用のデータとして予め書き込まれているデータが、1ブロック分だけ読み出される。 In step S3, the data that has been previously written as data for inspection are read by one block.
【0075】 [0075]
ステップS4では、符号内の誤りの数がカウントされ、その誤りの数がiとされる。 In step S4, the number of errors in the code are counted, the number of the error is to i.
【0076】 [0076]
ステップS5では、ステップS4で得られた誤り数iの値が2以上であるかどうが判断される。 In step S5, the value of the error count i obtained in step S4 is what is either 2 or more is determined. ここで、得られた誤り数iの値が2以上の場合には、ステップS6でエラーフラグが1にされる。 When the value of the obtained error count i is 2 or more, the error flag is 1 in step S6. 一方、得られた誤りの数が2以上でない場合には、ステップS7に進む。 On the other hand, if the number of the resultant error is not 2 or more, the process proceeds to step S7.
【0077】 [0077]
ステップS7では、1ブロックについて上記の処理が終了したかどうかが確認され、終了していない場合にはステップS3に戻り、ステップS7までの処理を繰り返す。 In step S7, 1 block whether the above processing is completed is checked for, if not completed the process returns to step S3, and repeats the processing up to step S7. 一方、1ブロックについての処理が終了している場合には、ステップS8に進む。 On the other hand, when the processing for one block is completed, the process proceeds to step S8.
【0078】 [0078]
ステップS8では、エラーフラグが1であるかどうかが判断され、エラーフラグが1である場合には、ステップS9で不良ブロック数のカウントを1だけ増やす。 In step S8, whether the error flag is 1 is determined, if the error flag is 1, incremented by 1 to count the number of defects blocks in step S9. 一方、エラーフラグが1でない場合には、ステップS10に進む。 On the other hand, if the error flag is not 1, the process proceeds to step S10.
【0079】 [0079]
次に、ステップS10で、全ブロックについて誤りの検出が終了したかどうかが判断され、全ブロックに対して誤りの検出が終了していない場合にはステップS2に戻り、ステップS10までの処理を繰り返す。 Next, in step S10, whether the detected error has been completed for all the blocks is determined, if the detection of errors with respect to all blocks not completed the process returns to step S2, and repeats the processing up to step S10 . 一方、全ブロックに対して誤りの検出が終了しているときは、ステップS11に進む。 Meanwhile, when the error detection is completed for all the blocks, the process proceeds to step S11.
【0080】 [0080]
ステップS11では、セルアレイの総ブロック数に対する不良ブロック数の割合が、例えば1%以下であるかどうかが判断される。 In step S11, the ratio of the number of defective blocks to the total number of blocks of the cell array, or it is determined whether for example 1% or less. ここで、上記の条件を満たしている場合にはステップS12で合格と判定され、上記の条件を満たしていない場合にはステップS13で不良と判定されて、検査を終了する。 Here, if the above conditions are met is determined to be accepted in step S12, if not meet the above conditions is determined to be defective in the step S13, and terminates the test.
【0081】 [0081]
図7は、上記の処理において、不良ブロックを判別する手順の一例を示している。 7, in the above-described processing, shows an example of a procedure to determine the bad blocks.
【0082】 [0082]
半導体メモリは、出荷前に書込データが消去されFFhとされている。 Semiconductor memories, the write data before shipment is as FFh is erased. そこで、このことを利用して、ブロック番号が0とされるブロックから以下の手順で不良ブロックが順次判別される。 Therefore, by utilizing this fact, a defective block in the following manner from the block which is the block number is 0 are sequentially determined.
【0083】 [0083]
ステップS31では、まず、ブロック番号Blockが0とされる。 In step S31, first, the block number Block is 0.
【0084】 [0084]
次に、ステップS32で、上記のブロックからの読出データが”FF”であるかどうかが判断される。 Next, in step S32, whether the read data from the block is "FF" is determined. ここで、読み出されたデータが”FF”でない場合には、ステップS33で不良ブロックテーブルが作成され、不良ブロックを識別できるようにされる。 Here, if the read data is not "FF" is a bad block table is created in step S33, is to identify the defective block. そして、不良ブロック中には、00hデータがランダムに書き込まれる。 Then, during bad block, 00h data is written randomly. 一方ステップS32で読み出されたデータが”FF”である場合には、ステップS34に進む。 If on the other hand the data read in step S32 is "FF", the process proceeds to step S34.
【0085】 [0085]
ステップS34では、ブロック番号Blockが最後のブロックを示す番号(例えば1023)になったかどうかが判断される。 In step S34, whether the block number Block became number (e.g. 1023) indicating the last block is determined. 上記のブロック番号に達していない場合には、ステップS35で番号を1だけインクリメントして、ステップS32からの手順を繰り返す。 If it does not reach to the block number increments the number by 1 at step S35, and repeats the procedure from Step S32. 一方、最後のブロック番号まで達した場合には、処理を終了する。 On the other hand, if it reaches the end of the block number, the processing is terminated.
【0086】 [0086]
次に、以上説明した実施の形態における本発明の効果について、具体例を参照しながら説明する。 Next, the effect of the present invention in the embodiment described above will be described with reference to specific examples.
【0087】 [0087]
図8は、以上説明した本発明に係る記憶装置の検査方法が適用される、フラッシュメモリの構成を模式的に示している。 Figure 8 is a more inspection method of a storage device according to the present invention described is applied, which schematically shows the structure of a flash memory.
【0088】 [0088]
図8(a)は、フラッシュメモリの製造(出荷)時の様子を模式的に示している。 FIG. 8 (a) schematically shows a state in preparation for the flash memory (shipment). このフラッシュメモリ80において、符号52c内には誤りが2つあるため、2誤り訂正可能な誤り訂正符号により、この2つの誤りを訂正してしまうと、誤り訂正符号の訂正能力を全て使ってしまうことになり、継時変化により発生する可能性のある誤りを訂正できなくなってしまう。 In this flash memory 80, since the inner code 52c there are two errors, the second error correctable error correction code and thus to correct the two errors, will use all of the correction capability of the error correcting code It will be, it becomes impossible to correct errors that may occur by the Temporal change. このため、誤りが2つある符号52cを含むブロック52は、不良ブロックとして使用できない領域とされる。 Therefore, the block 52 including the error are two certain code 52c is not available as a defective block area.
【0089】 [0089]
しかし、各符号内の誤りが1つしかない、符号54b,54d,55dなどは、2誤り訂正可能な誤り訂正符号により、これらの誤りを訂正しても、誤り訂正符号の訂正能力に余力があるため、継時変化により発生する誤りを訂正できる。 However, errors in each code there is only one, reference numeral 54b, 54d, 55d, etc., by second error correctable error correction code, even if correct these errors, the margin to the correction capability of the error correcting code there therefore, can correct errors generated by Temporal change. このため、これらの符号を含むブロック54,55は、不良ブロックとせずに出荷することができる。 Accordingly, blocks 54 and 55 containing these codes can be shipped without the defective block. 従って、符号内の1誤りのみを訂正できる誤り訂正符号を用いる従来の半導体メモリに比べて歩留まりを改善して生産性を向上することができる。 Therefore, it is possible to improve productivity and improve the yield in comparison with the conventional semiconductor memory using an error correction code capable of correcting only one error in the code.
【0090】 [0090]
また、図8(b)は、上記のフラッシュメモリ50が、製造から時間を経たときの様子を模式的に示している。 Further, FIG. 8 (b), a flash memory 50 described above, shows a state in which over time from manufacturing schematically. ここでは、製造(出荷)時にはセル不良が認められなかった符号51cと符号55b、および符号55dに、セル不良が発生した場合を例示している。 Here, manufacturing (factory) sometimes cell failure was observed codes 51c and code 55b, and the reference numeral 55d, illustrates a case where cell defect occurs.
【0091】 [0091]
符号55dには出荷時にすでにセル不良が1つ生じているが、経時変化によるセル不良がさらに1つ発生しても、まだ誤り訂正をすることができるため、このフラッシュメモリ50の使用を続けることができる。 Although already cells defective factory the code 55d is occurring one, even in the event that one further cell failure due to aging, it is possible still to error correction, to continue use of the flash memory 50 can. また、符号51,55に発生した誤りは、いずれも1つの誤りであるため、誤り訂正を施しても、まだ訂正能力には余力があるため、セル不良がさらに1つ増えても、符号内の誤りが3以上になるまでは読出しエラーを防ぐことができる。 Also, since errors occurred in the code 51 and 55 are both one error, be subjected to error correction, since there is a margin in the still correction capability, even if one further increasing cell defect, the reference numeral until error is 3 or more can prevent a read error.
【0092】 [0092]
次に、上述した本発明の効果について、不良ブロックの発生確率により説明する。 Next, the effect of the present invention described above will be explained by the probability of occurrence of a defective block.
【0093】 [0093]
以下では、情報データの65536セル分を1ブロックとし、セルアレイが1000ブロックに分割されている場合を考える。 Hereinafter, the 65536 cell worth of information data as one block, consider a case where the cell array is divided into 1000 blocks. また、製造時にセル不良が0.00002%の確率で起こり、製造時には正常であったセルが100万回の書込み/消去後に不良セルとなる確率を0.000001%とする。 The cell failure occurs at 0.00002% probability at the time of manufacture, and 0.000001% probability that normal and a cell is one million write / erase after the defective cell at the time of manufacture.
【0094】 [0094]
まず、製造時のメモリ不良率について従来の半導体メモリと比較する。 First, the memory defect rate during production compared to the conventional semiconductor memory. 誤り訂正回路を設けない場合には、ブロック不良が起こる確率は、1ブロックに65536セルが含まれていることより、(1)式から約1.3%である。 The case without the error correction circuit, the probability of block failure occurs, than that it contains 65536 cells per block, about 1.3 percent (1).
【0095】 [0095]
【数1】 [Number 1]
【0096】 [0096]
よって、不良ブロックが総ブロック数の1%以下となる確率は、(2)式から約25%となる。 Therefore, the probability of defective blocks becomes equal to or less than 1% of the total number of blocks is about 25% from (2).
【0097】 [0097]
【数2】 [Number 2]
【0098】 [0098]
すなわち、製造する半導体メモリの75%が不良品になってしまうことになる。 That is, the 75% of the semiconductor memory of manufacturing becomes defective.
【0099】 [0099]
一方、1符号分のデータ中に1つのセル不良までを許容すると、ブロック不良が起こる確率は、1ブロック中に128符号分のデータが含まれることから、(3)式のようになる。 Meanwhile, 1 when allowing to code amount one cell failure during data, the probability that block failure occurs, since the include 128 code of data in one block is as shown in equation (3).
【0100】 [0100]
【数3】 [Number 3]
【0101】 [0101]
つまり、ブロック不良が起こる確率を0.000072%まで下げることができる。 That is, it is possible to lower the probability that a block failure occurs up to 0.000072%. よって、不良ブロックが総ブロック数の1%以下となる確率は、(4)式のようになり、製造される半導体メモリをほぼ100%出荷することができるようになる。 Therefore, the probability of defective blocks becomes equal to or less than 1% of the total number of blocks, it is possible to ship (4) is as equation almost 100% of the semiconductor memory to be produced.
【0102】 [0102]
【数4】 [Number 4]
【0103】 [0103]
以上のことから、本発明によれば、半導体メモリの歩留まりを格段に向上できることが分かる。 From the above, according to the present invention, it can be seen that significantly improved the yield of the semiconductor memory.
【0104】 [0104]
次に、100万回の書き込み/消去を行った場合の不良ブロックの発生確率について評価する。 Then, to evaluate the probability of occurrence of a bad block in the case of performing one million write / erase.
【0105】 [0105]
半導体メモリに誤り訂正回路を設けない場合に、不良ブロックが発生する確率は、(5)式より約0.066%となる。 When the semiconductor memory without the error correction circuit, the probability of a defective block is generated is about 0.066% from (5).
【0106】 [0106]
【数5】 [Number 5]
【0107】 [0107]
これに対して、本発明を適用して、出荷後に2誤りまでの訂正を行う場合を考える。 In contrast, by applying the present invention, consider a case where the correction of up to two errors after shipment.
【0108】 [0108]
1符号分のデータの中には、不良セルが1つまでは含まれている可能性がある。 In one code of data is likely to defective cell is contained in up to 1. しかし、全ての符号に1つの不良セルがすでに含まれていたとしても、不良ブロックが発生する確率は、(6)式より約0.00000018%である。 However, even a single defective cell all code was already included, the probability of a defective block is generated is about 0.00000018% from (6).
【0109】 [0109]
【数6】 [6]
【0110】 [0110]
従って、本発明を適用した半導体メモリでは、経年変化による不良ブロック発生確率を減らすことができ、信頼性を向上させることができる。 Therefore, in the semiconductor memory according to the present invention, can reduce the bad block probability due to aging, it is possible to improve the reliability.
【0111】 [0111]
以上説明した本発明の実施の形態では、n=2,m=1の場合を例として説明したが、m、nの値は、製造時の不良と経年変化による不良の現れ方に応じて変化させることが考えられる。 Changes in the embodiment of the present invention described above has described the case of n = 2, m = 1 as an example, m, the value of n is, depending on the manifestations of the failure due to defects and aging during manufacture it can be considered to.
【0112】 [0112]
例えば、製造時のセル不良が多く、経年変化によるセル不良が少ない場合には、n=2,m=2とすることにより、誤り訂正能力を生産性の向上に用いることができる。 For example, many cell during manufacturing defects, if a small cell failure due to aging, by the n = 2, m = 2, can be used to improve the productivity of the error correction capability. 逆に、製造時のセル不良が少なく、誤り訂正を行わなくても歩留まりが十分高い場合には、n=2,m=0とすることにより誤り訂正能力を経年変化に対する信頼性の向上に用いることができる。 Conversely, cell failure is small at the time of manufacture, when the yield even without error correction is sufficiently high, is used to improve the reliability of aging the error correction capability by the n = 2, m = 0 be able to.
【0113】 [0113]
なお、n,mの値は、上記の値に限られるものではなく、n≧2,m≦nを満たす任意のn,mとすることができる。 Incidentally, n, the value of m is not limited to the above values, any n satisfying n ≧ 2, m ≦ n, can be m.
【0114】 [0114]
また、本発明に用いる誤り訂正符号は、短縮化BCH符号に限られるものではなく、種々の誤り訂正符号を用いることができる。 The error correcting code used in the present invention is not limited to the shortened BCH code, it is possible to use various error correction codes.
【0115】 [0115]
さらに、符号化器と誤り訂正器とを半導体メモリのパッケージに内蔵する構成を例示したが、例えば符号化器を必要に応じて半導体メモリの外部に置くなどの種々の変形も考えられる。 Furthermore, although exemplified the configuration that incorporates a coder and an error corrector to package semiconductor memory, for example, various modifications, such as putting the outside of the semiconductor memory in response encoder the required also conceivable.
【0116】 [0116]
さらに、上記の例では、本発明に係る記憶装置の例としてフラッシュメモリを想定して説明したが、本発明に係る記憶装置の適用はフラッシュメモリに限られるものではなく、他の半導体メモリなど種々の記憶装置に適用可能なものである。 In addition, various in the above example has been described assuming a flash memory as an example of a memory device according to the present invention, application of a storage device according to the present invention is not limited to flash memory, other semiconductor memory those applicable to the storage device.
【0117】 [0117]
なお、誤り訂正符号により多くの誤りを訂正できるためには、一般に、冗長なデータである検査データを多く持つ必要があるため、上記のような誤り訂正を半導体メモリに適用する場合には、多くのメモリセルを使うことになると共に、誤り訂正回路の規模も大きくなるという問題がある。 In order to be correct more errors by the error correction code is generally due to the need to have a lot of test data which is redundant data, when applying an error correction as described above in the semiconductor memory is often together be using the memory cell, there is a problem that larger scale of the error correcting circuit. しかも、短縮化BCH符号や短縮化RS符号などの2訂正可能な誤り訂正符号を用いて誤り訂正を行う回路は、一般に、ハミング符号を用いる誤り訂正回路よりも規模が大きくなる。 Moreover, the circuit for performing error correction using two correctable error correcting code such as a shortened BCH code or shortened RS code is generally size is larger than the error correction circuit using the Hamming code.
【0118】 [0118]
しかし、近年の回路技術の進歩により、1万ゲート程度の回路であれば、半導体メモリ内に搭載することは十分可能であり、以上説明したような誤り訂正符号の程度であれば、回路規模については実際上の問題はない。 However, recent advances in circuit technology, if a circuit of approximately 10,000 gates, be mounted in the semiconductor memory is fully possible, as long as the error correction code as described above, the circuit scale not a practical problem.
【0119】 [0119]
【発明の効果】 【Effect of the invention】
本発明によれば、記憶部から読み出される、所定のデータ単位中のn(n≧2)までの誤りを訂正可能な誤り訂正符号を用いて符号化された符号データに対して、上記の符号データのデータ単位中の誤り数がm(m≦n)以下である場合には誤り訂正を行い、上記の符合データのデータ単位中の誤り数が上記のmを越える場合には、その符合データが読み出された上記記憶部の記憶領域を所定のブロック単位で使用禁止とするようにしたため、製造時の不良に起因するエラーと経年変化による不良に起因するエラーのいずれも訂正できる誤り訂正能力を備えた信頼性の高い記憶装置、および生産時の歩留まりを改善して生産性を向上できる記憶装置の検査方法を提供できる。 According to the present invention, are read from the storage unit, with respect to encoded code data with correctable error correction code errors up to n (n ≧ 2) in a given data unit, said code It performs error correction when the error count in data unit of the data is less than or equal to m (m ≦ n), if the number of errors in the data unit of the sign data of the exceeding of the above m is the sign data since has a storage area of ​​the storage unit read as the disabled with a predetermined block unit, the error correction capability none of the errors caused by defects due to errors and aging caused poor during production can be corrected inspection method for reliable storage, and to improve the yield in production and productivity can be improved memory device having a can provide.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明に係るフラッシュメモリの構成例を示すブロック図である。 Is a block diagram showing a configuration example of a flash memory according to the present invention; FIG.
【図2】短縮化BCH符号により符号化されるデータの一例を示している。 Figure 2 shows an example of data encoded by shortening BCH code.
【図3】図1のフラッシュメモリに組み込まれる誤り訂正器の構成例を示す図である。 3 is a diagram showing a configuration example of the error corrector incorporated in the flash memory of FIG.
【図4】本発明に係るフラッシュメモリの別の構成例を示すブロック図である。 Is a block diagram showing another configuration example of a flash memory according to the present invention; FIG.
【図5】図4のフラッシュメモリに組み込まれる誤り訂正器の構成例を示す図である。 5 is a diagram showing a configuration example of the error corrector incorporated in the flash memory of FIG.
【図6】本発明に係る記憶装置の検査方法における基本的な手順を示すフローチャートである。 Is a flow chart illustrating the basic procedure in the inspection method of a storage device according to the present invention; FIG.
【図7】不良ブロックの判別方法の手順の一例を示すフローチャートである。 7 is a flowchart illustrating an example of a procedure of the determination method of the bad block.
【図8】本発明を適用した半導体メモリの構成を模式的に示す図である。 The applied semiconductor memory configuration to the present invention; FIG is a diagram schematically showing.
【図9】半導体メモリのセルアレイの構成について説明するための図である。 9 is a diagram illustrating a configuration of a cell array of a semiconductor memory.
【図10】半導体メモリの検査方法における従来の手順の一例を示すフローチャートである。 10 is a flowchart showing an example of a conventional procedure in a method of inspecting a semiconductor memory.
【図11】短縮化ハミング符号について説明するための図である。 11 is a diagram for explaining shortened Hamming code for.
【図12】誤り訂正回路を備えた従来のフラッシュメモリの構成例を示すブロック図である。 12 is a block diagram showing a configuration example of a conventional flash memory having an error correction circuit.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 符号化器、 3 セルアレイ、 5 誤り訂正器、 10 記憶装置、 s1 入力データ、 s2 書込みデータ、 s3 読出データ、 s4 誤り数信号、 s5 出力データ 1 encoder, 3 cell array 5 error corrector, 10 storage device, s1 input data, s2 write data, s3 read data, s4 error number signal, s5 output data

Claims (8)

  1. 複数の記憶素子からなる記憶部と、 A storage unit comprising a plurality of storage elements,
    上記記憶部から読み出される、所定のデータ単位中のn(n≧2)までの誤りを訂正可能な誤り訂正符号を用いて符号化された符号データ中の誤りを訂正する誤り訂正部と Read out from the storage unit, and an error correction unit for correcting errors in the encoded code data by using a correctable error correction code errors up to n in a given data unit (n ≧ 2),
    を一のパッケージ内に備え、 The provided in one of the packages,
    上記符号データのデータ単位中の誤り数がm(m≦n)以下である場合には、その誤りが訂正され、上記符号データのデータ単位中の誤り数が上記mを越える場合には、その符号データが記憶されていた上記記憶部の記憶領域が所定のブロック単位で不良領域とされ If the number of errors in the data unit of the encoded data is less than or equal to m (m ≦ n), the error is corrected, when the number of errors in the data unit of the encoded data exceeds the m, the storage area of the storage section code data has been stored is defective area in a predetermined block unit,
    少なくとも製造時のセル不良率に基づいて、上記n及びmを、n=2、m=2の組、n=2、m=1の組、n=2、m=0の組のいずれかに選択設定することを特徴とする記憶装置。 Based on at least during production of the cell failure rate, the n and m, n = 2, m = 2 sets, n = 2, m = 1 set, n = 2, to any set of m = 0 storage devices and selects setting.
  2. 上記誤り訂正部は、上記符号データの各データ単位中の誤り数を検出して出力することを特徴とする請求項1記載の記憶装置。 The error correcting unit, memory device according to claim 1, wherein the detecting and outputting the number of errors in each data unit of the encoded data.
  3. 上記誤り訂正部は、外部制御信号により上記誤り訂正を行わないように制御されることを特徴とする請求項1記載の記憶装置。 The error correcting unit, a storage device according to claim 1, characterized in that it is controlled so as not to perform the error correction by an external control signal.
  4. 上記誤り訂正部は、上記データ単位中の2以上の誤りを訂正可能な誤り訂正符号を用い、上記符号データのデータ単位中の誤り数が1である場合には、その誤りが訂正され、上記符号データのデータ単位中の誤り数が2以上である場合にはその誤りを含む符号データが記憶されていた上記記憶部の記憶領域を上記データ単位で不良領域とされていることを特徴とする請求項1記載の記憶装置。 The error correction section, two or more error using a correctable error correcting code in the data unit, if the number of errors in the data unit of the encoded data is 1, the error is corrected, the If the number of errors in the data unit of the encoded data is 2 or more, characterized in that the code data including the error has a storage area of ​​the storage unit which has been stored is defective area by the data units memory device according to claim 1, wherein.
  5. 上記誤り訂正符号は、BCH符号または短縮化BCH符号であることを特徴とする請求項4記載の記憶装置。 The error correction code, memory device according to claim 4, wherein it is a BCH code or shortened BCH code.
  6. 複数の記憶素子からなる記憶部と、上記記憶部から読み出される、所定のデータ単位中のn(n≧2)までの誤りを訂正可能な誤り訂正符号を用いて符号化された符号データ中の誤りを訂正する誤り訂正部とを一のパッケージ内に備えてなる記憶装置の検査方法であって、 A storage unit including a plurality of memory elements are read out from the storage unit, in a given data unit n (n ≧ 2) until in the encoded code data by using a correctable error correction code errors an inspection method of a storage device including an error correction unit for correcting an error in one package,
    上記符号データ中の誤り数を検出する誤り数検出工程と、 An error number detection step of detecting a number of errors in the code data,
    上記符号データのデータ単位中の誤り数がm(m≦n)以下である場合には、その誤りが訂正され、上記符号データのデータ単位中の誤り数が上記mを越える場合には、その符号データが記憶されていた上記記憶部の記憶領域を上記所定のブロック単位で不良領域とする不良領域指定工程と If the number of errors in the data unit of the encoded data is less than or equal to m (m ≦ n), the error is corrected, when the number of errors in the data unit of the encoded data exceeds the m, the a storage area of the storage section code data has been stored and the defective area designation step of defective areas in the predetermined block unit,
    少なくとも製造時のセル不良率に基づいて、上記n及びmを、n=2、m=2の組、n=2、m=1の組、n=2、m=0の組のいずれかに選択設定する訂正数選択工程と Based on at least during production of the cell failure rate, the n and m, n = 2, m = 2 sets, n = 2, m = 1 set, n = 2, to any set of m = 0 a correction number selection step of selecting and setting,
    を有することを特徴とする記憶装置の検査方法。 Inspection method of a storage device characterized by having a.
  7. 上記誤り訂正符号は、上記データ単位中の2以上の誤りを訂正できる誤り訂正符号であり、上記符号データのデータ単位中の誤り数が1である場合にはその誤りを訂正し、上記符号データのデータ単位中の誤り数が2以上である場合にはその誤りを含む符号データが記憶されていた記憶領域を上記データ単位で不良領域とすることを特徴とする請求項6記載の記憶装置の検査方法。 The error correction code is an error correction code capable of correcting two or more errors in the data unit, if the number of errors in the data unit of the encoded data is 1 to correct the error, the code data If the number of errors in the data units is 2 or more storage devices of a storage area code data has been stored according to claim 6, characterized in that a defective area in the data unit containing the error of Inspection method.
  8. 上記誤り訂正符号は、BCH符号または短縮化BCH符号であることを特徴とする請求項7記載の記憶装置の検査方法。 The error correction code, the inspection method of a storage device according to claim 7, characterized in that the BCH code or shortened BCH code.
JP23151997A 1997-08-27 1997-08-27 Inspection method of a storage device and a storage device Expired - Fee Related JP3843549B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23151997A JP3843549B2 (en) 1997-08-27 1997-08-27 Inspection method of a storage device and a storage device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23151997A JP3843549B2 (en) 1997-08-27 1997-08-27 Inspection method of a storage device and a storage device
US09/140,005 US6360346B1 (en) 1997-08-27 1998-08-26 Storage unit, method of checking storage unit, reading and writing method

Publications (2)

Publication Number Publication Date
JPH1173796A JPH1173796A (en) 1999-03-16
JP3843549B2 true JP3843549B2 (en) 2006-11-08

Family

ID=16924764

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23151997A Expired - Fee Related JP3843549B2 (en) 1997-08-27 1997-08-27 Inspection method of a storage device and a storage device

Country Status (1)

Country Link
JP (1) JP3843549B2 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002202350A (en) * 2000-12-28 2002-07-19 Advantest Corp Semiconductor tester
KR101174936B1 (en) * 2004-10-14 2012-08-17 주식회사 아도반테스토 Testing device and testing method for testing object memory storing data raw with error correcting codes added
JP5105351B2 (en) * 2007-04-10 2012-12-26 株式会社メガチップス Nonvolatile semiconductor memory device
JP5106151B2 (en) * 2008-01-28 2012-12-26 株式会社東芝 Multilayer stack nand memory and a semiconductor device
JP4672743B2 (en) 2008-03-01 2011-04-20 株式会社東芝 Error correction device and an error correction method
JP5121947B2 (en) * 2011-01-14 2013-01-16 株式会社東芝 Error correction device and an error correction method

Also Published As

Publication number Publication date
JPH1173796A (en) 1999-03-16

Similar Documents

Publication Publication Date Title
JP3999822B2 (en) Storage system
US7805663B2 (en) Methods of adapting operation of nonvolatile memory
US6233717B1 (en) Multi-bit memory device having error check and correction circuit and method for checking and correcting data errors therein
US7149949B2 (en) Method for error correction decoding in a magnetoresistive solid-state storage device
KR100370239B1 (en) Memory device for applying to high speed block pipelined reed-solomon decoder and method of memory access and reed-solomon decoder having the memory device
JP4538034B2 (en) Semiconductor memory device, and control method thereof
US7904783B2 (en) Soft-input soft-output decoder for nonvolatile memory
EP0497110B1 (en) Error detecting method and apparatus for computer memory having multi-bit output memory circuits
EP0426657B1 (en) Method and apparatus for decoding error correction code
JP3328093B2 (en) Error correction device
US7360136B2 (en) Increasing the effectiveness of error correction codes and operating multi-level memory systems by using information about the quality of the stored data
US7210077B2 (en) System and method for configuring a solid-state storage device with error correction coding
JP4323707B2 (en) Defect management method of the flash memory
CN101256842B (en) Ecc controller for use in flash memory device and memory system including the same
US5226043A (en) Apparatus and method for data error detection and correction and address error detection in a memory system
US8078940B2 (en) Non-volatile semiconductor memory device
US20080092026A1 (en) Methods of Soft-Input Soft-Output Decoding for Nonvolatile Memory
US8046660B2 (en) System and method for correcting errors in non-volatile memory using product codes
US7581153B2 (en) Memory with embedded error correction codes
US7076723B2 (en) Error correction codes
CN101079322B (en) Multi-bit memory device and memory system
US20080282128A1 (en) Method of Error Correction Code on Solid State Disk to Gain Data Security and Higher Performance
JP3234130B2 (en) Error correction code decoding method and a circuit using this method
JP4988731B2 (en) Flash error correction
US5859858A (en) Method and apparatus for correcting a multilevel cell memory by using error locating codes

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060110

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060313

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060725

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060807

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100825

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110825

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120825

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130825

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees