JPH0754640B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH0754640B2 JPH0754640B2 JP59247359A JP24735984A JPH0754640B2 JP H0754640 B2 JPH0754640 B2 JP H0754640B2 JP 59247359 A JP59247359 A JP 59247359A JP 24735984 A JP24735984 A JP 24735984A JP H0754640 B2 JPH0754640 B2 JP H0754640B2
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- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- ecc
- circuit
- ecc circuit
- Prior art date
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はECC（Error Correcting Code）回路を内蔵した
半導体記憶装置に関する。
半導体記憶装置に関する。
近時、半導体メモリの大容量化にともない、メモリの欠
陥による歩留り低下が問題となってきた。この欠陥救済
策として、冗長回路を用いたものが使用されるようにな
ったが、これは不良のメモリセルを冗長回路のメモリセ
ルと切り換える方式であるため、この切り換えの操作に
時間、手間が必要であった。
陥による歩留り低下が問題となってきた。この欠陥救済
策として、冗長回路を用いたものが使用されるようにな
ったが、これは不良のメモリセルを冗長回路のメモリセ
ルと切り換える方式であるため、この切り換えの操作に
時間、手間が必要であった。
これに代わるものとして、大型計算機のECC方式を応用
したものが一部で使用されるようになった。これはメモ
リセルの他にパリティビットのメモリセルを設け、これ
により誤りを自動的に検出し訂正するものである。ECC
を用いたメモリでは、メモリセルの他にパリティビット
のメモリセル、及び誤り検出、訂正のための回路が必要
となるため、チップサイズが大きくなる（従来例では約
30％大きくなる）のが欠点である。
したものが一部で使用されるようになった。これはメモ
リセルの他にパリティビットのメモリセルを設け、これ
により誤りを自動的に検出し訂正するものである。ECC
を用いたメモリでは、メモリセルの他にパリティビット
のメモリセル、及び誤り検出、訂正のための回路が必要
となるため、チップサイズが大きくなる（従来例では約
30％大きくなる）のが欠点である。
一般にメモリは、製品化の初期段階では欠陥密度が高い
ため、ECCによる救済効果は大きいが、プロセス技術の
進歩にともない欠陥密度が低下すると、ECCによる救済
効果は低下し、ECC回路の占める面積が効いてしまうと
いうことが起こると考えられる。このようになるとECC
回路のないものの方が有利となる。従ってこれに対応す
るため、まず欠陥密度がどの程度であるか、またそのう
ちどのくらいがECCにより救済されているかを調査する
必要がある。しかしECC回路を内蔵したメモリでは、誤
り検出、訂正がチップ内で自動的に行なわれてしまうた
め、欠陥密度、不良救済率を調べるのは困難である。ま
たECC回路によっても救済できない不良を解析する際
に、ECC回路の自動訂正機能のために不良現象の一部が
マスクされ、解析が困難となることも考えられる。
ため、ECCによる救済効果は大きいが、プロセス技術の
進歩にともない欠陥密度が低下すると、ECCによる救済
効果は低下し、ECC回路の占める面積が効いてしまうと
いうことが起こると考えられる。このようになるとECC
回路のないものの方が有利となる。従ってこれに対応す
るため、まず欠陥密度がどの程度であるか、またそのう
ちどのくらいがECCにより救済されているかを調査する
必要がある。しかしECC回路を内蔵したメモリでは、誤
り検出、訂正がチップ内で自動的に行なわれてしまうた
め、欠陥密度、不良救済率を調べるのは困難である。ま
たECC回路によっても救済できない不良を解析する際
に、ECC回路の自動訂正機能のために不良現象の一部が
マスクされ、解析が困難となることも考えられる。
本発明は上記実情に鑑みてなされたもので、外部入力信
号によりECC回路を非動作状態とするための回路をそな
え、これによりECC回路非動作状態での歩留り、欠陥密
度を調査し、ECC回路の欠陥救済効果を容易に調査でき
る半導体記憶装置を提供しようとするものである。
号によりECC回路を非動作状態とするための回路をそな
え、これによりECC回路非動作状態での歩留り、欠陥密
度を調査し、ECC回路の欠陥救済効果を容易に調査でき
る半導体記憶装置を提供しようとするものである。
本発明は、ECC回路を内蔵した半導体記憶装置本体と、
外部入力信号により前記ECC回路を非動作状態とするた
めの回路とを具備したものである。
外部入力信号により前記ECC回路を非動作状態とするた
めの回路とを具備したものである。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の要部を示す回路図であり、１は外部入力
信号を入力するための入力端子（ボンディングパッ
ド）、２は外部入力信号の状態に応じてECC回路を非動
作状態とするための信号を発生するECC制御信号発生回
路、３は抵抗、４はECC制御信号発生回路２のゲート素
子を保護する入力保護回路、５はECC制御信号発生回路
２の出力を入力とするECC回路である。
図は同実施例の要部を示す回路図であり、１は外部入力
信号を入力するための入力端子（ボンディングパッ
ド）、２は外部入力信号の状態に応じてECC回路を非動
作状態とするための信号を発生するECC制御信号発生回
路、３は抵抗、４はECC制御信号発生回路２のゲート素
子を保護する入力保護回路、５はECC制御信号発生回路
２の出力を入力とするECC回路である。
しかして通常の動作状態では、入力端子１は外部入力ピ
ンと接続されておらず、ECC制御信号発生回路２の入力
Ａは抵抗３のために“L"（低）レベルとなっており、出
力Ｂは“L"レベルであり、この状態ではECC回路５は動
作している。
ンと接続されておらず、ECC制御信号発生回路２の入力
Ａは抵抗３のために“L"（低）レベルとなっており、出
力Ｂは“L"レベルであり、この状態ではECC回路５は動
作している。
ここでウエハソート（ウエハの良否検査）時に、入力端
子１に“H"（高）レベルの信号を与える。抵抗３を充分
大きな抵抗値に設定しておけば、ECC制御信号発生回路
２の入力Ａは“H"レベルとなり、出力Ｂは“H"レベルと
なってECC回路５が非動作状態となる。この状態でメモ
リの動作を行なえば、チップの実際の欠陥密度が調査で
きる。
子１に“H"（高）レベルの信号を与える。抵抗３を充分
大きな抵抗値に設定しておけば、ECC制御信号発生回路
２の入力Ａは“H"レベルとなり、出力Ｂは“H"レベルと
なってECC回路５が非動作状態となる。この状態でメモ
リの動作を行なえば、チップの実際の欠陥密度が調査で
きる。
また不良解析用に上記ウエハのチップをアセンブリし、
入力端子１と外部入力ピンとをボンディングワイヤで接
続すれば、外部入力信号を変化させることにより、ECC
の効果を容易に確認できるものである。
入力端子１と外部入力ピンとをボンディングワイヤで接
続すれば、外部入力信号を変化させることにより、ECC
の効果を容易に確認できるものである。
なお第１図では、入力Ａに抵抗３を接続したが、これは
トランジスタで形成してもよい。また抵抗３は入力Ａと
接地との間に接続したが、これは電源Vccとの間に接続
してもよい。ECC制御信号発生回路２は入力信号に応じ
て出力信号がかわるものであればどのようなものでもよ
く、例えば第２図の如く２段のインバータ11,12により
容易に構成できる。また上記の例では入力信号Ａと出力
信号Ｂが同相となるものを示したが、これは逆相であっ
てもよい。
トランジスタで形成してもよい。また抵抗３は入力Ａと
接地との間に接続したが、これは電源Vccとの間に接続
してもよい。ECC制御信号発生回路２は入力信号に応じ
て出力信号がかわるものであればどのようなものでもよ
く、例えば第２図の如く２段のインバータ11,12により
容易に構成できる。また上記の例では入力信号Ａと出力
信号Ｂが同相となるものを示したが、これは逆相であっ
てもよい。
本発明によれば、ECCを用いたメモリで実際の欠陥密度
が調査可能となり、またECCによる不良救済効果が容易
にわかる。これによりECC回路を用いた場合の得失が正
確に判断でき、プロセス技術の進歩によりメモリの欠陥
密度が充分に低くなった場合、ECC回路を削除してチッ
プサイズを小さくした製品に切り換えるという判断もで
きるものである。
が調査可能となり、またECCによる不良救済効果が容易
にわかる。これによりECC回路を用いた場合の得失が正
確に判断でき、プロセス技術の進歩によりメモリの欠陥
密度が充分に低くなった場合、ECC回路を削除してチッ
プサイズを小さくした製品に切り換えるという判断もで
きるものである。
第１図は本発明の一実施例の構成図、第２図は同構成の
一部詳細図である。 １……入力端子、２……ECC制御信号発生回路、３……
抵抗、５……ECC回路、11,12……インバータ。
一部詳細図である。 １……入力端子、２……ECC制御信号発生回路、３……
抵抗、５……ECC回路、11,12……インバータ。
Claims (3)
- 【請求項１】ECC（Error Correcting Code）回路を内蔵
した半導体記憶装置に、外部入力信号に基づいて前記EC
C回路の動作を制御し得る手段を設け、 ウエハソート時において、前記外部入力信号により前記
ECC回路を非動作状態にしながら前記半導体記憶装置を
動作させ、ECC回路非動作状態での前記半導体記憶装置
の欠陥密度を調査し、 前記半導体記憶装置の欠陥密度の値により、ECC回路を
内蔵した半導体記憶装置を続けて製造するか、ECC回路
を内蔵しない半導体記憶装置に切り換えて製造するかを
決定することを特徴とする半導体記憶装置の製造方法。 - 【請求項２】前記半導体記憶装置のアセンブリにおいて
前記外部入力信号を前記手段に与えるための外部入力ピ
ンを設けないことにより、前記アセンブリ後においては
前記ECC回路を動作状態にしておくことを特徴とする特
許請求の範囲第１項に記載の半導体記憶装置の製造方
法。 - 【請求項３】前記手段は、入力端子と電源の間に接続さ
れる抵抗と、前記ECC回路と前記抵抗の間に接続され、
前記ECC回路の制御信号を発生するECC制御信号発生回路
とを含むことを特徴とする特許請求の範囲第１項に記載
の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247359A JPH0754640B2 (ja) | 1984-11-22 | 1984-11-22 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247359A JPH0754640B2 (ja) | 1984-11-22 | 1984-11-22 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61126696A JPS61126696A (ja) | 1986-06-14 |
| JPH0754640B2 true JPH0754640B2 (ja) | 1995-06-07 |
Family
ID=17162244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247359A Expired - Lifetime JPH0754640B2 (ja) | 1984-11-22 | 1984-11-22 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754640B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134616A (en) * | 1990-02-13 | 1992-07-28 | International Business Machines Corporation | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622294A (en) * | 1979-07-31 | 1981-03-02 | Nippon Telegr & Teleph Corp <Ntt> | Memory circuit |
| JPS5690500A (en) * | 1979-12-25 | 1981-07-22 | Toshiba Corp | Semiconductor memory device |
| JPS59175094A (ja) * | 1983-03-22 | 1984-10-03 | Mitsubishi Electric Corp | 半導体メモリ |
-
1984
- 1984-11-22 JP JP59247359A patent/JPH0754640B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61126696A (ja) | 1986-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |