JPS61126697A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61126697A JPS61126697A JP59247360A JP24736084A JPS61126697A JP S61126697 A JPS61126697 A JP S61126697A JP 59247360 A JP59247360 A JP 59247360A JP 24736084 A JP24736084 A JP 24736084A JP S61126697 A JPS61126697 A JP S61126697A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- ecc
- memory
- transistor
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ
Ｃｏｄｅ）回路を内蔵した半導体記憶装置に関する。
Ｃｏｄｅ）回路を内蔵した半導体記憶装置に関する。
近時、半導体メモリの太古化にともない、メモリの欠陥
による歩留り低下が問題となってきた。この欠陥救済策
として、冗長回路を用いたものが使用されるようになっ
たが、これは不良メモリセルを冗長回路のメモリセルと
切り換える方式であるため、この切り換えの操作に時間
、手間が必要であった。
による歩留り低下が問題となってきた。この欠陥救済策
として、冗長回路を用いたものが使用されるようになっ
たが、これは不良メモリセルを冗長回路のメモリセルと
切り換える方式であるため、この切り換えの操作に時間
、手間が必要であった。
これに代わるものとして、大型計算機のＥＣＣ方式を応
用したものが一部で使用されるようになった。これはメ
モリセルの他にパリティビットのメモリセルな設け、こ
れにより誤シを自動的に検出し訂正するものである。と
ころがＥＣＣを用いたメモリでは、メモリセルの他にパ
リティビットのメモリセル、及び誤シ検出、訂正のため
の回路が必要となる。この丸め、（イ）チップサイズが
大きくなり、に）読み出しデータがＥＣＣ回路を経由す
るためアクセスタイムが遅くなるという欠点があった。
用したものが一部で使用されるようになった。これはメ
モリセルの他にパリティビットのメモリセルな設け、こ
れにより誤シを自動的に検出し訂正するものである。と
ころがＥＣＣを用いたメモリでは、メモリセルの他にパ
リティビットのメモリセル、及び誤シ検出、訂正のため
の回路が必要となる。この丸め、（イ）チップサイズが
大きくなり、に）読み出しデータがＥＣＣ回路を経由す
るためアクセスタイムが遅くなるという欠点があった。
特に上記（ロ）項のアクセスタイムが遅くなるという欠
点は、高速メモリでは重要な問題となる。例えばアクセ
スタイムが１００ｎｓ程度のメモリでＢＣＣ回路を用い
ると、アクセスタイムが約２０〜３０ｎｓ遅くなること
が考えられる。
点は、高速メモリでは重要な問題となる。例えばアクセ
スタイムが１００ｎｓ程度のメモリでＢＣＣ回路を用い
ると、アクセスタイムが約２０〜３０ｎｓ遅くなること
が考えられる。
一般にメモリは、製品化の初期段階では欠陥密度が高い
ため、 ＥＣＣによる救済効果は太きいが、プロセス技
術の進歩にともない欠陥密度が低下すると、 ＫＣＣに
よる欠陥救済効果は低下し、それにともなってＥＣＣに
よるアクセスタイムの遅れという欠点が目立つようにな
ると考えられる。また ＦｉＣＣ回路を内蔵したメモリ
では、誤）検出、訂正がチップ内で自動的に行なわれて
しまうため、ｈｌｃｃによるアクセスタイムの遅れがど
の程度なのかを外部から測定するのが困難であり、 ８
００回路を削除した場合の効果の見積りが正確にできな
い。
ため、 ＥＣＣによる救済効果は太きいが、プロセス技
術の進歩にともない欠陥密度が低下すると、 ＫＣＣに
よる欠陥救済効果は低下し、それにともなってＥＣＣに
よるアクセスタイムの遅れという欠点が目立つようにな
ると考えられる。また ＦｉＣＣ回路を内蔵したメモリ
では、誤）検出、訂正がチップ内で自動的に行なわれて
しまうため、ｈｌｃｃによるアクセスタイムの遅れがど
の程度なのかを外部から測定するのが困難であり、 ８
００回路を削除した場合の効果の見積りが正確にできな
い。
本発明は上記実情に鑑みてなされたもので、外部入力信
号により、メモリセルからの読み出しデータがＥＣＣ回
路を通過せずに読み出せるようにするための回路をそな
え、これによｆｉＥＣＣ回路を用いない場合のアクセス
タイムを測定可能とし、’ＥＣＣ回路を用いることによ
る得失を容易に判断できるようにすることを目的とする
。またＢＣＣ回路を用いない方が有利であると判断でき
れば、回路の一部変更により８００回路を経由しないよ
うな形に容易にかえられるようにすることを目的とする
ものである。
号により、メモリセルからの読み出しデータがＥＣＣ回
路を通過せずに読み出せるようにするための回路をそな
え、これによｆｉＥＣＣ回路を用いない場合のアクセス
タイムを測定可能とし、’ＥＣＣ回路を用いることによ
る得失を容易に判断できるようにすることを目的とする
。またＢＣＣ回路を用いない方が有利であると判断でき
れば、回路の一部変更により８００回路を経由しないよ
うな形に容易にかえられるようにすることを目的とする
ものである。
本発明は、 ＥＣＣ回路を内蔵した半導体記憶装置本体
を設け、外部入力により、前記本体のメモリセルからの
読み出しデータが前記ｇｃｃ回路を経由せずに読み出せ
るようにするための回路を設けたものである。
を設け、外部入力により、前記本体のメモリセルからの
読み出しデータが前記ｇｃｃ回路を経由せずに読み出せ
るようにするための回路を設けたものである。
以下図面を参照して本発明の一実権例を説明する。第１
図は同実権例の要部を示す回路図であシ、１は外部入力
信号を入力するための入力端子（ポンディングパッド）
、２は外部入力信号の状態に応じてＥＣＣ回路３の切り
換え回路４を制御するＥＣＣ制御信号発生回路、５は抵
抗、６はＥＣＣ制御信号発生回路２のゲート素子を保護
する入力保護回路である。切り換え回路４は、メモリセ
ルからの読み出しデータを８００回路３を経由して出力
させるＭＯＳ ）ランジスタフと、上記読み出しデー
タをＥＣＣ回路３をバイパスして在方させるＭＯＳ
）ランジスタ８と、 ＥＣＣ制御信号発生回路２の出力
を反転してトランジスタ７のゲートを制御するインバー
タ９とよりなる。上記ＢＣＣ制御信号発生回路２は、例
えば第２図の如くインバータ１１゜１２の２段構成とな
っている。
図は同実権例の要部を示す回路図であシ、１は外部入力
信号を入力するための入力端子（ポンディングパッド）
、２は外部入力信号の状態に応じてＥＣＣ回路３の切り
換え回路４を制御するＥＣＣ制御信号発生回路、５は抵
抗、６はＥＣＣ制御信号発生回路２のゲート素子を保護
する入力保護回路である。切り換え回路４は、メモリセ
ルからの読み出しデータを８００回路３を経由して出力
させるＭＯＳ ）ランジスタフと、上記読み出しデー
タをＥＣＣ回路３をバイパスして在方させるＭＯＳ
）ランジスタ８と、 ＥＣＣ制御信号発生回路２の出力
を反転してトランジスタ７のゲートを制御するインバー
タ９とよりなる。上記ＢＣＣ制御信号発生回路２は、例
えば第２図の如くインバータ１１゜１２の２段構成とな
っている。
しかして通常の動作状態では、入力端子１は外部入力ビ
ンと接続されておらず、 ＥＣＣ制御信号発生回路２の
入力人は抵抗５のために１Ｌ′（低）レベルとなってお
り、出力Ｂは１Ｌ′、インバータ９の出力Ｃは１Ｈ′（
高）レベルであり、従ってトランジスタ８はオフ、トラ
ンジスタ７はオンである。この状態では、読み出しデー
タはＥＣＣ回路３、トランジスタ７を経由して出力され
る。
ンと接続されておらず、 ＥＣＣ制御信号発生回路２の
入力人は抵抗５のために１Ｌ′（低）レベルとなってお
り、出力Ｂは１Ｌ′、インバータ９の出力Ｃは１Ｈ′（
高）レベルであり、従ってトランジスタ８はオフ、トラ
ンジスタ７はオンである。この状態では、読み出しデー
タはＥＣＣ回路３、トランジスタ７を経由して出力され
る。
ここでウェハソート時に、入力端子１に＃Ｈ＃レベルの
信号を与える。抵抗５を充分大きな値に設定しておけば
、Ａ点は＃Ｈルベルとなり、８点はｍＨｚレベル、０点
はｌＬルベルとなる。
信号を与える。抵抗５を充分大きな値に設定しておけば
、Ａ点は＃Ｈルベルとなり、８点はｍＨｚレベル、０点
はｌＬルベルとなる。
従ってトランジスタ８がオン、トランジスタ７がオフ状
態と■、読み出しデータはＥＣＣ回路３を経由せずに、
トランジスタ８を経由して出力される。この状態でアク
セスタイムを測定すれば、 ＥＣＣ回路３を削除した場
合のアクセスタイムの改善度が確認できる。
態と■、読み出しデータはＥＣＣ回路３を経由せずに、
トランジスタ８を経由して出力される。この状態でアク
セスタイムを測定すれば、 ＥＣＣ回路３を削除した場
合のアクセスタイムの改善度が確認できる。
また前述したように、プロセス技術の進歩により欠陥密
度が低下すると、 ＥＣＣ回路３による欠陥救済効果は
低下し、読み出しデータを、ＥＣＣ回路３を経由せずに
出力した方が、高速化という点で有利であるということ
も起こり得る。この場合Ａ点を、抵抗５を介して電源Ｖ
ｃｃと接続してやればよく、これは簡単なマスク修正に
より実現でき、例えばアルミニウムマスク１枚の変更に
より実現できるものである。
度が低下すると、 ＥＣＣ回路３による欠陥救済効果は
低下し、読み出しデータを、ＥＣＣ回路３を経由せずに
出力した方が、高速化という点で有利であるということ
も起こり得る。この場合Ａ点を、抵抗５を介して電源Ｖ
ｃｃと接続してやればよく、これは簡単なマスク修正に
より実現でき、例えばアルミニウムマスク１枚の変更に
より実現できるものである。
なお本発明は上記実施例に限られず、種々の応用が可能
である。例えば第１図の例では入力人に抵抗５を接続し
たが、これはトランジスタで形成してもよい。また抵抗
５は入力Ａと接地との間に接続したが、これは電源Ｖｃ
ｃとの間に接続してもよｈｏこの場合ＨＣＣ制劇信号発
生回路２は入力信号と出力信号が逆相となるようにする
必要がある。また切り換え回路４はＭＯ８トランジスタ
で構成しであるが、スイッチ機能をもつものであればど
のようなものでもよい。
である。例えば第１図の例では入力人に抵抗５を接続し
たが、これはトランジスタで形成してもよい。また抵抗
５は入力Ａと接地との間に接続したが、これは電源Ｖｃ
ｃとの間に接続してもよｈｏこの場合ＨＣＣ制劇信号発
生回路２は入力信号と出力信号が逆相となるようにする
必要がある。また切り換え回路４はＭＯ８トランジスタ
で構成しであるが、スイッチ機能をもつものであればど
のようなものでもよい。
以上説明した如く本発明によれば、 ＥＣＣ回路を用い
たメモリで、ＢＣＣ回路を削除した場合のアクセスタイ
ムの改善効果が容易にわかる。
たメモリで、ＢＣＣ回路を削除した場合のアクセスタイ
ムの改善効果が容易にわかる。
またプロセス技術の進歩によりＢＣＣ回路の欠陥救済効
果が低下した場合、簡単なマスク修正によｐＥＣＣ回路
を経由しない高速読み出し、が可能となるものである。
果が低下した場合、簡単なマスク修正によｐＥＣＣ回路
を経由しない高速読み出し、が可能となるものである。
第１因は本発明の一実施例の（２）略図、第２図は同回
路の一部詳細図である。 １・・・入力端子、２・・・］１３ＣＣ制佃信号発生回
久３・・・ＥＣＣ回路、４・・・切り換え回路、５・・
・抵抗、７．８・・％Ｍ０８）ランジスタ、９，１１．
１２・・・インバータ、
路の一部詳細図である。 １・・・入力端子、２・・・］１３ＣＣ制佃信号発生回
久３・・・ＥＣＣ回路、４・・・切り換え回路、５・・
・抵抗、７．８・・％Ｍ０８）ランジスタ、９，１１．
１２・・・インバータ、
Claims (1)
- ＥＣＣ（ＥｒｒｏｒＣｏｒｒｅｃｔｉｎｇＣｏｄｅ）
回路を内蔵した半導体記憶装置本体と、外部入力信号に
より、前記本体のメモリセルからの読み出しデータが前
記ＥＣＣ回路を経由せずに読み出せるようにするための
回路とを具備したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247360A JPS61126697A (ja) | 1984-11-22 | 1984-11-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247360A JPS61126697A (ja) | 1984-11-22 | 1984-11-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61126697A true JPS61126697A (ja) | 1986-06-14 |
Family
ID=17162259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247360A Pending JPS61126697A (ja) | 1984-11-22 | 1984-11-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0689595A (ja) * | 1990-02-13 | 1994-03-29 | Internatl Business Mach Corp <Ibm> | オンチップｅｃｃと最適化したビット及びワードの冗長構成とを備えたダイナミック・ランダム・アクセス・メモリ |
-
1984
- 1984-11-22 JP JP59247360A patent/JPS61126697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0689595A (ja) * | 1990-02-13 | 1994-03-29 | Internatl Business Mach Corp <Ibm> | オンチップｅｃｃと最適化したビット及びワードの冗長構成とを備えたダイナミック・ランダム・アクセス・メモリ |
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