RU2134916C1 - Полупроводниковое запоминающее устройство - Google Patents
Полупроводниковое запоминающее устройство Download PDFInfo
- Publication number
- RU2134916C1 RU2134916C1 RU93046416A RU93046416A RU2134916C1 RU 2134916 C1 RU2134916 C1 RU 2134916C1 RU 93046416 A RU93046416 A RU 93046416A RU 93046416 A RU93046416 A RU 93046416A RU 2134916 C1 RU2134916 C1 RU 2134916C1
- Authority
- RU
- Russia
- Prior art keywords
- memory
- output
- error detection
- semiconductor memory
- memory device
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
Изобретение относится к полупроводниковому запоминающему устройству, содержащему схему обнаружения и исправления множественных ошибок. Технический результат изобретения заключается в сокращении потребления энергии в процессе доступа к данным в нормальном режиме. Запоминающее устройство состоит из области памяти, разделенной на множество подобластей памяти. Каждая из подобластей имеет как обычные ячейки памяти, так и ячейки для хранения битов четности. Устройство также включает совокупность групп усилителей считывания. Каждая группа усилителей соединена с соответствующей подобластью памяти. В состав устройства входит совокупность схем обнаружения и корректировки ошибок, каждая из которых служит для исправления синдромных битов в составе данных памяти, а также выходные дешифраторы. Каждый из дешифраторов соединен с выходом соответствующей схемы обнаружения и корректировки ошибок. Когда полупроводниковое запоминающее устройство функционирует в нормальном режиме, активизируется только одна из подобластей памяти. Когда устройство функционирует в постраничном режиме, активизируются сразу все подобласти памяти. 1 з.п.ф-лы, 6 ил.
Description
Настоящее изобретение относится к полупроводниковому запоминающему устройству, содержащему схему обнаружения и корректировки ошибок (ECC). В более узком смысле, это изобретение относится к схеме обнаружения и корректировки множественных ошибок (ECC), вмонтированной в полупроводниковое запоминающее устройство, имеющее некоторое множество подобластей памяти.
В связи с тем, что удельная емкости (плотность монтажа) полупроводниковых запоминающих устройств постоянно увеличивается, серьезным фактором, в значительной степени влияющим на эффективность и надежность полупроводниковых запоминающих устройств, становятся сбойные или синдромные биты, образовавшиеся на стадии изготовления или в результате воздействия на кристалл памяти пиковых напряжений. В настоящее время включение схемы ECC является общей тенденцией, особенно, для таких запоминающих устройств, как программируемые постоянные запоминающие устройства с электрическим стиранием (EEPROM - electrically erasable and programmable read only memory) или запоминающие устройства для хранения масок, которые, будучи энергонезависимыми запоминающими устройствами, требуют высокой надежности. Хотя применение схемы ECC создает дополнительные проблемы, такие как увеличение размеров микросхемы ввиду необходимости размещения ячеек для хранения битов четности, а также снижение быстродействия, тем не менее, повышенный в результате уровень надежности и эффективности достаточно велик, чтобы компенсировать эти неудобства. В частности, в высоко интегрированном ПЗУ применение резервирования затруднено, поэтому для повышения эффективности и надежности такого устройства целесообразно использование схемы ECC. Принцип действия схемы ECC заключается в следующем. В процессе операции ввода на основании входных данных формируются биты четности, которые затем хранятся вместе с информационными битами. В процессе операции вывода информационные биты и сформированные на основании входных данных биты четности сравниваются между собой для обнаружения и корректировки ошибок. Таким образом, биты четности содержат информацию, полученную на основании входных данных. Например, число требуемых битов четности на основании определенного числа информационных битов определяется в соответствии с кодом Хемминга, получаемым из следующего неравенства:
2k ≥ m + k + 1,
где m обозначает число информационных битов, а k число битов четности. Следовательно, согласно этому неравенству, когда число информационных битов равно восьми, число битов четности будет равно четырем. Аналогичным образом, для шестнадцати информационных битов получим пять битов четности.
2k ≥ m + k + 1,
где m обозначает число информационных битов, а k число битов четности. Следовательно, согласно этому неравенству, когда число информационных битов равно восьми, число битов четности будет равно четырем. Аналогичным образом, для шестнадцати информационных битов получим пять битов четности.
В связи с этим, на фиг. 1 представлена блок-схема известного полупроводникового запоминающего устройства, имеющего схему ECC на 128 бит, а число битов четности равно восьми. Полупроводниковое запоминающее устройство, представленное на фиг. 1, включает в себя область памяти 10A, группу усилителей считывания 20A, следующих для считывания данных из области памяти 10A, схему защелки 30A для запирания выходного сигнала группы усилителей 20A, схему ECC 40A для восстановления синдромного бита, выходной дешифратор для последовательного доступа к 128 битам блоками по 16 бит посредством сигналов предварительной дешифрации SAD0-SAD7, генерируемых предварительным дешифратором 80A, выходной буфер данных 60A для выдачи выходных данных на выходную шину 70A блоками по 16 бит. В процессе доступа к данным полупроводникового запоминающего устройства, представленного на фиг. 1, 128 битов данных, пройдя группу усилителей считывания 20A, схему защелки 30A и схему ECC 40A, поступают на выход последовательными блоками по 16 бит таким образом, что доступ к данным может быть осуществлен с высокой скоростью. Такой быстрый способ доступа к памяти называется "постраничным режимом", где блок данных состоит из 16 битов. Однако, ввиду того, что группа усилителей считывания 20A, схема защелки 30A и схема ECC 40A активизируются одновременно как в нормальном, так и в постраничном режимах, то потребление энергии в обоих режимах одинаково. В целях эффективного потребления энергии необходимо проводить четкую границу между постраничным и нормальным режимами. Однако, в случае представленной на фиг. 1 обычной архитектуры разграничение между нормальным и постраничным режимами неосуществимо.
Краткое описание изобретения
Целью настоящего изобретения является создание полупроводникового запоминающего устройства со встроенной схемой ECC, сокращающего потребление энергии в процессе операции доступа к данным в нормальном режиме.
Целью настоящего изобретения является создание полупроводникового запоминающего устройства со встроенной схемой ECC, сокращающего потребление энергии в процессе операции доступа к данным в нормальном режиме.
Другой целью настоящего изобретения является создание полупроводникового запоминающего устройства со встроенной схемой ECC, обладающего простым способом разграничения между нормальным и постраничным режимами.
Таким образом, в соответствии с настоящим изобретением полупроводниковое запоминающее устройство включает в себя область памяти, разделенную на некоторое множество подобластей памяти, каждая из которых имеет как обычные ячейки памяти, так и ячейки для хранения битов четности,
совокупность групп усилителей считывания, каждая из которых соединена с соответствующей подобластью памяти из указанного множества подобластей для осуществления операции считывания данных из подобластей памяти,
совокупность схем обнаружения и корректировки ошибок, каждая из которых соединена с соответствующей группой усилителей считывания для исправления синдромных битов в соответствующей подобласти памяти,
выходные дешифраторы, каждый из которых соединен с выходом соответствующей схемы обнаружения и корректировки ошибок.
совокупность групп усилителей считывания, каждая из которых соединена с соответствующей подобластью памяти из указанного множества подобластей для осуществления операции считывания данных из подобластей памяти,
совокупность схем обнаружения и корректировки ошибок, каждая из которых соединена с соответствующей группой усилителей считывания для исправления синдромных битов в соответствующей подобласти памяти,
выходные дешифраторы, каждый из которых соединен с выходом соответствующей схемы обнаружения и корректировки ошибок.
Таким образом, в том случае, если полупроводниковое запоминающее устройство будет функционировать в нормальном режиме, то будет задействована только одна подобласть памяти, а если полупроводниковое запоминающее устройство будет функционировать в постраничном режиме, то будут задействованы сразу же подобласти памяти.
Преимущество настоящего изобретения заключается в том, что в полупроводниковом запоминающем устройстве, имеющем функцию ECC, потребление энергии в нормальном режиме доступа к данным ниже по сравнению с постраничным режимом.
Еще одним преимуществом настоящего изобретения является то, что переход между нормальным и постраничным режимами доступа к данным может осуществляться посредством изменения металлического слоя, который формируется в верхней части полупроводникового запоминающего устройства.
Краткое описание рисунков.
Преимущества и цели настоящего изобретения станут более очевидными в процессе подробного описания предпочтительного варианта, которое иллюстрируется прилагаемыми рисунками.
На фиг. 1 представлена блок-схема полупроводникового запоминающего устройства, использующего известную схему ECC на 128 бит.
На фиг. 2 представлена блок-схема полупроводникового запоминающего устройства, использующего схему обнаружения и корректировки множественных ошибок (multy-ECC), причем полупроводниковое запоминающее устройство находится в нормальном режиме доступа к данным в соответствии с настоящим изобретением.
На фиг. 3A представлена схема первого дешифратора, представленного на фиг. 2.
На фиг. 3B представлена схема устройства определения адреса перехода, представленного на фиг. 2.
На фиг. 3C представлена схема второго дешифратора, представленного на фиг. 2.
На фиг. 4 представлена функциональная блок-схема полупроводникового запоминающего устройства, использующего схему multy-ECC, причем полупроводниковое запоминающее устройство находится в постраничном режиме доступа к данным в соответствии с настоящим изобретением.
Подробное описание предпочтительного варианта.
На фиг. 2 представлена архитектура полупроводникового запоминающего устройства, содержащего схему multy-ECC в соответствии с настоящим изобретением, когда полупроводниковое запоминающее устройство функционирует в нормальном режиме доступа к данным (здесь и далее для кратности будет называться "нормальный режим"). Область памяти разбивается на четыре подобласти памяти 100A, 100B, 100C, 100D, каждая из которых содержит обычные ячейки памяти и ячейки для хранения битов четности. Внешние схемы, соответствующие подобластям памяти, делятся на четыре части, состоящие из четырех групп усилителей считывания 110A, 110B, 110C, 110D, каждая из которых содержит усилители информационного сигнала и усилители сигнала четности, причем четыре группы усилителей соединены с четырьмя подобластями памяти 100A, 100B, 100C, 100D, соответственно,
четырех схем защелки 120A, 120B, 120C, 120D для запирания выходных сигналов, поступающих от групп усилителей считывания 110A, 110B, 110C, 110D соответственно,
четырех схем ECC 130A, 130B, 130C, 130D (все вместе могут также называться "схема multy-ECC"), соединенных соответственно через четыре схемы защелки 120A, 120B, 120C, 120D с четырьмя группами усилителей считывания 110A, 110B, 110C, 110D для исправления синдромных битов,
выходных дешифраторов 140A, 140B, 140C, 140D, соединенных соответственно со схемами ECC 130A, 130B, 130C, 130D,
выходного буфера 160 для приема выходных сигналов от дешифраторов 140A, 140B, 140C, 140D, и
выходной шины 170. Кроме того имеется схема 150 выбора блока памяти, получающая в нормальном режиме адресные сигналы Ai, Aj (в постраничном режиме на вход схемы выбора блока подается напряжение питания VCC) и генерирующая сигналы В0-В3 выбора блока памяти, использующиеся для выбора одной из подобластей памяти 100A, 100B, 100C, 100D. Имеется также схема 150A выбора группы усилителей считывания, получающая сигналы В0-В3 выбора блока памяти от схемы 150 выбора блока памяти и генерирующая сигналы ФSA0-ФSA3 для выбора одной из групп усилителей считывания 110A, 110B, 110C, 110D. Кроме того, имеется предварительный дешифратор 140, получающий адресные сигналы Ai, Aj, Ak и генерирующий сигналы предварительной дешифрации SAD0-SAD7, которые поступают на выходные дешифраторы 140A, 140B, 140C, 140D, посредством чего 32-битовые выходные сигналы соответствующих схем ECC 130A, 130B, 130C, 130D делятся в каждом дешифраторе на блоки по 16 бит и последовательно передаются в выходной буфер 160.
четырех схем защелки 120A, 120B, 120C, 120D для запирания выходных сигналов, поступающих от групп усилителей считывания 110A, 110B, 110C, 110D соответственно,
четырех схем ECC 130A, 130B, 130C, 130D (все вместе могут также называться "схема multy-ECC"), соединенных соответственно через четыре схемы защелки 120A, 120B, 120C, 120D с четырьмя группами усилителей считывания 110A, 110B, 110C, 110D для исправления синдромных битов,
выходных дешифраторов 140A, 140B, 140C, 140D, соединенных соответственно со схемами ECC 130A, 130B, 130C, 130D,
выходного буфера 160 для приема выходных сигналов от дешифраторов 140A, 140B, 140C, 140D, и
выходной шины 170. Кроме того имеется схема 150 выбора блока памяти, получающая в нормальном режиме адресные сигналы Ai, Aj (в постраничном режиме на вход схемы выбора блока подается напряжение питания VCC) и генерирующая сигналы В0-В3 выбора блока памяти, использующиеся для выбора одной из подобластей памяти 100A, 100B, 100C, 100D. Имеется также схема 150A выбора группы усилителей считывания, получающая сигналы В0-В3 выбора блока памяти от схемы 150 выбора блока памяти и генерирующая сигналы ФSA0-ФSA3 для выбора одной из групп усилителей считывания 110A, 110B, 110C, 110D. Кроме того, имеется предварительный дешифратор 140, получающий адресные сигналы Ai, Aj, Ak и генерирующий сигналы предварительной дешифрации SAD0-SAD7, которые поступают на выходные дешифраторы 140A, 140B, 140C, 140D, посредством чего 32-битовые выходные сигналы соответствующих схем ECC 130A, 130B, 130C, 130D делятся в каждом дешифраторе на блоки по 16 бит и последовательно передаются в выходной буфер 160.
Как показано на фиг. 3A, схема 150 выбора блока памяти состоит из четырех элементов "НЕ-И" ND50-ND53, получающих в нормальном режиме адресные сигналы Ai, Aj и четырех инверторов 150-153, получающих выходные сигналы, сгенерированные элементами "НЕ-И" ND50-ND53. Необходимо заметить, что в постраничном режиме на четыре входные линии адресных сигналов Ai, Aj подается напряжение VCC посредством внутренних соединений металлического слоя.
Схема 150A выбора группы усилителей считывания, как показано на фиг. 3B, содержит четыре одинаковые схемы, соответствующие четырем сигналам выбора блока памяти. Каждая схема состоит из двух инверторов. Инверторы 161, 163, 165, 167 получают сигналы B0-B3 выбора блока памяти, а инверторы 162, 164, 166, 168, получая выходные сигналы инверторов 161, 163, 165, 167, генерируют сигналы фSA0-фSA3 выбора группы усилителей считывания.
Предварительный дешифратор 140, как показано на фиг. 3c, состоит из элементов "НЕ-И", которые получают адресные сигналы Ai, Aj, Ak и инверторов 171-178, которые генерируют сигналы предварительной дешифрации SAD0-SAD7 для управления количеством данных, проходящих через выходные дешифраторы 140A, 140B, 140C, 140D (фиг. 2).
Так как область памяти разделена на четыре подобласти, то группы усилителей считывания, схемы защелки, схемы ECC и выходные дешифраторы делятся на четыре секции в соответствии с количеством подобластей памяти. Обратимся к фиг. 2. Каждой группе усилителей считывания требуется 38 усилителей. Это объясняется тем, что требуется 32 усилителя считывания для считывания обычных данных и 6 усилителей считываемых битов четности для исправления одиночных синдромных битов среди 32 битов данных.
Отличительные черты архитектуры, представленной на фиг. 3, заключаются в том, что область памяти разделена на четыре подобласти памяти в целях сокращения потребляемой энергии и повышения быстродействия. В то же время она содержит схему ECC, причем для каждой подобласти памяти имеется своя ECC для исправления синдромных битов. Поскольку четыре подобласти памяти 100A, 100B, 100C, 100D обрабатываются независимо друг от друга, для каждой из подобластей памяти 100A, 100B, 100C, 100D имеется соответствующая схема ECC 130A, 130B, 130C, 130D. Таким образом, конкретная схема, принадлежащая определенной подобласти памяти, изолирована от помех со стороны смежных групп усилителей считывания, относящихся к другой подобласти памяти. В то время, как в обычной схеме, представленной на фиг. 1, схема ECC функционирует на основании комбинации входных сигналов от 128 усилителей считывания, настоящее изобретение вместо этого предлагает архитектуру, в которой 32 битовые схемы ECC функционируют на основании комбинации выходных сигналов от 32 усилителей считывания для каждой подобласти памяти.
На фиг. 4 представлена архитектура описанного полупроводникового запоминающего устройства, находящегося в постраничном режиме доступа к данным X (здесь и далее для краткости будет называться "постраничный режим"). Архитектура полупроводникового запоминающего устройства в этом режиме такая же, как и в нормальном, за исключением того, что на вход схемы 150 выбора блока памяти подаются не адресные сигналы Ai, Aj, а напряжение питания VCC.
Это может быть достигнуто посредством изменения шаблона внутренних соединений металлического слоя, определяющего какие именно сигналы подаются на вход схемы 150 выбора блока памяти (адресные сигналы Ai, Aj или напряжение питания VCC). Такая операция осуществляется на стадии формирования металлического слоя в процессе изготовления полупроводникового запоминающего устройства.
Ниже будет описано функционирование в нормальном и постраничном режимах в соответствии со схемами, представленными на фиг. 2 и 4.
В нормальном режиме на вход схемы 150 выбора памяти подаются адресные сигналы Ai, Aj, после чего выбирается одна из подобластей памяти. Предположим, что был активизирован сигнал B0 выбора памяти и выбрана подобласть памяти 100A. Далее данные считываются из подобласти памяти 100A и усиливаются группой усилителей считывания 110A, причем информационные биты считываются усилителями информационного сигнала, а биты четности считываются усилителями сигналов четности из группы усилителей считывания 110A. Затем данные запираются в схеме защелки 120A и проходят схему ECC 130A. После этого данные дешифруются в выходном дешифраторе 140A и поступают в выходной буфер 160. В данном режиме невыбранные подобласти памяти 100B, 100C, 100D группы усилителей считывания 110B, 110C, 110D, схемы защелки 120B, 120C, 120D и выходные дешифраторы 140B, 140C, 140D находятся в отключенном состоянии, в то время как задействованы выбранная подобласть памяти 100A, группа усилителей считывания 110A, схема защелки 120A, схема ECC 130A, и выходной дешифратор 140A. Таким образом, потребление энергии, очевидно, ниже чем в случае обычной схемы полупроводникового запоминающего устройства, функционирующего в нормальном режиме доступа к данным.
В то же самое время, полупроводниковое запоминающее устройство может использоваться и в постраничном режиме (одна страница эквивалента восьми словам) с помощью металлического слоя, составляющего верхнюю часть микросхемы, в результате чего на вход схемы 150 выбора блока памяти подается напряжение питания VCC вместо адресных сигналов Ai, Aj. Обратимся к фиг. 4. 38-битовые данные, состоящие из 32 информационных битов и 6 битов четности, считываются в определенном порядке из каждой подобласти памяти 100A-100D, поскольку активизированы все сигналы B0-B3 выбора блока памяти благодаря высокому логическому уровню напряжения питания. Обратимся к фиг. 3A. Так как в постраничном режиме на входы элементов "НЕ-И" ND50-ND53 подается напряжение питания, которое является напряжением высокого логического уровня для схем типа КМОП (CMOS), следовательно, сигналы B0-B3 выбора блока памяти, будучи выходными сигналами инверторов 150-153, имеют высокий логический уровень сигнала, т.е. они активизированы. Поэтому выбираются сразу все подобласти памяти 100A-100D. Обратимся к фиг. 3B. Активизированные сигналы B0-B3 выбора блока памяти вызывают активизацию сигналов фSA0-фSA3 выбора группы усилителей считывания, что влечет за собой активизацию всех групп усилителей считывания 110A-110D. После операции параллельного доступа к подобластям памяти 100A-100D, пройдя схемы защелки 120A-120D, 38-битовые данные, содержащие 32 информационных бита и 6 битов четности, поступают на вход каждой из схем ECC 130A-130D. В результате их работы с помощью 6 битов четности обнаруживается и исправляется синдромный бит в составе 32 информационных битов в каждой схеме ECC. Затем восстановленные в каждой из схем ECC 130A-130D 32-битовые данные поступают в выходные дешифраторы 140A-140D. Каждый выходной дешифратор направляет 16-битовые блоки данных в выходной буфер 160 под управлением сигналов SAD0-SAD7 предварительной дешифрации, генерируемых предварительным дешифратором 140, представленным на фиг. 3C. Функционирование выходных дешифраторов 140A-140D такое же, как и выходного дешифратора 50A на фиг. 1.
Примеры архитектур, представленные на фиг. 2 и 4, являются наиболее предпочтительными вариантами настоящего изобретения. Для специалиста в данной области должно быть совершено очевидно, что в предлагаемую архитектуру могут вносится различные изменения, касающиеся формы элементов и некоторых деталей.
Как описано выше, настоящее изобретение реализует схему обнаружения и корректировки множественных ошибок (multy-ECC), в которой совокупности областей памяти соответствует совокупность схем ECC. Более того, архитектура полупроводникового запоминающего устройства делает возможным переход между нормальным и постраничным режимами посредством изменения соединений металлического слоя, в частности, со средствами выбора блока памяти. В результате, настоящее изобретение обладает существенным преимуществом, сокращая потребление энергии полупроводниковым запоминающим устройством, имеющим функцию ECC.
Описание к фиг. 1
10A - Область памяти
20A - Группа усилителей считывания
30A - Схема защелки
40A - Схема обнаружения и корректировки ошибок (ECC)
50A - Выходной дешифратор
60A - Выходной буфер
70A - Выходная шина
pre-decoder - выходной дешифратор.
10A - Область памяти
20A - Группа усилителей считывания
30A - Схема защелки
40A - Схема обнаружения и корректировки ошибок (ECC)
50A - Выходной дешифратор
60A - Выходной буфер
70A - Выходная шина
pre-decoder - выходной дешифратор.
Описание к фиг. 2
100A, 100B, 100C, 100D - Подобласть памяти
110A, 110B, 110C, 110D - Группа усилителей считывания
120A, 120B, 120C, 120D - Схема защелки
130A, 130B, 130C, 130D - Схема обнаружения и корректировки ошибок (ECC)
140A, 140B, 140C, 140D - Выходной дешифратор
140 - Предварительный дешифратор
150 - Схема выбора блока памяти
150A - Схема выбора группы усилителей считывания
160 - Выходной буфер
170 - Выходная шина.
100A, 100B, 100C, 100D - Подобласть памяти
110A, 110B, 110C, 110D - Группа усилителей считывания
120A, 120B, 120C, 120D - Схема защелки
130A, 130B, 130C, 130D - Схема обнаружения и корректировки ошибок (ECC)
140A, 140B, 140C, 140D - Выходной дешифратор
140 - Предварительный дешифратор
150 - Схема выбора блока памяти
150A - Схема выбора группы усилителей считывания
160 - Выходной буфер
170 - Выходная шина.
Описание к фиг. 4
100A, 100B, 100C, 100D - Подобласть памяти
110A, 110B, 110C, 110D - Группа усилителей считывания
120A, 120B, 120C, 120D - Схема защелки
130A, 130B, 130C, 130D - Схема обнаружения и корректировки ошибок (ECC)
140A, 140B, 140C, 140D - Выходной дешифратор
140 - Предварительный дешифратор
150 - Схема выбора блока памяти
150A - Схема выбора группы усилителей считывания
160 - Выходной буфер
170 - Выходная шина
VCC - Напряжение питания (V - voltage - напряжение, cc - continious current - постоянный ток)
100A, 100B, 100C, 100D - Подобласть памяти
110A, 110B, 110C, 110D - Группа усилителей считывания
120A, 120B, 120C, 120D - Схема защелки
130A, 130B, 130C, 130D - Схема обнаружения и корректировки ошибок (ECC)
140A, 140B, 140C, 140D - Выходной дешифратор
140 - Предварительный дешифратор
150 - Схема выбора блока памяти
150A - Схема выбора группы усилителей считывания
160 - Выходной буфер
170 - Выходная шина
VCC - Напряжение питания (V - voltage - напряжение, cc - continious current - постоянный ток)
Claims (2)
1. Полупроводниковое запоминающее устройство, содержащее область памяти, разделенную на совокупность подобластей памяти, каждая из которых содержит как обычные ячейки памяти, так и ячейки для хранения битов четности, совокупность групп усилителей считывания, каждая из которых соединена с одной из множества подобластей памяти и служит для выполнения операции считывания данных из подобластей памяти, совокупность схем обнаружения и корректировки ошибок, совокупность схем защелки, каждая из которых служит для запирания выходных сигналов совокупности групп усилителей считывания и через которые схемы обнаружения и корректировки ошибок соединены с соответствующими усилителями совокупности групп, выходные дешифраторы, каждый из которых соединен с выходом одной из схем обнаружения и корректировки ошибок, отличающееся тем, что полупроводниковое запоминающее устройство выполнено с возможностью задействования только одной подобласти памяти в нормальном режиме функционирования полупроводникового запоминающего устройства и задействования сразу всех подобластей памяти в постраничном режиме функционирования полупроводникового запоминающего устройства, а также устройство содержит схему выбора области памяти, выполненную с возможностью генерации сигналов выбора области памяти для последующего выбора подобласти памяти, причем вход схемы выбора области памяти предназначен для подачи совокупности адресных сигналов в нормальном режиме функционирования полупроводникового запоминающего устройства.
2. Полупроводниковое запоминающее устройство по п.1, отличающееся тем, что дополнительно содержит предварительный дешифратор, предназначенный для управления доступом к данным выходных дешифраторов.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920013685A KR950008789B1 (ko) | 1992-07-30 | 1992-07-30 | 멀티-이씨씨(ecc)회로를 내장하는 반도체 메모리 장치 |
| KR13685/1992 | 1992-07-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU93046416A RU93046416A (ru) | 1996-12-10 |
| RU2134916C1 true RU2134916C1 (ru) | 1999-08-20 |
Family
ID=19337249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU93046416A RU2134916C1 (ru) | 1992-07-30 | 1993-07-29 | Полупроводниковое запоминающее устройство |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5469450A (ru) |
| EP (1) | EP0581602B1 (ru) |
| JP (1) | JP3982641B2 (ru) |
| KR (1) | KR950008789B1 (ru) |
| CN (1) | CN1033607C (ru) |
| DE (1) | DE69326511T2 (ru) |
| RU (1) | RU2134916C1 (ru) |
| TW (1) | TW234763B (ru) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872802A (en) * | 1996-05-03 | 1999-02-16 | Cypress Semiconductor Corp. | Parity generation and check circuit and method in read data path |
| US6397365B1 (en) * | 1999-05-18 | 2002-05-28 | Hewlett-Packard Company | Memory error correction using redundant sliced memory and standard ECC mechanisms |
| KR100322542B1 (ko) * | 1999-08-11 | 2002-03-18 | 윤종용 | 파이프 라인상의 고속동작을 구현하는 ｅｃｃ 회로를 구비하는동기식 반도체 메모리장치 및 이 동기식 반도체 메모리장치의 에러 체크 및 정정방법 |
| US20030120858A1 (en) | 2000-09-15 | 2003-06-26 | Matrix Semiconductor, Inc. | Memory devices and methods for use therewith |
| US6591394B2 (en) | 2000-12-22 | 2003-07-08 | Matrix Semiconductor, Inc. | Three-dimensional memory array and method for storing data bits and ECC bits therein |
| US6700827B2 (en) | 2001-02-08 | 2004-03-02 | Integrated Device Technology, Inc. | Cam circuit with error correction |
| KR100440491B1 (ko) * | 2001-08-10 | 2004-07-15 | 김진수 | 새우 가공부산물을 사용한 발효 액젓과 그 제조 방법 |
| US7219271B2 (en) * | 2001-12-14 | 2007-05-15 | Sandisk 3D Llc | Memory device and method for redundancy/self-repair |
| US6901549B2 (en) * | 2001-12-14 | 2005-05-31 | Matrix Semiconductor, Inc. | Method for altering a word stored in a write-once memory device |
| US6928590B2 (en) * | 2001-12-14 | 2005-08-09 | Matrix Semiconductor, Inc. | Memory device and method for storing bits in non-adjacent storage locations in a memory array |
| US7301961B1 (en) | 2001-12-27 | 2007-11-27 | Cypress Semiconductor Corportion | Method and apparatus for configuring signal lines according to idle codes |
| US6868022B2 (en) * | 2003-03-28 | 2005-03-15 | Matrix Semiconductor, Inc. | Redundant memory structure using bad bit pointers |
| US6870749B1 (en) | 2003-07-15 | 2005-03-22 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices with dual-function check bit cells that support column redundancy and check bit cells with reduced susceptibility to soft errors |
| US6987684B1 (en) | 2003-07-15 | 2006-01-17 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having multi-block error detection logic and entry selective error correction logic therein |
| US7193876B1 (en) | 2003-07-15 | 2007-03-20 | Kee Park | Content addressable memory (CAM) arrays having memory cells therein with different susceptibilities to soft errors |
| US7304875B1 (en) | 2003-12-17 | 2007-12-04 | Integrated Device Technology. Inc. | Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same |
| JP4041076B2 (ja) | 2004-02-27 | 2008-01-30 | 株式会社東芝 | データ記憶システム |
| KR100632952B1 (ko) * | 2004-09-30 | 2006-10-11 | 삼성전자주식회사 | 정전으로 인한 프로그램 페일의 유무를 판별할 수 있는방법 및 장치 |
| US7277336B2 (en) * | 2004-12-28 | 2007-10-02 | Sandisk 3D Llc | Method and apparatus for improving yield in semiconductor devices by guaranteeing health of redundancy information |
| US7212454B2 (en) * | 2005-06-22 | 2007-05-01 | Sandisk 3D Llc | Method and apparatus for programming a memory array |
| JP4790386B2 (ja) * | 2005-11-18 | 2011-10-12 | エルピーダメモリ株式会社 | 積層メモリ |
| JP4846384B2 (ja) * | 2006-02-20 | 2011-12-28 | 株式会社東芝 | 半導体記憶装置 |
| US7958390B2 (en) * | 2007-05-15 | 2011-06-07 | Sandisk Corporation | Memory device for repairing a neighborhood of rows in a memory array using a patch table |
| US7966518B2 (en) * | 2007-05-15 | 2011-06-21 | Sandisk Corporation | Method for repairing a neighborhood of rows in a memory array using a patch table |
| US8234539B2 (en) * | 2007-12-06 | 2012-07-31 | Sandisk Il Ltd. | Correction of errors in a memory array |
| US8582338B1 (en) | 2010-08-31 | 2013-11-12 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having single transistor pull-down stack |
| US8462532B1 (en) | 2010-08-31 | 2013-06-11 | Netlogic Microsystems, Inc. | Fast quaternary content addressable memory cell |
| US8553441B1 (en) | 2010-08-31 | 2013-10-08 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having two transistor pull-down stack |
| US8625320B1 (en) | 2010-08-31 | 2014-01-07 | Netlogic Microsystems, Inc. | Quaternary content addressable memory cell having one transistor pull-down stack |
| US8837188B1 (en) | 2011-06-23 | 2014-09-16 | Netlogic Microsystems, Inc. | Content addressable memory row having virtual ground and charge sharing |
| US8773880B2 (en) | 2011-06-23 | 2014-07-08 | Netlogic Microsystems, Inc. | Content addressable memory array having virtual ground nodes |
| KR102048765B1 (ko) * | 2013-01-15 | 2020-01-22 | 삼성전자주식회사 | 메모리 시스템의 동작 방법 및 메모리 시스템 |
| US9251915B2 (en) * | 2013-11-11 | 2016-02-02 | Advantest Corporation | Seamless fail analysis with memory efficient storage of fail lists |
| KR101768741B1 (ko) | 2013-11-29 | 2017-08-16 | 씨제이제일제당 (주) | 액젓의 제조방법 및 그 제조방법에 의해 제조된 액젓 |
| US9800271B2 (en) | 2015-09-14 | 2017-10-24 | Qualcomm Incorporated | Error correction and decoding |
| KR20170051039A (ko) * | 2015-11-02 | 2017-05-11 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 구동 방법 |
| CN105895162B (zh) * | 2016-03-30 | 2019-10-11 | 上海华虹宏力半导体制造有限公司 | 只读存储器及其数据读取方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134988A (ja) * | 1984-12-04 | 1986-06-23 | Toshiba Corp | 半導体メモリにおける誤り検出訂正機能制御系 |
| JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
| JPS63285800A (ja) * | 1987-05-19 | 1988-11-22 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH03217051A (ja) * | 1990-01-23 | 1991-09-24 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5134616A (en) * | 1990-02-13 | 1992-07-28 | International Business Machines Corporation | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
| US5282173A (en) * | 1991-05-07 | 1994-01-25 | Sony Corporation | Semiconductor memory device with high speed transmission of address signals between a predecoder and a main decoder |
| JPH04332995A (ja) * | 1991-05-07 | 1992-11-19 | Sony Corp | 半導体記憶装置 |
| KR960000681B1 (ko) * | 1992-11-23 | 1996-01-11 | 삼성전자주식회사 | 반도체메모리장치 및 그 메모리쎌 어레이 배열방법 |
-
1992
- 1992-07-30 KR KR1019920013685A patent/KR950008789B1/ko not_active IP Right Cessation
-
1993
- 1993-07-29 JP JP18817993A patent/JP3982641B2/ja not_active Expired - Lifetime
- 1993-07-29 RU RU93046416A patent/RU2134916C1/ru not_active IP Right Cessation
- 1993-07-29 TW TW082106081A patent/TW234763B/zh active
- 1993-07-30 DE DE69326511T patent/DE69326511T2/de not_active Expired - Fee Related
- 1993-07-30 EP EP93306029A patent/EP0581602B1/en not_active Expired - Lifetime
- 1993-07-30 US US08/099,331 patent/US5469450A/en not_active Expired - Lifetime
- 1993-07-30 CN CN93109191A patent/CN1033607C/zh not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Селлерс Ф. Методы обнаружения ошибок в работе ЭЦВМ. - М.: Мир, 1972, с.265 - 268. * |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0581602A3 (en) | 1996-07-17 |
| CN1033607C (zh) | 1996-12-18 |
| US5469450A (en) | 1995-11-21 |
| DE69326511D1 (de) | 1999-10-28 |
| JPH06187795A (ja) | 1994-07-08 |
| DE69326511T2 (de) | 2000-05-04 |
| EP0581602A2 (en) | 1994-02-02 |
| CN1083962A (zh) | 1994-03-16 |
| KR950008789B1 (ko) | 1995-08-08 |
| JP3982641B2 (ja) | 2007-09-26 |
| EP0581602B1 (en) | 1999-09-22 |
| TW234763B (ru) | 1994-11-21 |
| KR940002864A (ko) | 1994-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2134916C1 (ru) | Полупроводниковое запоминающее устройство | |
| US6957378B2 (en) | Semiconductor memory device | |
| US6584543B2 (en) | Reconfigurable memory with selectable error correction storage | |
| US5627963A (en) | Redundant read bus for correcting defective columns in a cache memory | |
| US6233717B1 (en) | Multi-bit memory device having error check and correction circuit and method for checking and correcting data errors therein | |
| US4688219A (en) | Semiconductor memory device having redundant memory and parity capabilities | |
| US5808946A (en) | Parallel processing redundancy scheme for faster access times and lower die area | |
| US6385071B1 (en) | Redundant scheme for CAMRAM memory array | |
| US5140597A (en) | Semiconductor memory device having mask rom structure | |
| JP2575919B2 (ja) | 半導体記憶装置の冗長回路 | |
| US20030081471A1 (en) | Semiconductor device with flexible redundancy system | |
| JPH06203596A (ja) | 半導体メモリ装置及びそのメモリセルアレイの配置方法 | |
| US6041422A (en) | Fault tolerant memory system | |
| US5270974A (en) | Monolithic fail bit memory | |
| EP0087610B1 (en) | Random access memory arrangement with a word redundancy scheme | |
| JP2669303B2 (ja) | ビットエラー訂正機能付き半導体メモリ | |
| KR100305994B1 (ko) | 강유전체메모리를구비한시스템 | |
| JPS58220299A (ja) | メモリ・システム | |
| US6412051B1 (en) | System and method for controlling a memory array in an information handling system | |
| US4489401A (en) | Electrical partitioning scheme for improving yields during the manufacture of semiconductor memory arrays | |
| JP2765862B2 (ja) | 半導体メモリ装置 | |
| JP3176038B2 (ja) | 半導体記憶装置 | |
| KR0184461B1 (ko) | 반도체 메모리 장치의 대기전류 검출회로 | |
| JPH0646520B2 (ja) | 半導体記憶装置 | |
| JP3065050B2 (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20100730 |