JPH04332995A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04332995A JPH04332995A JP3132084A JP13208491A JPH04332995A JP H04332995 A JPH04332995 A JP H04332995A JP 3132084 A JP3132084 A JP 3132084A JP 13208491 A JP13208491 A JP 13208491A JP H04332995 A JPH04332995 A JP H04332995A
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- JP
- Japan
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- circuit
- signal
- decoder
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000008054 signal transmission Effects 0.000 claims abstract description 10
- 230000005540 biological transmission Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 14
- 238000001514 detection method Methods 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 4
- 239000000872 buffer Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わり
、特に、プリデコードされたアドレス信号を高速で伝送
させるようにしたものに用いて好適なものである。
、特に、プリデコードされたアドレス信号を高速で伝送
させるようにしたものに用いて好適なものである。
【０００２】
【従来の技術】周知の通り、ＣＭＯＳメモリにおいては
、図７の構成図に示すようにアドレス信号Ａ１ 〜Ａｎ
は、アドレスバッファ１ａ〜１ｎを通してプリデコー
ダ２に供給されてプリデコードされる。そして、プリデ
コードされた信号がプリデコード信号線３ａ〜３ｎを介
してメインデコーダ４に伝送される。
、図７の構成図に示すようにアドレス信号Ａ１ 〜Ａｎ
は、アドレスバッファ１ａ〜１ｎを通してプリデコー
ダ２に供給されてプリデコードされる。そして、プリデ
コードされた信号がプリデコード信号線３ａ〜３ｎを介
してメインデコーダ４に伝送される。
【０００３】図７に示したように、上記プリデコード信
号線３ａ〜３ｎには配線容量Ｃが寄生している。上記配
線容量Ｃは、プリデコード信号線３ａ〜３ｎの長さに比
例して大きくなるので、大容量化とともにチップサイズ
が大きくなっている現状では配線容量Ｃもそれに連れて
大きくなっている。
号線３ａ〜３ｎには配線容量Ｃが寄生している。上記配
線容量Ｃは、プリデコード信号線３ａ〜３ｎの長さに比
例して大きくなるので、大容量化とともにチップサイズ
が大きくなっている現状では配線容量Ｃもそれに連れて
大きくなっている。
【０００４】
【発明が解決しようとする課題】ところで、配線容量Ｃ
がついているプリデコード信号線３ａ〜３ｎを介して信
号を伝送する場合には、上記配線容量Ｃを充放電する必
要がある。したがって、配線容量Ｃが大きくなると上記
配線容量Ｃを充放電するのに多くの時間がかかることに
なる。このため、プリデコード信号線３ａ〜３ｎが長く
なると配線容量Ｃによる遅延時間を無視することができ
なくなり、これがアドレス信号を高速伝送する際の大き
な妨げになっていた。本発明は上述の問題点に鑑み、配
線容量による遅延時間を少なくし、プリデコーダとメイ
ンデコーダとの間におけるアドレス信号の伝送速度を高
速化することを目的とする。
がついているプリデコード信号線３ａ〜３ｎを介して信
号を伝送する場合には、上記配線容量Ｃを充放電する必
要がある。したがって、配線容量Ｃが大きくなると上記
配線容量Ｃを充放電するのに多くの時間がかかることに
なる。このため、プリデコード信号線３ａ〜３ｎが長く
なると配線容量Ｃによる遅延時間を無視することができ
なくなり、これがアドレス信号を高速伝送する際の大き
な妨げになっていた。本発明は上述の問題点に鑑み、配
線容量による遅延時間を少なくし、プリデコーダとメイ
ンデコーダとの間におけるアドレス信号の伝送速度を高
速化することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、プリデコーダから出力されるプリデコード信号の振
幅を制限して出力する送信回路と、上記送信回路によっ
て振幅制限されたプリデコード信号を増幅して所定の振
幅に復元する差動増幅器を有する受信回路とを具備し、
上記プリデコーダと上記メインデコーダとの間における
信号伝送を低振幅で行うようにしている。
は、プリデコーダから出力されるプリデコード信号の振
幅を制限して出力する送信回路と、上記送信回路によっ
て振幅制限されたプリデコード信号を増幅して所定の振
幅に復元する差動増幅器を有する受信回路とを具備し、
上記プリデコーダと上記メインデコーダとの間における
信号伝送を低振幅で行うようにしている。
【０００６】
【作用】プリデコーダとメインデコーダとの間に送信回
路と受信回路とを設け、上記プリデコーダから出力され
るプリデコード信号の振幅を上記送信回路で制限し、上
記プリデコーダとメインデコーダとの間における信号伝
送を低振幅で行うようにすることにより、プリデコーダ
とメインデコーダとの間の配線容量のために信号の伝送
速度が低下しないようにするとともに、受信側において
は伝送された信号を差動増幅器で受けるようにして、低
振幅で伝送された信号の伝送を検出する精度を向上させ
る。
路と受信回路とを設け、上記プリデコーダから出力され
るプリデコード信号の振幅を上記送信回路で制限し、上
記プリデコーダとメインデコーダとの間における信号伝
送を低振幅で行うようにすることにより、プリデコーダ
とメインデコーダとの間の配線容量のために信号の伝送
速度が低下しないようにするとともに、受信側において
は伝送された信号を差動増幅器で受けるようにして、低
振幅で伝送された信号の伝送を検出する精度を向上させ
る。
【０００７】
【実施例】図１は、本発明の一実施例を示す半導体記憶
装置の構成図である。図１から明らかなように、本実施
例の半導体記憶装置はプリデコーダ２の直後に送信回路
５を設けるとともにメインデコーダ４の直前に受信回路
６を設け、プリデコーダ２とメインデコーダ４との間に
おける信号伝送を、送信回路５および受信回路６を介し
て行っている。
装置の構成図である。図１から明らかなように、本実施
例の半導体記憶装置はプリデコーダ２の直後に送信回路
５を設けるとともにメインデコーダ４の直前に受信回路
６を設け、プリデコーダ２とメインデコーダ４との間に
おける信号伝送を、送信回路５および受信回路６を介し
て行っている。
【０００８】送信回路５は、プリデコーダ２からシング
ルの状態で出力されるプリデコード信号をデュアル信号
に変換するとともに、その振幅を例えば１／１０の振幅
に制限する。このような作用を行わせるための具体的な
回路としては、例えば、図２の回路図に示すようにシン
グル−デュアル変換部７と、信号振幅制限部８とからな
る送信回路５が用いられる。
ルの状態で出力されるプリデコード信号をデュアル信号
に変換するとともに、その振幅を例えば１／１０の振幅
に制限する。このような作用を行わせるための具体的な
回路としては、例えば、図２の回路図に示すようにシン
グル−デュアル変換部７と、信号振幅制限部８とからな
る送信回路５が用いられる。
【０００９】シングル−デュアル変換部７は、第１のＣ
ＭＯＳ回路１１と第２のＣＭＯＳ回路１２とを並列に有
しており、第１のＣＭＯＳ回路１１には入力端子ＩＮに
与えられるプリデコード信号Ａを直接与え、第２のＣＭ
ＯＳ回路１２にはインバータ１３を介して上記プリデコ
ード信号Ａを与えている。また、これら第１および第２
のＣＭＯＳ回路１１，１２と接地との間に、スイッチン
グ用のＮＭＯＳトランジスタ１４が介設されていて、ス
タンバイモードにおいて制御入力端子ＣＴに制御信号Ｃ
Ｅ（チップイネーブル信号）が与えられることにより、
上記スイッチング用トランジスタ１４をオフして直流電
流をカットするようにしている。
ＭＯＳ回路１１と第２のＣＭＯＳ回路１２とを並列に有
しており、第１のＣＭＯＳ回路１１には入力端子ＩＮに
与えられるプリデコード信号Ａを直接与え、第２のＣＭ
ＯＳ回路１２にはインバータ１３を介して上記プリデコ
ード信号Ａを与えている。また、これら第１および第２
のＣＭＯＳ回路１１，１２と接地との間に、スイッチン
グ用のＮＭＯＳトランジスタ１４が介設されていて、ス
タンバイモードにおいて制御入力端子ＣＴに制御信号Ｃ
Ｅ（チップイネーブル信号）が与えられることにより、
上記スイッチング用トランジスタ１４をオフして直流電
流をカットするようにしている。
【００１０】信号振幅制限部８は、シングル−デュアル
変換部７においてデュアル信号に変換されたプリデコー
ド信号Ａ，およびその反転信号ＡＮを受信側回路に伝送
する信号線、すなわち、第１のＣＭＯＳ回路１１の出力
信号を伝送するためのプリデコード信号線３ａ１ と、
第２のＣＭＯＳ回路１２の出力信号を伝送するためのプ
リデコード信号線３ａ２ との間に、ソースとゲートと
を共通に接続した２個のＮＭＯＳトランジスタを並列に
接続して構成されている。これにより、シングル−デュ
アル変換部７から出力されるプリデコード信号Ａ，ＡＮ
は、その振幅が例えば、１／１０に制限される。
変換部７においてデュアル信号に変換されたプリデコー
ド信号Ａ，およびその反転信号ＡＮを受信側回路に伝送
する信号線、すなわち、第１のＣＭＯＳ回路１１の出力
信号を伝送するためのプリデコード信号線３ａ１ と、
第２のＣＭＯＳ回路１２の出力信号を伝送するためのプ
リデコード信号線３ａ２ との間に、ソースとゲートと
を共通に接続した２個のＮＭＯＳトランジスタを並列に
接続して構成されている。これにより、シングル−デュ
アル変換部７から出力されるプリデコード信号Ａ，ＡＮ
は、その振幅が例えば、１／１０に制限される。
【００１１】送信回路５から出力されるプリデコード信
号Ａ，ＡＮは、プリデコード信号線３ａ〜３ｎを介して
受信回路６に伝送される。本実施例においては、プリデ
コード信号Ａはデュアル信号であるので、各プリデコー
ド信号線３ａ〜３ｎはペア線３ａ１ ，３ａ２ 〜３ｎ
１ ，３ｎ２ が用いられる。受信回路６は、図３の回
路構成図に示すような差動増幅回路１５が各信号線３ａ
１ ，３ａ２ 〜３ｎ１ ，３ｎ２ ごとに設けられて
おり、反転プリデコード信号ＡＮが非反転入力端子（＋
）に与えられるとともに、非反転プリデコード信号Ａが
反転入力端子（−）に与えられる。
号Ａ，ＡＮは、プリデコード信号線３ａ〜３ｎを介して
受信回路６に伝送される。本実施例においては、プリデ
コード信号Ａはデュアル信号であるので、各プリデコー
ド信号線３ａ〜３ｎはペア線３ａ１ ，３ａ２ 〜３ｎ
１ ，３ｎ２ が用いられる。受信回路６は、図３の回
路構成図に示すような差動増幅回路１５が各信号線３ａ
１ ，３ａ２ 〜３ｎ１ ，３ｎ２ ごとに設けられて
おり、反転プリデコード信号ＡＮが非反転入力端子（＋
）に与えられるとともに、非反転プリデコード信号Ａが
反転入力端子（−）に与えられる。
【００１２】差動増幅回路１５の出力信号はインバータ
１８を介して出力されるようになされており、これによ
り、受信回路６からメインデコーダ４には非反転のプリ
デコード信号Ａが導出されるようになる。差動増幅回路
１５の（−）側電源入力端子とグランドとの間に、スイ
ッチング用トランジスタ１６が設けられるとともに、出
力端子とプラス電源Ｖｃｃとの間に電位固定用トランジ
スタ１７が設けられている。これらのトランジスタ１６
，１７のゲートには、スタンバイモード時に制御信号Ｃ
Ｅがそれぞれ与えられるようになされている。これによ
り、スタンバイしているときには差動増幅回路１５に直
流電流が流れるのが防止されるとともに、その出力電位
が固定される。
１８を介して出力されるようになされており、これによ
り、受信回路６からメインデコーダ４には非反転のプリ
デコード信号Ａが導出されるようになる。差動増幅回路
１５の（−）側電源入力端子とグランドとの間に、スイ
ッチング用トランジスタ１６が設けられるとともに、出
力端子とプラス電源Ｖｃｃとの間に電位固定用トランジ
スタ１７が設けられている。これらのトランジスタ１６
，１７のゲートには、スタンバイモード時に制御信号Ｃ
Ｅがそれぞれ与えられるようになされている。これによ
り、スタンバイしているときには差動増幅回路１５に直
流電流が流れるのが防止されるとともに、その出力電位
が固定される。
【００１３】本実施例の半導体記憶装置は、このようし
てプリデコーダ２から出力されるプリデコード信号Ａを
メインデコーダ４に伝送するので、プリデコード信号線
３ａ１ ，３ａ２ 〜３ｎ１ ，３ｎ２ における信号
波形は、図４の動作波形図において信号Ａおよびその反
転信号ＡＮで示すように、デュアル波形となるとともに
、その振幅ΔＶは非常に小さくなる。なお、図４におい
て信号ａおよびａＮとして示した従来回路の場合は、そ
の振幅は電源電圧と同じＶｃｃとなる。
てプリデコーダ２から出力されるプリデコード信号Ａを
メインデコーダ４に伝送するので、プリデコード信号線
３ａ１ ，３ａ２ 〜３ｎ１ ，３ｎ２ における信号
波形は、図４の動作波形図において信号Ａおよびその反
転信号ＡＮで示すように、デュアル波形となるとともに
、その振幅ΔＶは非常に小さくなる。なお、図４におい
て信号ａおよびａＮとして示した従来回路の場合は、そ
の振幅は電源電圧と同じＶｃｃとなる。
【００１４】この場合、信号伝達の検出電位を、例えば
振幅の半分とすると、図４から明らかなように本実施例
に半導体記憶装置においては、電位の変化を開始した時
点ｔ０ の直後の時点ｔ１ において検出電位となるの
で、信号検出を迅速に行うことができる。ところが、従
来回路の場合には電位の変化を開始してからかなりの時
間が経過した時点ｔ２ においてやっと検出電位まで立
ち上がり信号検出が可能となる。したがって、従来の回
路の遅延時間τ１ と本実施例の回路の遅延時間τ２
とを比較した場合には、遅延時間を例えば１０倍程度改
善することができる。
振幅の半分とすると、図４から明らかなように本実施例
に半導体記憶装置においては、電位の変化を開始した時
点ｔ０ の直後の時点ｔ１ において検出電位となるの
で、信号検出を迅速に行うことができる。ところが、従
来回路の場合には電位の変化を開始してからかなりの時
間が経過した時点ｔ２ においてやっと検出電位まで立
ち上がり信号検出が可能となる。したがって、従来の回
路の遅延時間τ１ と本実施例の回路の遅延時間τ２
とを比較した場合には、遅延時間を例えば１０倍程度改
善することができる。
【００１５】以下にその理由を具体的な数字を上げて説
明する。先ず、遅延時間τは、 τ＝Ｃ・Ｖ／Ｉ …（
１）で定義される。ここで、容量Ｃと電流Ｉとが一定で
あるとすると、従来の半導体記憶装置における遅延時間
τ１ および、本実施例の半導体記憶装置における遅延
時間τ２ は以下の手順で求められる。すなわち、信号
伝達の判定を振幅の半分の電位とすると、従来回路にお
ける判定電位Ｖ１ はＶｃｃ／２となり、また、本実施
例の回路の場合の判定電位Ｖ２ は、ΔＶ／２となる。
明する。先ず、遅延時間τは、 τ＝Ｃ・Ｖ／Ｉ …（
１）で定義される。ここで、容量Ｃと電流Ｉとが一定で
あるとすると、従来の半導体記憶装置における遅延時間
τ１ および、本実施例の半導体記憶装置における遅延
時間τ２ は以下の手順で求められる。すなわち、信号
伝達の判定を振幅の半分の電位とすると、従来回路にお
ける判定電位Ｖ１ はＶｃｃ／２となり、また、本実施
例の回路の場合の判定電位Ｖ２ は、ΔＶ／２となる。
【００１６】したがって、従来回路の振幅Ｖｃｃ＝５Ｖ
、本実施例の回路の振幅ΔＶ＝０．５Ｖとすると、Ｖ１
＝２．５となり、Ｖ２ ＝０．２５Ｖとなる。これに
より、従来回路における遅延時間τ１ は、τ１ ＝２
．５・Ｃ／Ｉ …（２）となる。ま
た、本実施例の回路の遅延時間τ２ は、τ２ ＝０．
２５・Ｃ／Ｉ …（３）となる。したが
って、従来回路における遅延時間と本実施例の回路にお
ける遅延時間との比は、 τ１ ／τ２ ＝０．２５
／２．５＝０．１ …（３）となり、本
実施例の回路の場合は、伝送時間を従来の１０パーセン
トに短縮することができることが分かる。
、本実施例の回路の振幅ΔＶ＝０．５Ｖとすると、Ｖ１
＝２．５となり、Ｖ２ ＝０．２５Ｖとなる。これに
より、従来回路における遅延時間τ１ は、τ１ ＝２
．５・Ｃ／Ｉ …（２）となる。ま
た、本実施例の回路の遅延時間τ２ は、τ２ ＝０．
２５・Ｃ／Ｉ …（３）となる。したが
って、従来回路における遅延時間と本実施例の回路にお
ける遅延時間との比は、 τ１ ／τ２ ＝０．２５
／２．５＝０．１ …（３）となり、本
実施例の回路の場合は、伝送時間を従来の１０パーセン
トに短縮することができることが分かる。
【００１７】また、振幅Ｖｃｃが３．３Ｖである従来回
路と比較した場合について説明すると、この場合の判定
電位Ｖ３ ＝１．６５Ｖなので、この時の遅延時間τ３
とすると、 τ１ ／τ３ ＝０．２５／１．６５＝０．１５
…（４）となる。すなわち、この場合におい
ても伝送時間の遅延を１５パーセントに短縮することが
できる。
路と比較した場合について説明すると、この場合の判定
電位Ｖ３ ＝１．６５Ｖなので、この時の遅延時間τ３
とすると、 τ１ ／τ３ ＝０．２５／１．６５＝０．１５
…（４）となる。すなわち、この場合におい
ても伝送時間の遅延を１５パーセントに短縮することが
できる。
【００１８】図３に示した受信回路６は、具体的には図
５の回路図に示すように、例えば、ＭＯＳ型トランジス
タＴｒ１ ，Ｔｒ２ を差動接続してなる差動増幅回路
１５を用いることにより構成される。なお、これらの送
信回路５および受信回路６は、本実施例で示した回路構
成に限らず種々の回路を用いることができる。例えば、
信号振幅制限部８を構成するリミッタ回路は、図６の回
路図に示すようにダイオードＤを並列に接続してなるリ
ミッタ回路２０を用いるようにしてもよい。
５の回路図に示すように、例えば、ＭＯＳ型トランジス
タＴｒ１ ，Ｔｒ２ を差動接続してなる差動増幅回路
１５を用いることにより構成される。なお、これらの送
信回路５および受信回路６は、本実施例で示した回路構
成に限らず種々の回路を用いることができる。例えば、
信号振幅制限部８を構成するリミッタ回路は、図６の回
路図に示すようにダイオードＤを並列に接続してなるリ
ミッタ回路２０を用いるようにしてもよい。
【００１９】
【発明の効果】本発明は上述したように、プリデコーダ
とメインデコーダとの間に送信回路と受信回路とを設け
、上記プリデコーダとメインデコーダとの間における信
号伝送を低振幅で行うようにしたので、上記プリデコー
ダとメインデコーダとの間の信号伝送線に付いている配
線容量による遅延時間を大幅に短縮することができ、ア
ドレス信号の高速伝送を可能にする。また、受信側にお
いては低振幅で伝送された信号を差動増幅器で受けるよ
うにしたので、低振幅で信号伝送を行うことにより信号
伝送の検出精度が低下しないようにすることができる。
とメインデコーダとの間に送信回路と受信回路とを設け
、上記プリデコーダとメインデコーダとの間における信
号伝送を低振幅で行うようにしたので、上記プリデコー
ダとメインデコーダとの間の信号伝送線に付いている配
線容量による遅延時間を大幅に短縮することができ、ア
ドレス信号の高速伝送を可能にする。また、受信側にお
いては低振幅で伝送された信号を差動増幅器で受けるよ
うにしたので、低振幅で信号伝送を行うことにより信号
伝送の検出精度が低下しないようにすることができる。
【図１】本発明の一実施例を示す半導体記憶装置の要部
構成図である。
構成図である。
【図２】送信回路の一例を示す回路図である。
【図３】受信回路の一例を示す構成図である。
【図４】本実施例の半導体記憶装置の回路動作を説明す
るための動作波形図である。
るための動作波形図である。
【図５】受信回路の具体例を示す回路図である。
【図６】リミッタ回路の変形例を示す回路図である。
【図７】従来の半導体記憶装置の一例を示す構成図であ
る。
る。
２ プリデコーダ
３ａ〜３ｎ プリデコード信号線
４ メインデコーダ
５ 送信回路
６ 受信回路
７ シングル−デュアル変換部
８ 信号振幅制限部
Claims (1)
- 【請求項１】 プリデコーダから出力されるプリデコ
ード信号の振幅を制限して出力する送信回路と、上記送
信回路によって振幅制限されたプリデコード信号を増幅
して所定の振幅に復元する差動増幅器を有する受信回路
とを具備し、上記プリデコーダと上記メインデコーダと
の間における信号伝送を低振幅で行うようにしたことを
特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132084A JPH04332995A (ja) | 1991-05-07 | 1991-05-07 | 半導体記憶装置 |
| US07/877,923 US5282173A (en) | 1991-05-07 | 1992-05-04 | Semiconductor memory device with high speed transmission of address signals between a predecoder and a main decoder |
| KR1019920007679A KR100266835B1 (ko) | 1991-05-07 | 1992-05-07 | 고속의 어드레스버스 및 선택적인 전원제어회로를 구비한 반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132084A JPH04332995A (ja) | 1991-05-07 | 1991-05-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04332995A true JPH04332995A (ja) | 1992-11-19 |
Family
ID=15073128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132084A Pending JPH04332995A (ja) | 1991-05-07 | 1991-05-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04332995A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0581602A2 (en) * | 1992-07-30 | 1994-02-02 | Samsung Electronics Co., Ltd. | Semiconductor memory device with an error checking and correcting circuit |
| US8872512B2 (en) | 2009-06-10 | 2014-10-28 | Snecma | Bench and a method for magnetoscopically testing a turbine engine shaft |
-
1991
- 1991-05-07 JP JP3132084A patent/JPH04332995A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0581602A2 (en) * | 1992-07-30 | 1994-02-02 | Samsung Electronics Co., Ltd. | Semiconductor memory device with an error checking and correcting circuit |
| EP0581602A3 (en) * | 1992-07-30 | 1996-07-17 | Samsung Electronics Co Ltd | Semiconductor memory device with an error checking and correcting circuit |
| US8872512B2 (en) | 2009-06-10 | 2014-10-28 | Snecma | Bench and a method for magnetoscopically testing a turbine engine shaft |
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