JPH1198002A - 半導体装置の入力バッファ - Google Patents
半導体装置の入力バッファInfo
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- JPH1198002A JPH1198002A JP10129202A JP12920298A JPH1198002A JP H1198002 A JPH1198002 A JP H1198002A JP 10129202 A JP10129202 A JP 10129202A JP 12920298 A JP12920298 A JP 12920298A JP H1198002 A JPH1198002 A JP H1198002A
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- Japan
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- input
- signal
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract
(57)【要約】
【課題】VDDノイズ及びVSSノイズの影響が小さい入力バ
ッファを提供する。 【解決手段】この入力バッファは、TTL反転バッファ21
と、第1反転ドライバー23と、電流供給器27とを具備す
る。TTL反転バッファ21は、外部から印加されるTTLレベ
ルの入力信号INPUTを受取ってこれを反転及びバッファ
リングし、第1反転ドライバー23は、TTL反転バッファ21
の出力信号Xを反転及びバッファリングする。電流供給
器27は、入力信号INPUT及び第1反転ドライバー23の出力
信号に応答してTTL反転バッファ21の出力端Xに電流を供
給する。これにより、半導体装置を安定して動作させ
る。
ッファを提供する。 【解決手段】この入力バッファは、TTL反転バッファ21
と、第1反転ドライバー23と、電流供給器27とを具備す
る。TTL反転バッファ21は、外部から印加されるTTLレベ
ルの入力信号INPUTを受取ってこれを反転及びバッファ
リングし、第1反転ドライバー23は、TTL反転バッファ21
の出力信号Xを反転及びバッファリングする。電流供給
器27は、入力信号INPUT及び第1反転ドライバー23の出力
信号に応答してTTL反転バッファ21の出力端Xに電流を供
給する。これにより、半導体装置を安定して動作させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に半導体装置の入力バッファに関する。
り、特に半導体装置の入力バッファに関する。
【０００２】
【従来の技術】入力バッファは、半導体装置の外部から
印加される信号をチップ内で用いられる内部信号に変換
する役割を果たす。特に、CMOS(Complementary Metal O
xide Semiconductor)装置で通常使用されるTTL(Transis
tor Transistor Logic)入力バッファは、外部から印加
されるTTLレベルの入力信号を入力としてチップ内部で
使用されるCMOSレベルの内部信号に変換する回路であ
る。従って、半導体装置は、CMOSレベルに変換された内
部信号により動作するので、入力バッファの出力信号で
ある内部信号は安定した電圧レベルを維持するべきであ
る。
印加される信号をチップ内で用いられる内部信号に変換
する役割を果たす。特に、CMOS(Complementary Metal O
xide Semiconductor)装置で通常使用されるTTL(Transis
tor Transistor Logic)入力バッファは、外部から印加
されるTTLレベルの入力信号を入力としてチップ内部で
使用されるCMOSレベルの内部信号に変換する回路であ
る。従って、半導体装置は、CMOSレベルに変換された内
部信号により動作するので、入力バッファの出力信号で
ある内部信号は安定した電圧レベルを維持するべきであ
る。
【０００３】図1は、半導体装置に用いられる従来の一
般のTTL入力バッファの回路図である。図1に示すよう
に、従来のTTL入力バッファは、TTLレベルの入力信号IN
PUTを受取って、これを反転及びバッファリングするTTL
反転バッファ11と、TTL反転バッファ11の出力信号を再
び反転及びバッファリングする第1反転ドライバー13と
を具備する。また、通常、入力バッファは、大きな負荷
を有する出力ラインを駆動するために、第1反転ドライ
バー13の出力信号を再び反転及びバッファリングして内
部信号OUTPUTを発生する第2反転ドライバー15をさらに
具備する。参照符号P11、P12はPMOSトランジスタを示
し、N11、N12及びN13はNMOSトランジスタを示す。
般のTTL入力バッファの回路図である。図1に示すよう
に、従来のTTL入力バッファは、TTLレベルの入力信号IN
PUTを受取って、これを反転及びバッファリングするTTL
反転バッファ11と、TTL反転バッファ11の出力信号を再
び反転及びバッファリングする第1反転ドライバー13と
を具備する。また、通常、入力バッファは、大きな負荷
を有する出力ラインを駆動するために、第1反転ドライ
バー13の出力信号を再び反転及びバッファリングして内
部信号OUTPUTを発生する第2反転ドライバー15をさらに
具備する。参照符号P11、P12はPMOSトランジスタを示
し、N11、N12及びN13はNMOSトランジスタを示す。
【０００４】前述したように、半導体装置は、入力バッ
ファによりCMOSレベルに変換された内部信号OUTPUTによ
り動作するので、該入力バッファは、外部から印加され
るTTLレベルの入力信号INPUTを受取って安定したCMOSレ
ベルを維持する内部信号OUTPUTを発生させるべきであ
る。
ファによりCMOSレベルに変換された内部信号OUTPUTによ
り動作するので、該入力バッファは、外部から印加され
るTTLレベルの入力信号INPUTを受取って安定したCMOSレ
ベルを維持する内部信号OUTPUTを発生させるべきであ
る。
【０００５】特に、DRAMでは、入力バッファがTTLレベ
ルのチップイネーブル信号を受取ってDRAMを活性化させ
る内部信号を発生させる。即ち、TTLレベルのチップイ
ネーブル信号が論理"ハイ"から論理"ロー"に遷移し、内
部信号OUTPUTが論理"ロー"から論理"ハイ"に遷移するこ
とにより、DRAMは活性化される。従って、DRAMでは、安
定したレベルを維持する内部信号OUTPUTを発生させるこ
とがさらに重要である。ところが、図2に示すタイミン
グ図から理解されるように、従来の入力バッファでは、
半導体装置の内部で発生するノイズ、例えばDRAMの場
合、ビットラインセンシングノイズやデータ出力ノイズ
等の電源供給電圧（VDD）ノイズ又は接地電圧（VSS）ノ
イズにより、内部信号OUTPUTが歪曲することがある。こ
のため、半導体装置が正常に動作しない恐れがある。
ルのチップイネーブル信号を受取ってDRAMを活性化させ
る内部信号を発生させる。即ち、TTLレベルのチップイ
ネーブル信号が論理"ハイ"から論理"ロー"に遷移し、内
部信号OUTPUTが論理"ロー"から論理"ハイ"に遷移するこ
とにより、DRAMは活性化される。従って、DRAMでは、安
定したレベルを維持する内部信号OUTPUTを発生させるこ
とがさらに重要である。ところが、図2に示すタイミン
グ図から理解されるように、従来の入力バッファでは、
半導体装置の内部で発生するノイズ、例えばDRAMの場
合、ビットラインセンシングノイズやデータ出力ノイズ
等の電源供給電圧（VDD）ノイズ又は接地電圧（VSS）ノ
イズにより、内部信号OUTPUTが歪曲することがある。こ
のため、半導体装置が正常に動作しない恐れがある。
【０００６】
【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたものであり、その目的は、VDDノイズ
及びVSSノイズの影響の少ない入力バッファを提供する
ことにある。
に鑑みてなされたものであり、その目的は、VDDノイズ
及びVSSノイズの影響の少ない入力バッファを提供する
ことにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る半導体装置の入力バッファは、TTLレ
ベルの入力信号を受取ってCMOSレベルに変換された内部
信号を発生する入力バッファであって、前記TTLレベル
の入力信号を反転及びバッファリングするTTL反転バッ
ファと、前記TTL反転バッファの出力信号を反転及びバ
ッファリングする第1反転ドライバーと、前記入力信号
及び前記第1反転ドライバーの出力信号に応答して前記T
TL反転バッファの出力端に電流を供給する電流供給器と
を具備することを特徴とする。
め、本発明に係る半導体装置の入力バッファは、TTLレ
ベルの入力信号を受取ってCMOSレベルに変換された内部
信号を発生する入力バッファであって、前記TTLレベル
の入力信号を反転及びバッファリングするTTL反転バッ
ファと、前記TTL反転バッファの出力信号を反転及びバ
ッファリングする第1反転ドライバーと、前記入力信号
及び前記第1反転ドライバーの出力信号に応答して前記T
TL反転バッファの出力端に電流を供給する電流供給器と
を具備することを特徴とする。
【０００８】また、前記本発明の他の側面に係る入力バ
ッファは、例えば、大きな負荷を有する出力ラインを駆
動するために、前記第1反転ドライバーの出力信号を再
び反転及びバッファリングして前記内部信号を発生する
第2反転ドライバーをさらに具備する。
ッファは、例えば、大きな負荷を有する出力ラインを駆
動するために、前記第1反転ドライバーの出力信号を再
び反転及びバッファリングして前記内部信号を発生する
第2反転ドライバーをさらに具備する。
【０００９】前記電流供給器は、ソースに電源供給電圧
が印加され、ゲートに前記第1反転ドライバーの出力信
号が印加される第1PMOSトランジスタと、ソースに前記
第1PMOSトランジスタのドレインが接続され、ゲートに
前記入力信号が印加され、ドレインに前記出力端が接続
された第2PMOSトランジスタとを含む。
が印加され、ゲートに前記第1反転ドライバーの出力信
号が印加される第1PMOSトランジスタと、ソースに前記
第1PMOSトランジスタのドレインが接続され、ゲートに
前記入力信号が印加され、ドレインに前記出力端が接続
された第2PMOSトランジスタとを含む。
【００１０】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好適な実施の形態を説明する。
の好適な実施の形態を説明する。
【００１１】図3は、本発明の好適な実施の形態に係る
入力バッファの構成を示す図である。図3に示すよう
に、本発明の好適な実施の形態に係る入力バッファは、
TTL反転バッファ21と、第1反転ドライバー23と、第2反
転ドライバー25と、電流供給器27を具備する。
入力バッファの構成を示す図である。図3に示すよう
に、本発明の好適な実施の形態に係る入力バッファは、
TTL反転バッファ21と、第1反転ドライバー23と、第2反
転ドライバー25と、電流供給器27を具備する。
【００１２】TTL反転バッファ21は、半導体装置の外部
からパッドに印加されるTTLレベルの入力信号INPUTを受
取り、これを反転及びバッファリングする。第1反転ド
ライバー23は、TTL反転バッファ21の出力信号を反転及
びバッファリングする。また、第2反転ドライバー25
は、大きな負荷を有する出力ラインを駆動するために設
けられており、第1反転ドライバー23の出力信号を再び
反転及びバッファリングして内部信号OUTPUTを発生す
る。電流供給器27は、入力信号INPUT及び前記第1反転ド
ライバー23の出力信号に応答して、TTL反転バッファ21
の出力端Xに電流を供給する。
からパッドに印加されるTTLレベルの入力信号INPUTを受
取り、これを反転及びバッファリングする。第1反転ド
ライバー23は、TTL反転バッファ21の出力信号を反転及
びバッファリングする。また、第2反転ドライバー25
は、大きな負荷を有する出力ラインを駆動するために設
けられており、第1反転ドライバー23の出力信号を再び
反転及びバッファリングして内部信号OUTPUTを発生す
る。電流供給器27は、入力信号INPUT及び前記第1反転ド
ライバー23の出力信号に応答して、TTL反転バッファ21
の出力端Xに電流を供給する。
【００１３】TTL反転バッファ21及び第1反転ドライバー
23は、必要に応じて種々の論理回路で構成することがで
きる。図3は、TTL反転バッファ21及び第1反転ドライバ
ー23をインバータ型で構成した例である。
23は、必要に応じて種々の論理回路で構成することがで
きる。図3は、TTL反転バッファ21及び第1反転ドライバ
ー23をインバータ型で構成した例である。
【００１４】ここで、TTL反転バッファ21は、ソースに
電源供給電圧VDDが印加され、ゲートに入力信号INPUTが
印加され、ドレインに出力端Xが接続されたPMOSトラン
ジスタP21と、ドレインに出力端Xが接続され、ゲートに
入力信号INPUTが印加される第1NMOSトランジスタN21
と、ドレインに第1NMOSトランジスタN21のソースが接続
され、ゲートに入力信号INPUTが印加され、ソースに接
地電圧VSSが印加される第2NMOSトランジスタN22とを有
する。
電源供給電圧VDDが印加され、ゲートに入力信号INPUTが
印加され、ドレインに出力端Xが接続されたPMOSトラン
ジスタP21と、ドレインに出力端Xが接続され、ゲートに
入力信号INPUTが印加される第1NMOSトランジスタN21
と、ドレインに第1NMOSトランジスタN21のソースが接続
され、ゲートに入力信号INPUTが印加され、ソースに接
地電圧VSSが印加される第2NMOSトランジスタN22とを有
する。
【００１５】また、第1反転ドライバー23は、ソースに
電源供給電圧VDDが印加され、ゲートにTTL反転バッファ
21の出力信号が印加されるPMOSトランジスタP22と、ド
レインにPMOSトランジスタP22のドレインである出力端
が接続され、ゲートにTTL反転バッファ21の出力信号が
印加され、ソースに接地電圧VSSが印加されるNMOSトラ
ンジスタN23を有する。
電源供給電圧VDDが印加され、ゲートにTTL反転バッファ
21の出力信号が印加されるPMOSトランジスタP22と、ド
レインにPMOSトランジスタP22のドレインである出力端
が接続され、ゲートにTTL反転バッファ21の出力信号が
印加され、ソースに接地電圧VSSが印加されるNMOSトラ
ンジスタN23を有する。
【００１６】この実施の形態の特徴部である電流供給器
27は、ソースに電源供給電圧VDDが印加され、ゲートに
第1反転ドライバー23の出力信号が印加される第1PMOSト
ランジスタP23と、ソースに第1PMOSトランジスタP23の
ドレインが接続され、ゲートに入力信号INPUTが印加さ
れ、ドレインにTTL反転バッファ21の出力端Xが接続され
た第2PMOSトランジスタP24とを有する。電流供給器27
は、必要に応じて他の回路で構成することができる。
27は、ソースに電源供給電圧VDDが印加され、ゲートに
第1反転ドライバー23の出力信号が印加される第1PMOSト
ランジスタP23と、ソースに第1PMOSトランジスタP23の
ドレインが接続され、ゲートに入力信号INPUTが印加さ
れ、ドレインにTTL反転バッファ21の出力端Xが接続され
た第2PMOSトランジスタP24とを有する。電流供給器27
は、必要に応じて他の回路で構成することができる。
【００１７】以下、図3に示す入力バッファの動作を説
明する。
明する。
【００１８】入力信号INPUTが論理"ロー"の場合、電源
供給電圧VDDとTTL反転バッファ21の出力端Xとの間には2
つの電流パスが存在する。即ち、入力信号INPUTにより
制御されるTTL反転バッファのPMOSトランジスタP21を通
る第1電流パスと、第1反転ドライバー23の出力信号及び
入力信号INPUTにより各々制御される電流供給器27のPMO
SトランジスタP23及びP24を通る第2電流パスとが、電源
供給電圧VDDとTTL反転バッファ21の出力端Xとの間に存
在する。
供給電圧VDDとTTL反転バッファ21の出力端Xとの間には2
つの電流パスが存在する。即ち、入力信号INPUTにより
制御されるTTL反転バッファのPMOSトランジスタP21を通
る第1電流パスと、第1反転ドライバー23の出力信号及び
入力信号INPUTにより各々制御される電流供給器27のPMO
SトランジスタP23及びP24を通る第2電流パスとが、電源
供給電圧VDDとTTL反転バッファ21の出力端Xとの間に存
在する。
【００１９】従って、入力信号INPUTが論理"ロー"の場
合は、電流供給器27のPMOSトランジスタP23及びP24を通
る第2電流パスを経て出力端Xにさらに多くの電流が供給
されることにより、出力端Xがさらに強く論理"ハイ"に
駆動される。これにより、半導体装置の内部で電源供給
電圧VDDノイズ及び接地電圧VSSノイズが発生しても、入
力バッファの出力信号である内部信号OUTPUTに現れるVD
Dノイズ及びVSSノイズの影響は微々たるものである。
合は、電流供給器27のPMOSトランジスタP23及びP24を通
る第2電流パスを経て出力端Xにさらに多くの電流が供給
されることにより、出力端Xがさらに強く論理"ハイ"に
駆動される。これにより、半導体装置の内部で電源供給
電圧VDDノイズ及び接地電圧VSSノイズが発生しても、入
力バッファの出力信号である内部信号OUTPUTに現れるVD
Dノイズ及びVSSノイズの影響は微々たるものである。
【００２０】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。
【００２１】
【発明の効果】本発明に係る入力バッファによれば、半
導体装置を安定して動作させることができる。
導体装置を安定して動作させることができる。
【００２２】
【図１】従来の一般的なTTL入力バッファの回路図であ
る。
る。
【図２】VDDノイズ及びVSSノイズの発生時における図1
に示す従来の入力バッファの動作を示すタイミング図で
ある。
に示す従来の入力バッファの動作を示すタイミング図で
ある。
【図３】本発明の好適な実施の形態に係る入力バッファ
の回路図である。
の回路図である。
21 TTL反転バッファ 23 第1反転ドライバー 25 第2反転ドライバー 27 電流供給器
Claims (7)
- 【請求項１】 TTLレベルの入力信号を受取ってCMOSレ
ベルに変換された内部信号を発生する入力バッファにお
いて、 前記TTLレベルの入力信号を反転及びバッファリングす
るTTL反転バッファと、 前記TTL反転バッファの出力信号を反転及びバッファリ
ングする第1反転ドライバーと、 前記入力信号及び前記第1反転ドライバーの出力信号に
応答して前記TTL反転バッファの出力端に電流を供給す
る電流供給器と、 を具備することを特徴とする半導体装置の入力バッフ
ァ。 - 【請求項２】 前記第1反転ドライバーの出力信号を反
転及びバッファリングして前記内部信号を発生する第2
反転ドライバーをさらに具備することを特徴とする請求
項１に記載の半導体装置の入力バッファ。 - 【請求項３】 前記TTL反転バッファは、 ソースに電源供給電圧が印加され、ゲートに前記入力信
号が印加され、ドレインに前記出力端が接続されたPMOS
トランジスタと、 ドレインに前記出力端が接続され、ゲートに前記入力信
号の印加される第1NMOSトランジスタと、 ドレインに第1NMOSトランジスタのソースが接続され、
ゲートに前記入力信号が印加され、ソースに接地電圧が
印加される第2NMOSトランジスタと、 を具備することを特徴とする請求項１に記載の半導体装
置の入力バッファ。 - 【請求項４】 前記電流供給器は、 ソースに電源供給電圧が印加され、ゲートに前記第1反
転ドライバーの出力信号が印加される第1PMOSトランジ
スタと、 ソースに前記第1PMOSトランジスタのドレインが接続さ
れ、ゲートに前記入力信号が印加され、ドレインに前記
出力端が接続される第2PMOSトランジスタと、 を具備することを特徴とする請求項１に記載の半導体装
置の入力バッファ。 - 【請求項５】 パッドに印加される入力信号を受取って
反転及びバッファリングする反転バッファと、 前記反転バッファの出力信号を反転させる第1反転器
と、 を具備し、前記入力信号により制御される第1電流パス
と、前記第1反転器の出力信号及び前記入力信号により
制御される第2電流パスとが前記電源供給電圧と前記反
転バッファの出力端との間に同時に存在することを特徴
とする半導体装置の入力バッファ。 - 【請求項６】 前記第1反転器の出力信号を反転及びバ
ッファリングして内部信号を発生する第2反転器をさら
に具備することを特徴とする請求項５に記載の半導体装
置の入力バッファ。 - 【請求項７】 前記反転バッファは、 ソースに電源供給電圧が印加され、ゲートに前記入力信
号が印加され、ドレインに前記出力端が接続される第1P
MOSトランジスタと、 ソースに電源供給電圧が印加され、ゲートに前記第1反
転器の出力信号が印加される第2PMOSトランジスタと、 ソースに前記第2PMOSトランジスタのドレインが接続さ
れ、ゲートに前記入力信号が印加され、ドレインに前記
出力端が接続された第3PMOSトランジスタと、 ドレインに前記出力端が接続され、ゲートに前記入力信
号が印加される第1NMOSトランジスタと、 ドレインに前記第1NMOSトランジスタのソースが接続さ
れ、ゲートに前記入力信号が印加され、ソースに接地電
圧の印加される第2NMOSトランジスタと、 を具備することを特徴とする請求項５に記載の半導体装
置の入力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046186A KR100275721B1 (ko) | 1997-09-08 | 1997-09-08 | 반도체장치의 입력버퍼 |
| KR97-46186 | 1997-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1198002A true JPH1198002A (ja) | 1999-04-09 |
| JP3632819B2 JP3632819B2 (ja) | 2005-03-23 |
Family
ID=19520989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12920298A Expired - Fee Related JP3632819B2 (ja) | 1997-09-08 | 1998-05-12 | 半導体装置の入力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6097216A (ja) |
| JP (1) | JP3632819B2 (ja) |
| KR (1) | KR100275721B1 (ja) |
| TW (1) | TW432681B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468758B1 (ko) * | 2002-08-07 | 2005-01-29 | 삼성전자주식회사 | 고속 신호전송을 위한 신호버퍼 및 이를 구비하는신호라인 구동회로 |
| JP4804926B2 (ja) * | 2006-01-12 | 2011-11-02 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| US7830176B2 (en) * | 2006-07-27 | 2010-11-09 | Arm Limited | Controlling signal levels on a signal line within an integrated circuit |
| CN100561869C (zh) * | 2007-05-23 | 2009-11-18 | 中芯国际集成电路制造(上海)有限公司 | 电平转换电路 |
| US7868666B2 (en) * | 2009-04-08 | 2011-01-11 | Fairchild Semiconductor Corporation | Low-quiescent-current buffer |
| US11206026B2 (en) | 2019-09-06 | 2021-12-21 | SK Hynix Inc. | Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit |
| US11750201B2 (en) | 2019-09-06 | 2023-09-05 | SK Hynix Inc. | Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612461A (en) * | 1984-02-09 | 1986-09-16 | Motorola, Inc. | High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting |
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