JP3632819B2 - 半導体装置の入力バッファ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に半導体装置の入力バッファに関する。
【０００２】
【従来の技術】
入力バッファは、半導体装置の外部から印加される信号をチップ内で用いられる内部信号に変換する役割を果たす。特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）装置で通常使用されるＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）入力バッファは、外部から印加されるＴＴＬレベルの入力信号を入力としてチップ内部で使用されるＣＭＯＳレベルの内部信号に変換する回路である。従って、半導体装置は、ＣＭＯＳレベルに変換された内部信号により動作するので、入力バッファの出力信号である内部信号は安定した電圧レベルを維持するべきである。
【０００３】
図１は、半導体装置に用いられる従来の一般のＴＴＬ入力バッファの回路図である。図１に示すように、従来のＴＴＬ入力バッファは、ＴＴＬレベルの入力信号ＩＮＰＵＴを受取って、これを反転及びバッファリングするＴＴＬ反転バッファ１１と、ＴＴＬ反転バッファ１１の出力信号を再び反転及びバッファリングする第１反転ドライバー１３とを具備する。また、通常、入力バッファは、大きな負荷を有する出力ラインを駆動するために、第１反転ドライバー１３の出力信号を再び反転及びバッファリングして内部信号ＯＵＴＰＵＴを発生する第２反転ドライバー１５をさらに具備する。参照符号Ｐ１１、Ｐ１２はＰＭＯＳトランジスタを示し、Ｎ１１、Ｎ１２及びＮ１３はＮＭＯＳトランジスタを示す。
【０００４】
前述したように、半導体装置は、入力バッファによりＣＭＯＳレベルに変換された内部信号ＯＵＴＰＵＴにより動作するので、該入力バッファは、外部から印加されるＴＴＬレベルの入力信号ＩＮＰＵＴを受取って安定したＣＭＯＳレベルを維持する内部信号ＯＵＴＰＵＴを発生させるべきである。
【０００５】
特に、ＤＲＡＭでは、入力バッファがＴＴＬレベルのチップイネーブル信号を受取ってＤＲＡＭを活性化させる内部信号を発生させる。即ち、ＴＴＬレベルのチップイネーブル信号が論理”ハイ”から論理”ロー”に遷移し、内部信号ＯＵＴＰＵＴが論理”ロー”から論理”ハイ”に遷移することにより、ＤＲＡＭは活性化される。従って、ＤＲＡＭでは、安定したレベルを維持する内部信号ＯＵＴＰＵＴを発生させることがさらに重要である。ところが、図２に示すタイミング図から理解されるように、従来の入力バッファでは、半導体装置の内部で発生するノイズ、例えばＤＲＡＭの場合、ビットラインセンシングノイズやデータ出力ノイズ等の電源供給電圧（ＶＤＤ）ノイズ又は接地電圧（ＶＳＳ）ノイズにより、内部信号ＯＵＴＰＵＴが歪曲することがある。このため、半導体装置が正常に動作しない恐れがある。
【０００６】
【発明が解決しようとする課題】
本発明は、上記の事情に鑑みてなされたものであり、その目的は、ＶＤＤノイズ及びＶＳＳノイズの影響の少ない入力バッファを提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る半導体装置の入力バッファは、ＴＴＬレベルの入力信号を受取ってＣＭＯＳレベルに変換された内部信号を発生する入力バッファであって、前記ＴＴＬレベルの入力信号を反転及びバッファリングするＴＴＬ反転バッファと、前記ＴＴＬ反転バッファの出力信号を反転及びバッファリングする第１反転ドライバーと、前記入力信号及び前記第１反転ドライバーの出力信号に応答して前記ＴＴＬ反転バッファの出力端に電流を供給する電流供給器とを具備することを特徴とする。
【０００８】
また、前記本発明の他の側面に係る入力バッファは、例えば、大きな負荷を有する出力ラインを駆動するために、前記第１反転ドライバーの出力信号を再び反転及びバッファリングして前記内部信号を発生する第２反転ドライバーをさらに具備する。
【０００９】
前記電流供給器は、ソースに電源供給電圧が印加され、ゲートに前記第１反転ドライバーの出力信号が印加される第１ＰＭＯＳトランジスタと、ソースに前記第１ＰＭＯＳトランジスタのドレインが接続され、ゲートに前記入力信号が印加され、ドレインに前記出力端が接続された第２ＰＭＯＳトランジスタとを含む。
【００１０】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態を説明する。
【００１１】
図３は、本発明の好適な実施の形態に係る入力バッファの構成を示す図である。図３に示すように、本発明の好適な実施の形態に係る入力バッファは、ＴＴＬ反転バッファ２１と、第１反転ドライバー２３と、第２反転ドライバー２５と、電流供給器２７を具備する。
【００１２】
ＴＴＬ反転バッファ２１は、半導体装置の外部からパッドに印加されるＴＴＬレベルの入力信号ＩＮＰＵＴを受取り、これを反転及びバッファリングする。第１反転ドライバー２３は、ＴＴＬ反転バッファ２１の出力信号を反転及びバッファリングする。また、第２反転ドライバー２５は、大きな負荷を有する出力ラインを駆動するために設けられており、第１反転ドライバー２３の出力信号を再び反転及びバッファリングして内部信号ＯＵＴＰＵＴを発生する。電流供給器２７は、入力信号ＩＮＰＵＴ及び前記第１反転ドライバー２３の出力信号に応答して、ＴＴＬ反転バッファ２１の出力端Ｘに電流を供給する。
【００１３】
ＴＴＬ反転バッファ２１及び第１反転ドライバー２３は、必要に応じて種々の論理回路で構成することができる。図３は、ＴＴＬ反転バッファ２１及び第１反転ドライバー２３をインバータ型で構成した例である。
【００１４】
ここで、ＴＴＬ反転バッファ２１は、ソースに電源供給電圧ＶＤＤが印加され、ゲートに入力信号ＩＮＰＵＴが印加され、ドレインに出力端Ｘが接続されたＰＭＯＳトランジスタＰ２１と、ドレインに出力端Ｘが接続され、ゲートに入力信号ＩＮＰＵＴが印加される第１ＮＭＯＳトランジスタＮ２１と、ドレインに第１ＮＭＯＳトランジスタＮ２１のソースが接続され、ゲートに入力信号ＩＮＰＵＴが印加され、ソースに接地電圧ＶＳＳが印加される第２ＮＭＯＳトランジスタＮ２２とを有する。
【００１５】
また、第１反転ドライバー２３は、ソースに電源供給電圧ＶＤＤが印加され、ゲートにＴＴＬ反転バッファ２１の出力信号が印加されるＰＭＯＳトランジスタＰ２２と、ドレインにＰＭＯＳトランジスタＰ２２のドレインである出力端が接続され、ゲートにＴＴＬ反転バッファ２１の出力信号が印加され、ソースに接地電圧ＶＳＳが印加されるＮＭＯＳトランジスタＮ２３を有する。
【００１６】
この実施の形態の特徴部である電流供給器２７は、ソースに電源供給電圧ＶＤＤが印加され、ゲートに第１反転ドライバー２３の出力信号が印加される第１ＰＭＯＳトランジスタＰ２３と、ソースに第１ＰＭＯＳトランジスタＰ２３のドレインが接続され、ゲートに入力信号ＩＮＰＵＴが印加され、ドレインにＴＴＬ反転バッファ２１の出力端Ｘが接続された第２ＰＭＯＳトランジスタＰ２４とを有する。電流供給器２７は、必要に応じて他の回路で構成することができる。
【００１７】
以下、図３に示す入力バッファの動作を説明する。
【００１８】
入力信号ＩＮＰＵＴが論理”ロー”の場合、電源供給電圧ＶＤＤとＴＴＬ反転バッファ２１の出力端Ｘとの間には２つの電流パスが存在する。即ち、入力信号ＩＮＰＵＴにより制御されるＴＴＬ反転バッファのＰＭＯＳトランジスタＰ２１を通る第１電流パスと、第１反転ドライバー２３の出力信号及び入力信号ＩＮＰＵＴにより各々制御される電流供給器２７のＰＭＯＳトランジスタＰ２３及びＰ２４を通る第２電流パスとが、電源供給電圧ＶＤＤとＴＴＬ反転バッファ２１の出力端Ｘとの間に存在する。
【００１９】
従って、入力信号ＩＮＰＵＴが論理”ロー”の場合は、電流供給器２７のＰＭＯＳトランジスタＰ２３及びＰ２４を通る第２電流パスを経て出力端Ｘにさらに多くの電流が供給されることにより、出力端Ｘがさらに強く論理”ハイ”に駆動される。これにより、半導体装置の内部で電源供給電圧ＶＤＤノイズ及び接地電圧ＶＳＳノイズが発生しても、入力バッファの出力信号である内部信号ＯＵＴＰＵＴに現れるＶＤＤノイズ及びＶＳＳノイズの影響は微々たるものである。
【００２０】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【００２１】
【発明の効果】
本発明に係る入力バッファによれば、半導体装置を安定して動作させることができる。
【００２２】
【図面の簡単な説明】
【図１】従来の一般的なＴＴＬ入力バッファの回路図である。
【図２】ＶＤＤノイズ及びＶＳＳノイズの発生時における図１に示す従来の入力バッファの動作を示すタイミング図である。
【図３】本発明の好適な実施の形態に係る入力バッファの回路図である。
【符号の説明】
２１ ＴＴＬ反転バッファ
２３ 第１反転ドライバー
２５ 第２反転ドライバー
２７ 電流供給器
【発明の属する技術分野】
本発明は、半導体装置に係り、特に半導体装置の入力バッファに関する。
【０００２】
【従来の技術】
入力バッファは、半導体装置の外部から印加される信号をチップ内で用いられる内部信号に変換する役割を果たす。特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）装置で通常使用されるＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）入力バッファは、外部から印加されるＴＴＬレベルの入力信号を入力としてチップ内部で使用されるＣＭＯＳレベルの内部信号に変換する回路である。従って、半導体装置は、ＣＭＯＳレベルに変換された内部信号により動作するので、入力バッファの出力信号である内部信号は安定した電圧レベルを維持するべきである。
【０００３】
図１は、半導体装置に用いられる従来の一般のＴＴＬ入力バッファの回路図である。図１に示すように、従来のＴＴＬ入力バッファは、ＴＴＬレベルの入力信号ＩＮＰＵＴを受取って、これを反転及びバッファリングするＴＴＬ反転バッファ１１と、ＴＴＬ反転バッファ１１の出力信号を再び反転及びバッファリングする第１反転ドライバー１３とを具備する。また、通常、入力バッファは、大きな負荷を有する出力ラインを駆動するために、第１反転ドライバー１３の出力信号を再び反転及びバッファリングして内部信号ＯＵＴＰＵＴを発生する第２反転ドライバー１５をさらに具備する。参照符号Ｐ１１、Ｐ１２はＰＭＯＳトランジスタを示し、Ｎ１１、Ｎ１２及びＮ１３はＮＭＯＳトランジスタを示す。
【０００４】
前述したように、半導体装置は、入力バッファによりＣＭＯＳレベルに変換された内部信号ＯＵＴＰＵＴにより動作するので、該入力バッファは、外部から印加されるＴＴＬレベルの入力信号ＩＮＰＵＴを受取って安定したＣＭＯＳレベルを維持する内部信号ＯＵＴＰＵＴを発生させるべきである。
【０００５】
特に、ＤＲＡＭでは、入力バッファがＴＴＬレベルのチップイネーブル信号を受取ってＤＲＡＭを活性化させる内部信号を発生させる。即ち、ＴＴＬレベルのチップイネーブル信号が論理”ハイ”から論理”ロー”に遷移し、内部信号ＯＵＴＰＵＴが論理”ロー”から論理”ハイ”に遷移することにより、ＤＲＡＭは活性化される。従って、ＤＲＡＭでは、安定したレベルを維持する内部信号ＯＵＴＰＵＴを発生させることがさらに重要である。ところが、図２に示すタイミング図から理解されるように、従来の入力バッファでは、半導体装置の内部で発生するノイズ、例えばＤＲＡＭの場合、ビットラインセンシングノイズやデータ出力ノイズ等の電源供給電圧（ＶＤＤ）ノイズ又は接地電圧（ＶＳＳ）ノイズにより、内部信号ＯＵＴＰＵＴが歪曲することがある。このため、半導体装置が正常に動作しない恐れがある。
【０００６】
【発明が解決しようとする課題】
本発明は、上記の事情に鑑みてなされたものであり、その目的は、ＶＤＤノイズ及びＶＳＳノイズの影響の少ない入力バッファを提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る半導体装置の入力バッファは、ＴＴＬレベルの入力信号を受取ってＣＭＯＳレベルに変換された内部信号を発生する入力バッファであって、前記ＴＴＬレベルの入力信号を反転及びバッファリングするＴＴＬ反転バッファと、前記ＴＴＬ反転バッファの出力信号を反転及びバッファリングする第１反転ドライバーと、前記入力信号及び前記第１反転ドライバーの出力信号に応答して前記ＴＴＬ反転バッファの出力端に電流を供給する電流供給器とを具備することを特徴とする。
【０００８】
また、前記本発明の他の側面に係る入力バッファは、例えば、大きな負荷を有する出力ラインを駆動するために、前記第１反転ドライバーの出力信号を再び反転及びバッファリングして前記内部信号を発生する第２反転ドライバーをさらに具備する。
【０００９】
前記電流供給器は、ソースに電源供給電圧が印加され、ゲートに前記第１反転ドライバーの出力信号が印加される第１ＰＭＯＳトランジスタと、ソースに前記第１ＰＭＯＳトランジスタのドレインが接続され、ゲートに前記入力信号が印加され、ドレインに前記出力端が接続された第２ＰＭＯＳトランジスタとを含む。
【００１０】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態を説明する。
【００１１】
図３は、本発明の好適な実施の形態に係る入力バッファの構成を示す図である。図３に示すように、本発明の好適な実施の形態に係る入力バッファは、ＴＴＬ反転バッファ２１と、第１反転ドライバー２３と、第２反転ドライバー２５と、電流供給器２７を具備する。
【００１２】
ＴＴＬ反転バッファ２１は、半導体装置の外部からパッドに印加されるＴＴＬレベルの入力信号ＩＮＰＵＴを受取り、これを反転及びバッファリングする。第１反転ドライバー２３は、ＴＴＬ反転バッファ２１の出力信号を反転及びバッファリングする。また、第２反転ドライバー２５は、大きな負荷を有する出力ラインを駆動するために設けられており、第１反転ドライバー２３の出力信号を再び反転及びバッファリングして内部信号ＯＵＴＰＵＴを発生する。電流供給器２７は、入力信号ＩＮＰＵＴ及び前記第１反転ドライバー２３の出力信号に応答して、ＴＴＬ反転バッファ２１の出力端Ｘに電流を供給する。
【００１３】
ＴＴＬ反転バッファ２１及び第１反転ドライバー２３は、必要に応じて種々の論理回路で構成することができる。図３は、ＴＴＬ反転バッファ２１及び第１反転ドライバー２３をインバータ型で構成した例である。
【００１４】
ここで、ＴＴＬ反転バッファ２１は、ソースに電源供給電圧ＶＤＤが印加され、ゲートに入力信号ＩＮＰＵＴが印加され、ドレインに出力端Ｘが接続されたＰＭＯＳトランジスタＰ２１と、ドレインに出力端Ｘが接続され、ゲートに入力信号ＩＮＰＵＴが印加される第１ＮＭＯＳトランジスタＮ２１と、ドレインに第１ＮＭＯＳトランジスタＮ２１のソースが接続され、ゲートに入力信号ＩＮＰＵＴが印加され、ソースに接地電圧ＶＳＳが印加される第２ＮＭＯＳトランジスタＮ２２とを有する。
【００１５】
また、第１反転ドライバー２３は、ソースに電源供給電圧ＶＤＤが印加され、ゲートにＴＴＬ反転バッファ２１の出力信号が印加されるＰＭＯＳトランジスタＰ２２と、ドレインにＰＭＯＳトランジスタＰ２２のドレインである出力端が接続され、ゲートにＴＴＬ反転バッファ２１の出力信号が印加され、ソースに接地電圧ＶＳＳが印加されるＮＭＯＳトランジスタＮ２３を有する。
【００１６】
この実施の形態の特徴部である電流供給器２７は、ソースに電源供給電圧ＶＤＤが印加され、ゲートに第１反転ドライバー２３の出力信号が印加される第１ＰＭＯＳトランジスタＰ２３と、ソースに第１ＰＭＯＳトランジスタＰ２３のドレインが接続され、ゲートに入力信号ＩＮＰＵＴが印加され、ドレインにＴＴＬ反転バッファ２１の出力端Ｘが接続された第２ＰＭＯＳトランジスタＰ２４とを有する。電流供給器２７は、必要に応じて他の回路で構成することができる。
【００１７】
以下、図３に示す入力バッファの動作を説明する。
【００１８】
入力信号ＩＮＰＵＴが論理”ロー”の場合、電源供給電圧ＶＤＤとＴＴＬ反転バッファ２１の出力端Ｘとの間には２つの電流パスが存在する。即ち、入力信号ＩＮＰＵＴにより制御されるＴＴＬ反転バッファのＰＭＯＳトランジスタＰ２１を通る第１電流パスと、第１反転ドライバー２３の出力信号及び入力信号ＩＮＰＵＴにより各々制御される電流供給器２７のＰＭＯＳトランジスタＰ２３及びＰ２４を通る第２電流パスとが、電源供給電圧ＶＤＤとＴＴＬ反転バッファ２１の出力端Ｘとの間に存在する。
【００１９】
従って、入力信号ＩＮＰＵＴが論理”ロー”の場合は、電流供給器２７のＰＭＯＳトランジスタＰ２３及びＰ２４を通る第２電流パスを経て出力端Ｘにさらに多くの電流が供給されることにより、出力端Ｘがさらに強く論理”ハイ”に駆動される。これにより、半導体装置の内部で電源供給電圧ＶＤＤノイズ及び接地電圧ＶＳＳノイズが発生しても、入力バッファの出力信号である内部信号ＯＵＴＰＵＴに現れるＶＤＤノイズ及びＶＳＳノイズの影響は微々たるものである。
【００２０】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【００２１】
【発明の効果】
本発明に係る入力バッファによれば、半導体装置を安定して動作させることができる。
【００２２】
【図面の簡単な説明】
【図１】従来の一般的なＴＴＬ入力バッファの回路図である。
【図２】ＶＤＤノイズ及びＶＳＳノイズの発生時における図１に示す従来の入力バッファの動作を示すタイミング図である。
【図３】本発明の好適な実施の形態に係る入力バッファの回路図である。
【符号の説明】
２１ ＴＴＬ反転バッファ
２３ 第１反転ドライバー
２５ 第２反転ドライバー
２７ 電流供給器
Claims (7)
- ＴＴＬレベルの入力信号を受取ってＣＭＯＳレベルに変換された内部信号を発生する入力バッファにおいて、
前記ＴＴＬレベルの入力信号を反転及びバッファリングするＴＴＬ反転バッファと、
前記ＴＴＬ反転バッファの出力信号を反転及びバッファリングする第１反転ドライバーと、
前記入力信号及び前記第１反転ドライバーの出力信号に応答して前記ＴＴＬ反転バッファの出力端に電流を供給する電流供給器と、
を具備することを特徴とする半導体装置の入力バッファ。 - 前記第１反転ドライバーの出力信号を反転及びバッファリングして前記内部信号を発生する第２反転ドライバーをさらに具備することを特徴とする請求項１に記載の半導体装置の入力バッファ。
- 前記ＴＴＬ反転バッファは、
ソースに電源供給電圧が印加され、ゲートに前記入力信号が印加され、ドレインに前記出力端が接続されたＰＭＯＳトランジスタと、
ドレインに前記出力端が接続され、ゲートに前記入力信号の印加される第１ＮＭＯＳトランジスタと、
ドレインに第１ＮＭＯＳトランジスタのソースが接続され、ゲートに前記入力信号が印加され、ソースに接地電圧が印加される第２ＮＭＯＳトランジスタと、
を具備することを特徴とする請求項１に記載の半導体装置の入力バッファ。 - 前記電流供給器は、
ソースに電源供給電圧が印加され、ゲートに前記第１反転ドライバーの出力信号が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレインが接続され、ゲートに前記入力信号が印加され、ドレインに前記出力端が接続される第２ＰＭＯＳトランジスタと、
を具備することを特徴とする請求項１に記載の半導体装置の入力バッファ。 - パッドに印加される入力信号を受取って反転及びバッファリングする反転バッファと、
前記反転バッファの出力信号を反転させる第１反転器と、
を具備し、前記入力信号により制御される第１電流パスと、前記第１反転器の出力信号及び前記入力信号により制御される第２電流パスとが前記電源供給電圧と前記反転バッファの出力端との間に同時に存在することを特徴とする半導体装置の入力バッファ。 - 前記第１反転器の出力信号を反転及びバッファリングして内部信号を発生する第２反転器をさらに具備することを特徴とする請求項５に記載の半導体装置の入力バッファ。
- 前記反転バッファは、
ソースに電源供給電圧が印加され、ゲートに前記入力信号が印加され、ドレインに前記出力端が接続される第１ＰＭＯＳトランジスタと、
ソースに電源供給電圧が印加され、ゲートに前記第１反転器の出力信号が印加される第２ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレインが接続され、ゲートに前記入力信号が印加され、ドレインに前記出力端が接続された第３ＰＭＯＳトランジスタと、
ドレインに前記出力端が接続され、ゲートに前記入力信号が印加される第１ＮＭＯＳトランジスタと、
ドレインに前記第１ＮＭＯＳトランジスタのソースが接続され、ゲートに前記入力信号が印加され、ソースに接地電圧の印加される第２ＮＭＯＳトランジスタと、
を具備することを特徴とする請求項５に記載の半導体装置の入力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046186A KR100275721B1 (ko) | 1997-09-08 | 1997-09-08 | 반도체장치의 입력버퍼 |
| KR97-46186 | 1997-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1198002A JPH1198002A (ja) | 1999-04-09 |
| JP3632819B2 true JP3632819B2 (ja) | 2005-03-23 |
Family
ID=19520989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12920298A Expired - Fee Related JP3632819B2 (ja) | 1997-09-08 | 1998-05-12 | 半導体装置の入力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6097216A (ja) |
| JP (1) | JP3632819B2 (ja) |
| KR (1) | KR100275721B1 (ja) |
| TW (1) | TW432681B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468758B1 (ko) * | 2002-08-07 | 2005-01-29 | 삼성전자주식회사 | 고속 신호전송을 위한 신호버퍼 및 이를 구비하는신호라인 구동회로 |
| JP4804926B2 (ja) * | 2006-01-12 | 2011-11-02 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| US7830176B2 (en) * | 2006-07-27 | 2010-11-09 | Arm Limited | Controlling signal levels on a signal line within an integrated circuit |
| CN100561869C (zh) * | 2007-05-23 | 2009-11-18 | 中芯国际集成电路制造(上海)有限公司 | 电平转换电路 |
| US7868666B2 (en) * | 2009-04-08 | 2011-01-11 | Fairchild Semiconductor Corporation | Low-quiescent-current buffer |
| US11750201B2 (en) | 2019-09-06 | 2023-09-05 | SK Hynix Inc. | Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit |
| US11206026B2 (en) | 2019-09-06 | 2021-12-21 | SK Hynix Inc. | Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612461A (en) * | 1984-02-09 | 1986-09-16 | Motorola, Inc. | High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting |
| US5223751A (en) * | 1991-10-29 | 1993-06-29 | Vlsi Technology, Inc. | Logic level shifter for 3 volt cmos to 5 volt cmos or ttl |
| US5304867A (en) * | 1991-12-12 | 1994-04-19 | At&T Bell Laboratories | CMOS input buffer with high speed and low power |
| US5892372A (en) * | 1997-01-27 | 1999-04-06 | International Business Machines Corporation | Creating inversions in ripple domino logic |
-
1997
- 1997-09-08 KR KR1019970046186A patent/KR100275721B1/ko not_active IP Right Cessation
-
1998
- 1998-04-10 TW TW087105447A patent/TW432681B/zh not_active IP Right Cessation
- 1998-05-12 JP JP12920298A patent/JP3632819B2/ja not_active Expired - Fee Related
- 1998-09-08 US US09/149,357 patent/US6097216A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100275721B1 (ko) | 2000-12-15 |
| US6097216A (en) | 2000-08-01 |
| KR19990024820A (ko) | 1999-04-06 |
| JPH1198002A (ja) | 1999-04-09 |
| TW432681B (en) | 2001-05-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041119 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041215 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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