KR100280465B1 - 신호전송회로 - Google Patents

Abstract

본 발명은 신호전송회로에 관한 것으로, 종래의 기술에 있어서는 데이터를 전달하기 위해서는 1 라인당 1개의 데이터만이 전송 가능함으로써, 데이터 전송 효율이 저감되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 입력신호와 클럭신호를 입력받아 3로직 데이터를 생성하기 위한 3가지 레벨(하이,센터,로우)신호를 만들어 출력하는 코딩부와; 상기 코딩부에서 출력되는 신호를 입력받아 그 입력된 신호의 레벨에 따른 전압을 선택하여 출력하는 3로직 전송부와; 상기 3로직 전송부로부터 출력되는 전압을 입력받아 각기 다른 값을 가진 신호를 출력하는 3로직 수신부와; 상기 3로직 수신부로부터 입력되는 신호를 이용하여 입력신호와 클럭신호를 재생산하는 디코딩부로 구성한 장치를 제공하여 데이터 전송을 위한 데이터 라인을 2개에서 1개로 줄임으로써, 데이터 전송의 효율이 증대되는 효과가 있다.

Description

신호전송회로{SIGNAL TRANSMISSION CIRCUIT}

본 발명은 신호전송회로에 관한 것으로, 특히 씨모스(CMOS)의 데이터 전송에 있어서, 하이(High), 센터(Center), 로우(Low)의 신호레벨을 이용하여 전송신호와 클럭신호를 하나의 라인으로 전송하게 하는 신호전송회로에 관한 것이다.

종래에 있어 씨모스의 데이터 전송은 '하이'와 '로우'의 두 레벨신호를 이용하여 전송하는데, 출력의 최소 한계값(V_OL)이 입력의 최소 한계값(V_IL)보다 작으면 '로우'로 검출되며, 출력의 최대 한계값(V_OH)이 입력의 최대 한계값(V_IH)보다 크면 '하이'로 검출된다.

따라서, 전송신호의 수에 따라 전송라인이 필요하였다.

상기와 같이 종래의 기술에 있어서는 데이터를 전달하기 위해서는 1 라인당 1개의 데이터만이 전송 가능함으로써, 데이터 전송 효율이 저감되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 하이(High), 센터(Center), 로우(Low)의 신호레벨을 이용하여 전송신호와 클럭신호를 하나의 라인으로 전송하게 하는 장치를 제공하는데, 그 목적이 있다.

도 1은 본 발명 신호전송회로의 구성을 보인 회로구성도.

도 2는 도 1에 있어서, 코딩부의 입력 및 그 코딩부의 코딩에 따른 3로직 전송부의 출력 파형도.

***도면의 주요 부분에 대한 부호의 설명***

10 : 코딩부 20 : 3로직 전송부

30 : 3로직 수신부 40 : 디코딩부

PM1∼PM3 : 피모스 트랜지스터 NM1∼NM4 : 엔모스 트랜지스터

NAD1∼NAD3 : 낸드게이트 AND1 : 앤드게이트

I1∼I4 : 인버터 DFF : 디 플립플롭

이와 같은 목적을 달성하기 위한 본 발명 신호전송회로는 전송신호와 제1인버터를 통해 반전된 클럭신호를 제1낸드게이트를 통해 낸드조합하여 제1출력신호로 출력하고, 상기 클럭신호를 제2출력신호로 출력함과 아울러 상기 클럭신호와 제2인버터를 통해 반전된 전송신호를 제2낸드게이트를 통해 낸드조합한 다음 제3인버터를 통해 반전하여 제3출력신호로 출력함으로써, 3로직신호의 중간신호를 생성시키는 코딩부와; 전원전압(VDD)과 접지 사이에 직렬접속된 제1피모스 및 제1엔모스 트랜지스터의 게이트에 각기 상기 코딩부의 제1,제3출력신호를 입력받고, 드레인이 절반의 전원전압(VDD/2)에 접속됨과 아울러 소스가 제1피모스 및 제1엔모스 트랜지스터의 접속점에 접속된 제2엔모스트랜지스터의 게이트에 상기 코딩부의 제2출력신호를 입력받아 상기 각 트랜지스터의 접속점으로부터 제1 내지 제3출력신호에 따른 3로직신호를 출력하는 3로직 전송부와; 전원전압과 접지 사이에 직렬접속되는 제2피모스 및 제3엔모스 트랜지스터의 게이트에 상기 3로직신호를 입력받아 그 공통 접속점으로부터 제1수신신호를 출력하고, 전원전압과 접지 사이에 직렬접속되며, 상기 제2피모스 트랜지스터에 비해 크기가 큰 제3피모스 트랜지스터와 상기 제3엔모스 트랜지스터에 비해 크기가 작은 제4엔모스 트랜지스터의 게이트에 상기 3로직신호를 입력받아 그 공통 접속점으로부터 제2수신신호를 출력하는 3로직 수신부와; 상기 제2수신신호와 제4인버터를 통해 반전된 제1수신신호를 앤드게이트를 통해 앤드조합하여 클럭신호로 출력함과 아울러 상기 제1,제2수신신호를 제3낸드게이트를 통해 낸드조합한 다음 디 플립플롭의 입력단자에 입력시키고, 상기 앤드게이트를 통해 출력되는 클럭신호를 디 플립플롭의 클럭단자에 입력시켜 그 디 플립플롭의 출력단자로부터 전송신호를 출력하는 디코딩부로 구성함을 특징으로 한다.

본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1은 본 발명 신호전송회로의 구성을 보인 회로구성도로서, 이에 도시한 바와 같이 전송신호(S1)와 제1인버터(I1)를 통해 반전된 클럭신호(CLK)를 제1낸드게이트(NAD1)를 통해 낸드조합하여 제1출력신호(H)로 출력하고, 상기 클럭신호(CLK)를 제2출력신호(C)로 출력함과 아울러 상기 클럭신호(C)와 제2인버터(I2)를 통해 반전된 전송신호(S1)를 제2낸드게이트(NAD2)를 통해 낸드조합한 다음 제3인버터(I3)를 통해 반전하여 제3출력신호(L)로 출력함으로써, 3로직신호(3LOGIC)의 중간신호를 생성시키는 코딩부(10)와; 전원전압(VDD)과 접지 사이에 직렬접속된 제1피모스 및 제1엔모스 트랜지스터(PM1,NM1)의 게이트에 각기 상기 코딩부(10)의 제1,제3출력신호(H,L)를 입력받고, 드레인이 절반의 전원전압(VDD/2)에 접속됨과 아울러 소스가 제1피모스 및 제1엔모스 트랜지스터(PM1,NM1)의 접속점에 접속된 제2엔모스트랜지스터(NM2)의 게이트에 상기 코딩부(10)의 제2출력신호(C)를 입력받아 상기 각 트랜지스터(PM1,NM1,NM2)의 접속점으로부터 제1 내지 제3출력신호(H,C,L)에 따른 3로직신호(3LOGIC)를 출력하는 3로직 전송부(20)와; 전원전압(VDD)과 접지 사이에 직렬접속되는 제2피모스 및 제3엔모스 트랜지스터(PM2,NM3)의 게이트에 상기 3로직신호(3LOGIC)를 입력받아 그 공통 접속점으로부터 제1수신신호(T1)를 출력하고, 전원전압(VDD)과 접지 사이에 직렬접속되며, 상기 제2피모스 트랜지스터(PM2)에 비해 크기가 큰 제3피모스 트랜지스터(PM3)와 상기 제3엔모스 트랜지스터(NM3)에 비해 크기가 작은 제4엔모스 트랜지스터(NM4)의 게이트에 상기 3로직신호(3LOGIC)를 입력받아 그 공통 접속점으로부터 제2수신신호(T2)를 출력하는 3로직 수신부(30)와; 상기 제2수신신호(T2)와 제4인버터(I4)를 통해 반전된 제1수신신호(T1)를 앤드게이트(AND1)를 통해 앤드조합하여 클럭신호(CLK)로 출력함과 아울러 상기 제1,제2수신신호(T1,T2)를 제3낸드게이트(NAD3)를 통해 낸드조합한 다음 디 플립플롭(DFF)의 입력단자(D)에 입력시키고, 상기 앤드게이트(AND1)를 통해 출력되는 클럭신호(CLK)를 디 플립플롭(DFF)의 클럭단자에 입력시켜 그 디 플립플롭(DFF)의 출력단자(Q)로부터 전송신호(S1)를 출력하는 디코딩부(40)로 구성된다.

이하, 상기한 바와같이 구성한 본 발명의 실시예에 대한 동작 과정 및 작용 효과를 상세히 설명한다.

먼저, 코딩부(10)는 입력되는 전송신호(S1)와 클럭신호(CLK)를 논리조합하여 3로직신호(3LOGIC)의 중간신호인 제1 내지 제3출력신호(H,C,L)를 생성한다. 이때, 제1,제3출력신호(H,L)는 전송신호(S1)가 '0'이면 '로우'와 '센터'상태가 출력되고, '1'이면 '하이'와 '센터'가 출력되며, 제2출력신호(C)는 클럭신호(CLK)가 그대로 출력된다.

그리고, 3로직 전송부(20)는 상기 코딩부(10)의 제1 내지 제3출력신호(H,C,L)를 입력받아 각 출력신호(H,C,L)에 따른 전원전압(VDD), 절반의 전원전압(VDD/2) 및 접지전위를 하나의 라인을 통해 출력함으로써, 3로직신호(3LOGIC)를 출력한다.

즉, 상기 전송신호(S1)가 '1'이면 제1피모스 트랜지스터(PM1)는 전원전압(VDD)을 3로직신호(3LOGIC)로 인가함과 아울러 제1엔모스 트랜지스터(NM1)는 절반의 전원전압(VDD/2)을 3로직신호(3LOGIC)로 인가하고, 제2엔모스 트랜지스터(NM2)는 턴-오프된다. 반대로 전송신호(S1)가 '0'이면 상기 제1피모스 트랜지스터(PM1)는 턴-오프되고, 상기 제1,2엔모스 트랜지스터(NM1,NM2)는 턴-온되어 접지전위가 3로직신호(3LOGIC)로 출력된다.

그리고, 3로직 수신부(30)는 각기 채널의 폭(W)과 길이(L)를 달리하는(PM2〈PM3, NM3〉NM4) 제2피모스 및 제3엔모스 트랜지스터(PM2,NM3)와 제3피모스 및 제4엔모스 트랜지스터(PM3,NM4)로 구성되는 각각의 인버터 출력에 의해 제1,제2수신신호(T1,T2)를 생성시킨다.

그리고, 디코딩부(40)는 상기 3로직 수신부(30)의 제1,제2수신신호(T1,T2)를 디코딩하여 원래의 클럭신호(CLK)와 전송신호(S1)를 출력한다.

일반적으로, 데이터 신호의 경우 하나의 라인을 통하여 1 bit의 데이터를 전송할 수 있고, 3 로직의 경우에는 1.5 bit의 데이터를 전송할 수 있다.

이때, 클럭신호와 같은 경우 전 상태의 반대 상태로 0.5 bit의 데이터만으로 처리가 가능하므로, 본 발명에서는 3 로직을 이용하여 하나의 라인으로 클럭신호와 전송신호를 전송할 수 있게 하였다.

즉, 클럭의 경우 하이전압에 0.5배로 스윙(swing)을 하게한 후, 데이터가 '0'이면 '로우'와 '센터'상태가 출력되고, 데이터가 '1'이면 '하이'와 '센터'가 나오게 함으로써, 코딩방식에 따라 도 2a, 도 2b와 같은 3로직신호(3LOGIC)가 생성될 수 있다. 이 3로직신호(3LOGIC)를 하나의 라인으로 전송한 후에 디코딩하여 원래의 신호로 변환함으로써, 결국 전송신호와 클럭신호를 한 라인으로 전송이 가능하게 된다.

상기한 바와같은 본 발명의 신호전송회로는 3 로직을 이용하여 전송신호와 클럭신호를 하나의 라인으로 전송함으로써, 신호전송의 효율을 증대시키는 효과가 있다.

Claims (1)

1. 전송신호와 제1인버터를 통해 반전된 클럭신호를 제1낸드게이트를 통해 낸드조합하여 제1출력신호로 출력하고, 상기 클럭신호를 제2출력신호로 출력함과 아울러 상기 클럭신호와 제2인버터를 통해 반전된 전송신호를 제2낸드게이트를 통해 낸드조합한 다음 제3인버터를 통해 반전하여 제3출력신호로 출력함으로써, 3로직신호의 중간신호를 생성시키는 코딩부와; 전원전압(VDD)과 접지 사이에 직렬접속된 제1피모스 및 제1엔모스 트랜지스터의 게이트에 각기 상기 코딩부의 제1,제3출력신호를 입력받고, 드레인이 절반의 전원전압(VDD/2)에 접속됨과 아울러 소스가 제1피모스 및 제1엔모스 트랜지스터의 접속점에 접속된 제2엔모스트랜지스터의 게이트에 상기 코딩부의 제2출력신호를 입력받아 상기 각 트랜지스터의 접속점으로부터 제1 내지 제3출력신호에 따른 3로직신호를 출력하는 3로직 전송부와; 전원전압과 접지 사이에 직렬접속되는 제2피모스 및 제3엔모스 트랜지스터의 게이트에 상기 3로직신호를 입력받아 그 공통 접속점으로부터 제1수신신호를 출력하고, 전원전압과 접지 사이에 직렬접속되며, 상기 제2피모스 트랜지스터에 비해 크기가 큰 제3피모스 트랜지스터와 상기 제3엔모스 트랜지스터에 비해 크기가 작은 제4엔모스 트랜지스터의 게이트에 상기 3로직신호를 입력받아 그 공통 접속점으로부터 제2수신신호를 출력하는 3로직 수신부와; 상기 제2수신신호와 제4인버터를 통해 반전된 제1수신신호를 앤드게이트를 통해 앤드조합하여 클럭신호로 출력함과 아울러 상기 제1,제2수신신호를 제3낸드게이트를 통해 낸드조합한 다음 디 플립플롭의 입력단자에 입력시키고, 상기 앤드게이트를 통해 출력되는 클럭신호를 디 플립플롭의 클럭단자에 입력시켜 그 디 플립플롭의 출력단자로부터 전송신호를 출력하는 디코딩부로 구성함을 특징으로 하는 신호전송회로.