KR20030001856A - 반도체 메모리 장치의 노이즈 검출 회로 - Google Patents

반도체 메모리 장치의 노이즈 검출 회로 Download PDF

Info

Publication number
KR20030001856A
KR20030001856A KR1020010037714A KR20010037714A KR20030001856A KR 20030001856 A KR20030001856 A KR 20030001856A KR 1020010037714 A KR1020010037714 A KR 1020010037714A KR 20010037714 A KR20010037714 A KR 20010037714A KR 20030001856 A KR20030001856 A KR 20030001856A
Authority
KR
South Korea
Prior art keywords
signal
noise
input
output
unit
Prior art date
Application number
KR1020010037714A
Other languages
English (en)
Other versions
KR100431290B1 (ko
Inventor
김상수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0037714A priority Critical patent/KR100431290B1/ko
Publication of KR20030001856A publication Critical patent/KR20030001856A/ko
Application granted granted Critical
Publication of KR100431290B1 publication Critical patent/KR100431290B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 입/출력회로의 접지라인(Vss)에서 발생된 노이즈를 검출하여 입력버퍼 및 입력래치 회로의 동작을 제어하도록 함으로써 노이즈에 대한 특성을 강화시킨 반도체 메모리 장치의 노이즈 검출 회로에 관한 것이다. 이를 위해 외부로부터 노이즈 검출 커맨드 신호를 수신하는 외부 입력 패드부와, 상기 외부 입력 패드부로부터 노이즈 검출 커맨드 신호를 수신하여 디코팅된 신호를 출력하는 커맨드 디코더부와, 상기 커맨드 디코더부의 출력신호에 의해 제 1 접지전압 라인과 제 2 접지전압 라인에서 발생된 노이즈를 수신하여 이를 검출한 신호로 발생하는 노이즈 검출부와, 상기 노이즈 검출부에서 발생된 검출신호에 의해 동작이 제어되는 데이터 입력부를 포함하여 구성된 것을 특징으로 한다.

Description

반도체 메모리 장치의 노이즈 검출 회로{NOISE DETECTION CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 노이즈 검출 회로에 관한 것으로, 특히 입/출력회로의 접지라인(Vss)에서 발생된 노이즈를 검출하여 입력버퍼 및 입력래치 회로의 동작을 제어하도록 함으로써 노이즈에 대한 특성을 강화시킨 반도체 메모리 장치의 노이즈 검출 회로에 관한 것이다.
도 1은 종래의 데이터 입/출력 회로부를 나타낸 블럭도이다.
도 1에 도시한 바와 같이 데이터 신호를 입/출력하기 위한 입/출력 패드부(10)와, 상기 입/출력 패드부(10)를 통해 수신된 데이터를 데이터 버스 센스 앰프(도면에 도시하지 않았음)로 출력하는 데이터 입력 회로부(100)와, 상기 데이터 버스 센스 앰프에서 출력된 데이터를 수신하여 상기 입/출력 패드부(10)로 데이터를 출력하는 데이터 출력 회로부(200)를 구비한다.
여기서, 상기 데이터 입력 회로부(100)는 상기 입/출력 패드부(10)를 통해 외부로부터 수신된 TTL 전위레벨의 입력신호를 내부의 CMOS 전위레벨로 변경하는 입력버퍼부(12)와, 상기 입력버퍼부(12)로부터 수신된 신호를 클럭에 동기시켜 출력하는 입력래치부(14)로 구성된다.
그리고 상기 데이터 출력 회로부(200)는 상기 데이터 버스 센스앰프로부터 수신된 신호를 래치시켜 출력하는 출력 래치부(18)와, 상기 출력 래치부(18)로부터 수신된 신호를 상기 입/출력 패드부(10)로 출력하는 출력 버퍼부(16)로 구성된다.
이와 같이 구성된 데이터 입/출력 회로부는 100㎒ 이하의 저속동작에서는 접지라인()에 노이즈가 발생되더라도 입력신호가 노이즈에 영향을 받지 않고 안정적으로 동작이 된다.
그러나 최근 들어 통신용 반도체뿐만 아니라 지금까지 저속 동작에 속하던 메모리도 400㎒ 이상의 고속동작을 하기 때문에 입력회로부분에서 발생되는 전력잡음 및 입출력회로로부터 발생되는 소수 캐리어들이 조밀하게 밀집되어 그 소수 캐리어들이 또 다른 입출력 회로로 침투하여 신호의 왜곡을 발생시키게 된다.
그러나 상기와 같이 구성된 종래의 데이터 입/출력 회로에 있어서는 다음과 같은 문제점이 있었다.
데이터 입력 회로부의 접지라인(Vss)에 노이즈가 발생되면, 100㎒ 이하의 저속 동작에서는 입력신호가 노이즈에 영향을 받지 않고 안정적으로 동작하지만, 400㎒ 이상의 고속동작에서는 입력 신호가 왜곡되어 신호의 전송속도를 저하시킨다.
따라서, 데이터 입력 회로부의 접지라인(Vss)에서 발생되는 노이즈가 입력 버퍼부의 기준전압(Vref)과 입력 래치부의 클럭신호(CLK)에 커플링 캡과 유도 인덕턴스 등의 노이즈로 작용하게 되어 입력신호를 왜곡시키고 전송속도를 저하시키게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 데이터 입력 회로부의 접지전압(Vss) 라인에 인가된 노이즈 성분을 검출하여 입력버퍼 및 래치회로의 동작을 제어하도록 함으로써 노이즈에 대한 동작 특성을 강화시킨 노이즈 검출 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 데이터 입출력 회로부를 나타낸 블록도
도 2a는 본 발명의 일실시예에 따른 노이즈 검출 회로를 나타낸 블록 구성도
도 2b는 도 2a에 도시된 노이즈 검출 회로를 이용한 데이터 입력 회로부를 나타낸 구성도
도 3은 2a에 도시된 노이즈 검출 회로의 동작 타이밍도
<도면의 주요 부분에 대한 부호의 설명>
20 : 외부 입력 패드부 22 : 커맨드 디코더부
24 : 전압 합산부 26 : 비교기
30 : 노이즈 검출부 32 : 데이터 입력 회로부의 접지전압 라인
34 : 데이터 출력 회로부의 접지전압 라인
120 : 데이터 입력 회로부
140 : 입력버퍼부 160 : 입력래치부
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 노이즈검출 회로는 외부로부터 노이즈 검출 커맨드 신호를 수신하는 외부 입력 패드부와, 상기 외부 입력 패드부로부터 노이즈 검출 커맨드 신호를 수신하여 디코팅된 신호를 출력하는 커맨드 디코더부와, 상기 커맨드 디코더부의 출력신호에 의해 제 1 접지전압 라인과 제 2 접지전압 라인에서 발생된 노이즈를 수신하여 이를 검출한 신호로 발생하는 노이즈 검출부와, 상기 노이즈 검출부에서 발생된 검출신호에 의해 동작이 제어되는 데이터 입력부를 포함하여 구성된 것을 특징으로 한다.
또한, 본 발명의 반도체 메모리 장치의 노이즈 검출회로는 상기 노이즈 검출부는 상기 커맨드 디코더부에서 출력된 검출신호에 의해 제 1 접지전압 라인에서 발생된 노이즈를 드레인측으로 전송하는 제 1 MOS 트랜지스터와, 상기 커맨드 디코더부에서 출력된 검출신호에 의해 제 2 접지전압 라인에서 발생된 노이즈를 드레인측으로 전송하는 제 2 MOS 트랜지스터와, 상기 제 1, 제 2 MOS 트랜지스터를 통해 수신된 제 1, 제 2 접지라인에서 발생된 노이즈를 합쳐서 출력하는 전압 가산부와, 상기 전압 가산부에서 출력된 신호와 기준전압을 비교한 신호를 발생하는 비교부로 구성되는 것을 특징으로 한다.
또한, 상기 제 1 접지전압 라인은 데이터 입력 회로부의 입력버퍼부와 입력래치부의 접지전압 라인이고, 상기 제 2 접지전압 라인은 데이터 출력 회로부의 출력버퍼부와 출력래치부의 접지전압 라인인 것을 특징으로 한다.
또한, 상기 제 1, 제 2 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.
또한, 상기 데이터 입력부는 상기 외부 입력 패드부를 통해 수신된 데이터신호를 상기 노이즈 검출부에서 발생된 신호에 의해 기준전압과 비교 증폭하여 출력하는 입력버퍼부와, 상기 입력버퍼부에서 출력된 신호를 상기 노이즈 검출부에서 발생된 신호에 의해 클럭신호에 동기시켜 래치시킨 신호를 출력하는 입력래치부로 구성됨을 특징으로 한다.
또한, 상기 입력버퍼부는 상기 노이즈 검출부에서 출력된 신호에 의해 제 1 노드와 제 2 노드로 전원전압을 공급하는 커런트 미러형의 제 3, 제 4 PMOS 트랜지스터와, 상기 외부 입력 패드부를 통해 수신된 신호에 의해 상기 제 1 노드의 전압을 제 3 노드로 전송하는 제 1 NMOS 트랜지스터와, 상기 제 2 노드의 전압을 기준전압에 의해 상기 제 3 노드로 전송하는 제 2 NMOS 트랜지스터와, 상기 제 3 노드의 전압을 인에이블 신호에 의해 접지전압으로 방전시키는 제 3 NMOS 트랜지스터로 구성됨을 특징으로 한다.
또한, 상기 제 1, 제 2 PMOS 트랜지스터는 NMOS 트랜지스터로 사용할 수 있는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 노이즈 검출 회로에 대하여 보다 상세히 설명하면 다음과 같다.
도 2a는 본 발명의 일실시예에 따른 노이즈 검출 회로를 나타낸 블록 구성도이고, 도 2b는 도 2a에 도시된 노이즈 검출 회로를 이용한 데이터 입력 회로부의 구성도이다.
도 2a에 도시한 바와 같이 외부로부터 노이즈 검출 커맨드 신호(NC)를 수신하는 외부 입력 패드부(20)와, 상기 외부 입력 패드부(20)로부터 수신된 노이즈 커맨드 신호(NC)를 수신하여 디코팅된 신호(NS)를 출력하는 커맨드 디코더부(22)와, 상기 커맨드 디코더부(22)의 출력신호(NS)에 의해 데이터 입력 회로부의 접지전압(Vss) 라인(32)과 데이터 출력 회로부의 접지전압(Vss) 라인(34)에서 발생된 노이즈를 수신한 후, 노이즈를 검출한 신호(VA)를 발생하는 노이즈 검출부(30)와, 상기 노이즈 검출부(30)에서 발생된 노이즈 검출신호(VA)에 의해 각각 동작이 제어되는 데이터 입력 회로부(120)를 구비한다.
여기서, 상기 노이즈 검출부(30)는 상기 커맨드 디코더부(22)에서 출력된 검출신호(NS)에 의해 상기 데이터 입력 회로부의 접지전압(Vss) 라인(32)에서 발생된 노이즈를 드레인측으로 전송하는 제 1 PMOS 트랜지스터(P1)와, 상기 커맨드 디코더부(22)에서 출력된 검출신호(NS)에 의해 상기 데이터 출력 회로부의 접지전압(Vss)라인(34)에서 발생된 노이즈를 드레인측으로 전송하는 제 2 PMOS 트랜지스터(P2)와, 상기 제 1, 제 2 PMOS 트랜지스터(P1)(P2)를 통해 수신된 데이터 입력 회로부의 접지저압(Vss) 라인(32)에서 발생된 노이즈와 상기 데이터 출력 회로부의 접지전압(Vss) 라인(34)에서 발생된 노이즈를 합쳐서 출력하는 전압 가산부(24)와, 상기 전압 가산부(24)에서 출력된 신호(VB)와 기준전압(Vref)을 비교한 신호(VA)를 발생하는 비교부(26)로 구성된다.
그리고 상기 데이터 입력 회로부(120)는 도 2b에 도시한 바와 같이 상기 외부 입력 패드부(20)를 통해 수신된 데이터 신호를 상기 노이즈 검출부(30)에서 발생된 신호(VA)에 의해 기준전압(Vref)과 비교 증폭하여 출력하는 입력버퍼부(140)와, 상기 입력버퍼부(140)에서 출력된 신호를 상기 노이즈 검출부(30)에서 발생된 신호(VA)에 의해 클럭신호(CLK)에 동기시켜 래치시킨 신호(Vout)를 출력하는 입력래치부(160)로 구성된다.
이때, 상기 입력버퍼부(160)는 상기 노이즈 검출부(30)의 출력신호(VA)에 의해 노드(Nd1)와 노드(Nd2)로 전원전압(Vdd)을 공급하는 커런트 미러형의 제 3, 제 4 PMOS 트랜지스터(P3)(P4)와, 상기 외부 입력 패드부(20)를 통해 수신된 신호에 의해 상기 노드(Nd1)의 전압을 노드(Nd3)로 전송하는 제 1 NMOS 트랜지스터(N1)와, 상기 노드(Nd2)의 전압을 기준전압(Vref)에 의해 상기 노드(Nd3)로 전송하는 제 2 NMOS 트랜지스터(N2)와, 상기 노드(Nd3)의 전압을 인에이블 신호(뚜)에 의해 접지전압(Vss)으로 방전시키는 제 3 NMOS 트랜지스터(N3)로 구성된다.
상기와 같이 구성된 본 발명의 일실시예에 따른 노이즈 검출 회로의 동작에 대하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 노이즈 검출 회로의 동작 타이밍도이다.
먼저, 노이즈 검출 커맨드 신호(NC)를 상기 외부 입력 패드부(10)에 수신한 후, 상기 커맨드 디코더부(22)는 노이즈 검출 커맨드 신호(NC)를 디코딩하여 노이즈 검출 커맨드 신호(NS)를 출력하면, 상기 노이즈 검출부(30)는 상기 노이즈 검출 커맨드 신호(NS)가 '로우'로 액티브될 때 상기 제 1, 제 2 PMOS 트랜지스터(P1)(P2)가 턴-온되어 상기 데이터 입력 회로부의 접지전압(Vss)라인(32)과 상기 데이터 출력 회로부의 접지전압(Vss) 라인(34)에서발생된 노이즈를 상기 전압 가산부(24)로 출력한다.
이때, 상기 전압 가산부(24)는 제 1, 제 2 PMOS 트랜지스터(P1)(P2)를 통해 수신된 노이즈를 합한 신호(VB)를 상기 비교부(26)로 출력한다.
그리고 상기 비교부(26)는 전압 가산부(24)로부터 수신된 신호(VB)와 기준전압(Vref)을 비교하여 상기 전압 가산부(24)로부터 수신된 신호(VB)가 상기 기준전압(Vref)보다 높을 경우 '하이' 상태를 갖고, 낮을 경우 '로우' 상태를 갖는 펄스신호(VA)를 발생한다.
즉, 상기 데이터 입력 회로부의 접지전압(Vss) 라인(32)과 상기 데이터 출력 회로부의 접지전압(Vss) 라인(34)에서 발생된 노이즈가 입력신호에 영향을 미칠 정도로 높은 전압레벨을 가질 때에는 상기 입력버퍼부(140)와 입력래치부(160)의 동작을 제어한다.
다시 말해, 상기 노이즈 검출부(30)로부터 출력된 검출 신호(VA)가 '하이' 상태이면, 상기 입력버퍼부(140)의 제 3, 제 4 PMOS 트랜지스터(P3)(P4)를 턴-오프시켜 오동작을 방지시킨다. 즉, 상기 노이즈 검출부(30)로부터 출력된 검출 신호(VA)가 '하이'상태이면 상기 입력래치부(160)가 동작하지 못하도록 제어함으로써 노이즈에 의해 원하지 않은 데이터가 출력되는 것을 막을 수 있다.
이상에서 설명한 바와 같이 본 발명의 노이즈 검출 회로에 의하면, 데이터를입력하는 입력 회로부의 발생되는 노이즈를 검출하고, 이 검출된 신호에 의해 입력버퍼 및 입력래치회로의 동작을 제어함으로써 노이즈에 대한 특성을 강화시킬 수 있다.
또한, 생산단계에서 발생될 수 있는 입력 노이즈로 인한 저수율 문제를 해결할 수 있으며, 이로 인해 제품의 품질을 향상시킬 수 있다.
아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아햐 할 것이다.

Claims (7)

  1. 외부로부터 노이즈 검출 커맨드 신호를 수신하는 외부 입력 패드부와,
    상기 외부 입력 패드부로부터 노이즈 검출 커맨드 신호를 수신하여 디코팅된 신호를 출력하는 커맨드 디코더부와,
    상기 커맨드 디코더부의 출력신호에 의해 제 1 접지전압 라인과 제 2 접지전압 라인에서 발생된 노이즈를 수신하여 이를 검출한 신호로 발생하는 노이즈 검출부와,
    상기 노이즈 검출부에서 발생된 검출신호에 의해 동작이 제어되는 데이터 입력부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 노이즈 검출 회로.
  2. 제 1 항에 있어서,
    상기 노이즈 검출부는 상기 커맨드 디코더부에서 출력된 검출신호에 의해 제 1 접지전압 라인에서 발생된 노이즈를 드레인측으로 전송하는 제 1 MOS 트랜지스터와,
    상기 커맨드 디코더부에서 출력된 검출신호에 의해 제 2 접지전압 라인에서 발생된 노이즈를 드레인측으로 전송하는 제 2 MOS 트랜지스터와,
    상기 제 1, 제 2 MOS 트랜지스터를 통해 수신된 제 1, 제 2 접지라인에서 발생된 노이즈를 합쳐서 출력하는 전압 가산부와,
    상기 전압 가산부에서 출력된 신호와 기준전압을 비교한 신호를 발생하는 비교부로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 노이즈 검출 회로.
  3. 제 1 항 및 제 2 항에 있어서,
    상기 제 1 접지전압 라인은 데이터 입력 회로부의 입력버퍼부와 입력래치부의 접지전압 라인이고, 상기 제 2 접지전압 라인은 데이터 출력 회로부의 출력버퍼부와 출력래치부의 접지전압 라인 인 것을 특징으로 하는 반도체 메모리 장치의 노이즈 검출 회로.
  4. 제 2 항에 있어서,
    상기 제 1, 제 2 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 노이즈 검출 회로.
  5. 제 1 항에 있어서,
    상기 데이터 입력부는 상기 외부 입력 패드부를 통해 수신된 데이터 신호를 상기 노이즈 검출부에서 발생된 신호에 의해 기준전압과 비교 증폭하여 출력하는 입력버퍼부와,
    상기 입력버퍼부에서 출력된 신호를 상기 노이즈 검출부에서 발생된 신호에 의해 클럭신호에 동기시켜 래치시킨 신호를 출력하는 입력래치부로 구성됨을 특징으로 하는 반도체 메모리 장치의 노이즈 검출 회로.
  6. 제 5 항에 있어서,
    상기 입력버퍼부는 상기 노이즈 검출부에서 출력된 신호에 의해 제 1 노드와 제 2 노드로 전원전압을 공급하는 커런트 미러형의 제 3, 제 4 PMOS 트랜지스터와,
    상기 외부 입력 패드부를 통해 수신된 신호에 의해 상기 제 1 노드의 전압을 제 3 노드로 전송하는 제 1 NMOS 트랜지스터와,
    상기 제 2 노드의 전압을 기준전압에 의해 상기 제 3 노드로 전송하는 제 2 NMOS 트랜지스터와,
    상기 제 3 노드의 전압을 인에이블 신호에 의해 접지전압으로 방전시키는 제 3 NMOS 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 노이즈 검출 회로.
  7. 제 6 항에 있어서,
    상기 제 1, 제 2 PMOS 트랜지스터는 NMOS 트랜지스터로 사용할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 노이즈 검출 회로.
KR10-2001-0037714A 2001-06-28 2001-06-28 반도체 메모리 장치의 노이즈 검출 회로 KR100431290B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0037714A KR100431290B1 (ko) 2001-06-28 2001-06-28 반도체 메모리 장치의 노이즈 검출 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0037714A KR100431290B1 (ko) 2001-06-28 2001-06-28 반도체 메모리 장치의 노이즈 검출 회로

Publications (2)

Publication Number Publication Date
KR20030001856A true KR20030001856A (ko) 2003-01-08
KR100431290B1 KR100431290B1 (ko) 2004-05-12

Family

ID=27711941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0037714A KR100431290B1 (ko) 2001-06-28 2001-06-28 반도체 메모리 장치의 노이즈 검출 회로

Country Status (1)

Country Link
KR (1) KR100431290B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100776751B1 (ko) * 2006-06-09 2007-11-19 주식회사 하이닉스반도체 전압 공급 장치 및 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150113302A (ko) 2014-03-27 2015-10-08 에스케이하이닉스 주식회사 노이즈 검출 회로 및 이를 이용한 반도체 시스템

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01190020A (ja) * 1988-01-25 1989-07-31 Fujitsu Ltd 出力バッフア回路
JP2621628B2 (ja) * 1990-10-08 1997-06-18 日本電気株式会社 半導体メモリ
JP3060617B2 (ja) * 1991-07-25 2000-07-10 日本電気株式会社 出力バッファ回路
JP3392439B2 (ja) * 1992-09-14 2003-03-31 日本テキサス・インスツルメンツ株式会社 入力回路
KR970013718A (ko) * 1995-08-26 1997-03-29 김광호 노이즈 검출 비교기
US5748022A (en) * 1995-10-31 1998-05-05 Texas Instruments Incorporated Input circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100776751B1 (ko) * 2006-06-09 2007-11-19 주식회사 하이닉스반도체 전압 공급 장치 및 방법
US7999582B2 (en) 2006-06-09 2011-08-16 Hynix Semiconductor Inc. Apparatus for supplying voltage free from noise and method of operation the same
US8183898B2 (en) 2006-06-09 2012-05-22 Hynix Semiconductor Apparatus for supplying voltage free noise and method of operation the same

Also Published As

Publication number Publication date
KR100431290B1 (ko) 2004-05-12

Similar Documents

Publication Publication Date Title
US7839159B2 (en) ZQ calibration circuit and a semiconductor device including a ZQ calibration circuit
US7772883B2 (en) Level shifter
US20060049852A1 (en) Sense amplifier with low common mode differential input signal
US7583110B2 (en) High-speed, low-power input buffer for integrated circuit devices
KR100736396B1 (ko) 저전력 소모를 위한 소 신호 수신기 및 이를 구비하는반도체 장치
US6327190B1 (en) Complementary differential input buffer for a semiconductor memory device
US6172524B1 (en) Data input buffer
KR20010039393A (ko) 부스팅 커패시터를 구비하는 입력버퍼 회로
KR100431290B1 (ko) 반도체 메모리 장치의 노이즈 검출 회로
US6275082B1 (en) Receiver with switched current feedback for controlled hysteresis
US6452453B1 (en) Constant-current generator, differential amplifier, and semiconductor integrated circuit
US7746122B2 (en) Input buffer for semiconductor memory apparatus
US7446569B2 (en) Line driving circuit of semiconductor device
KR20080061737A (ko) 입력 버퍼 회로
US6704242B2 (en) Semiconductor integrated circuit
US20020113627A1 (en) Input buffer circuit capable of suppressing fluctuation in output signal and reducing power consumption
US7474127B2 (en) Signal converter
KR100211121B1 (ko) 싱크로너스 d램 장치의 입력 버퍼 회로
US20240106348A1 (en) Semiconductor integrated circuit, transmitter, and semiconductor device
KR20000000993A (ko) 데이타 입력버퍼
KR100390904B1 (ko) 내부 전원 전압 발생회로
KR100298436B1 (ko) 데이터출력버퍼
KR100424175B1 (ko) 컨트롤 신호 발생 회로
KR100248815B1 (ko) 고속 씨모스 송수신 장치
KR100569553B1 (ko) 데이타입력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee