CN1033607C - 包括多重误差检验与校正电路的非易失性存储器 - Google Patents

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Abstract

半导体存储器，包括：分成许多副单元组的存储单元组，各副单元组既有正常存储单元又有奇偶校验单元；许多读出放大器组，各接到副单元组中的各单元，用于对来自副单元组的单元数据执行读出操作；许多误差检验与校正电路，各接到各读出放大器组，以修正单元数据中的出错位；以及，各连接到误差检验与校正电路的输出译码器；当该存储器在正常方式下工作，就选择副单元组之一，当其按页式工作时，则选择全部副单元组。

Description

包括多重误差检验与校正电路的非易失性存储器
本发明涉及使用误差检验与校正(ECC)电路的半导体存储器件，更具体地说，涉及嵌入含有许多副存储单元阵列的半导体存储器件中的多ECC电路。
随着半导体存储器件的存储密度的提高，由于在制造阶段的缺陷或涌入存储芯片中的电应力所造成的比特失效或出错比特成为严重影响半导体存储器件的产量和可靠性的因素。特别是，在存储器中，例如，电可擦和可编程只读存储器(EEPROM)或要求高可靠性的非易失性存储器的掩模ROM，选用ECC电路是普遍的趋势。尽管选用ECC电路造成了一些困难，诸如由于附加的奇偶单元而增加了芯片尺寸和由校正电路引起的速度延迟，但可靠性和产量增加的范围之广足以补偿这些困难。尤其是，冗余位很难加到高度集成的ROM器件中，因此这类器件应该主要采用ECC电路以便提高其产量和可靠性。ECC的概念如下所述。在输入操作期间，奇偶性是用输入数据产生的，然后储存输入数据和奇偶较验位。在输出操作期间，把已存数据和由输入数据所产生的奇偶性加以比较，由此检测和较正误差。也就是说，奇偶性是利用输入数据产生的信息。作为参改，依据数据比特的数目所需奇偶校验位的数目是按照汉明码确定的，它是由下列公式得到：
                     2K≥m+k+l其中″m″表示数据比特的数目，″k″表示奇偶校验位的数目。因此，根据上述不等式，当数据比特的数目是8时，奇偶校验位的数目便是4。同样地，如果数据比特数目是16，则奇偶校验位数是5。
在这方面，图1显示了一个含128位ECC电路的一般半导体存储器的方框图，其中奇偶校验位数是8。图1所示的半导体存储器具有存储单元阵列10A，用于读出存储单元阵列10A的数据的读出放大器组20A，用于锁定读出放大器组20A的输出的门闩电路30A，用于修正出错比特的ECC电路40A，用于借助于由预译码器80A所产生的预译码信号SAD0-SAD7顺序地按16位选取128比特的输出译码器50A，用于把输出数据按16位供给输出衰减器(out put pad)70A的数据输出缓冲器60A。在图1所示半导体存储器件的数据存取操作中，在经过读出放大器组20A、门闩电路30A和ECC电路40A之后，128比特的数据是顺序地按16位输出的，使得数据存取能以高速进行。这种高速数据存取操作称为″页面方式″，其中数据单位由16比特组成。但是同样地在正常方式数据存取操作中，由于读出放大器组20A、门闩电路30A和ECC电路40A同时被激发，所以功耗和页面方式的功耗一样。因此，为了半导体存储器件的有效功率消耗，有必要把页面方式和正常方式区别开。可是，在像图1所示的传统结构中，区别页面方式和正常方式是不可能的。
因此，本发明的一个目的就是提供一种在正常方式数据存取操作中降低功耗的内部ECC半导体存储器件。
本发明的另一目的是提供一种能用简单方法交替区别正常方式和页面方式的内部ECC半导体存储器件。
总之，按照本发明的半导体存储器件包括划成许多副单元阵列的存储单元阵列，每个副单元阵列既有正常存储单元又有奇偶校验单元；各连接到多个副单元阵列的每一个的多个读出放大器组，用于从副单元阵列进行单元数据的读出操作；多个误差检验与较正电路其每个连接到读出放大器组的每一组，用于修正单元数据内部的出错比特；以及输出译码器，其每个连接到误差检验与校正电路的每个输出端；其中当半导体存储器件是以正常方式工作时，则选择其中一个副单元阵列，并当半导体存储器件是以页面方式工作时则选择所有副单元阵列。
本发明的一个优点是，在具有ECC功能的半导体存储器件中，功率耗散在半导体存储器件的正常方式数据存取操作期间。
本发明的另一优点是，正常式数据存取操作和页式数据存取操作之间的转换可通过在半导体存储器件的上部形成的金属层的变化来实现。
本发明的上述目的和其它优点通过参照附图详细地描述其较好实施例会变得更明显，附图中：
图1是采用128位传统ECC电路的半导体存储器件的功能方框图；
图2是当按照本发明的半导体存储器件投入正常方式数据存取时，采用多ECC电路的半导体存储器件的功能方框图；
图3A是图2所示第一译码器的电路图；
图3B是图2所示地址变换检测器的电路图；
图3C是图2所示第二译码器的电路图；及
图4是当按照本发明的半导体存储器件投入页式数据存取操作时，采用多ECC电路的半导体的功能框图。
图2显示在半导体存储器件工作于正常式数据存取操作(以下简称为″正常方式″)时，按照本发明包括多ECC电路的半导体存储装置的结构。把存储单元阵列分成四个副单元阵列100A、100B、100C和100D，其中每一个都有正常单元和奇偶较验单元。相应于分成四段的副单元阵列的外部电路是由以下诸部分组成：四个读出放大器组110A、110B、110C和110D，每一个读出放大器组都含有正常读出放大器和奇偶校验读出放大器，分别接到副单元阵列100A、100B、100C和100D；四个门闩电路120A、120B、120C和120D；用于锁定分别由读出放大器组110A、110B、110C和110D所提供的输出信号；四个ECC电路130A、130B、130C和130D(这些复式结构可称为″多-ECC电路″)，接到相应的四个读出放大器组110A、110B、110C和110D，用于修正出错比特；输出译码器140A、140B、140C和140D，分别接到ECC电路130A、130B、130C和130D；输出缓冲器160，用于接收输出译码器140A、140B、140C和140D的输出信号；以及输出衰减器170。此外，设置有一个块选择电路150，它接收正常方式的地址信号Ai和Aj(在页面方式下，块选择电路150的输入端接到电源电压Vcc)，并由此产生块选择信号B0-B3，以选择副单元阵列100A、100B、100C或100D；一个读出放大器选择电路150A，从块选择电路150接收块选择信号B0-B3并由此产生读出放大器选择信号φSA0-φSA3以选择读出放大器组110A、110B、110C和110D；以及一个预译码器140，接收地址信号Ai、Aj和AK并由此产生加到输出译码器140A-140D的预译码信号SAD0-SAD7，以便使每个输出译码器把来自每个ECC电路130A-130D的32比特输出信号除以16比特，依次把每16比特数据转移到每个输出缓冲器160。
如图3A所示块选择电路150包括在正常方式下接收地址信号Ai和Aj的与非门ND50-ND53，以及接收由与非门ND50-ND53所产生的输出信号的反相器I50-I53。要指出，特别是在页面方式下，地址信号Ai和Aj的四根输入线是通过金属层互接共同连接到电源电压Vcc的。
如图3B所示，读出放大器选择电路150A含有相应于四个块选择信号B0-B3的四个相同的电路，每个电路由两个反相器组成。反相器I61、I63、I65和I67接收块选择信号B0至B3，反相器I62、I64、I66和I68产生从反相器I61、I63、I65和I67的输出信号来的读出放大器选择信号φSA0-φSA3。
如图3C所示预译码器140由与非门ND71至ND78和反相器I71至I78组成，前者接收地址信号Ai、Aj和Ak，后者产生预译码信号SAD0至SAD7以控制穿过图2的输出译码器140A、140B、140C和140D的数据量。
由于副单元阵列被分成四段，所以读出放大器组、门闩电路、ECC电路和输出译码器也分别被分成四段，以便与副单元阵列的分段数相对应。在图2中，对读出放大器组的每块要求总共38个读出放大器的理由在于，需要32个读出放大器用于读出正常数据，和需要六个奇偶校验数据读出放大器用于修正在32个数据比特中的单一出错比特。
图2所示结构的组成特性在于，存储单元阵列被分成四个副单元阵列用于降低功耗和增加速度。同时，它含有多ECC电路，其中在每个副单元阵列中形成一个ECC电路，以便修正出错比特。由于四个副单元阵列100A、100B、100C和100D是彼此独立地工作，所以每个ECC电路130A、130B、130C和130D分别设置在各副单元阵列100A、100B、100C才100D中。就是说，属于某一副单元阵列的特定ECC电路可以不受属于另一副单元阵列的相邻读出放大器组的操作干扰。因此，本发明是用从每个副单元阵列的32个读出放大器来的组合输出信号操作的32比特ECC电路制成，而不是用从图1所示的传统电路的128个读出放大器来的组合输出信号操作的ECC电路。
参考图4，该图示出投入页式数据存取操作(在下文简称为″页式″)的现有半导体存储器件的结构，其中除了把块选择电路150输入端的链接从地址信号Ai和Aj转换到电源电压Vcc以外，其结构与图2的结构是相同的。与块选择电路150输入端链接的那些转换可通过改变(从地址信号Ai和Aj到电源电压VCC)金属层的互连式样来实现，该金属层是为规定块选择电路150输入端耦合到哪里而设置的，它是在半导体存储器件制造过程中金属层成形阶段加以具体化。
下面将描述按照图2和图4所示结构的正常方式和页面方式的操作。
在正常方式下，块选择电路150的输入端变成地址信号Ai和Aj以便交替地选择其中一个副单元阵列。使定被激励的块选择信号BO选择副单元阵列100A，则从副单元阵列100A读出的数据在读出放大器组110A中被检测和放大，其中正常数据和奇偶校验数据分别被读出放大器组110A的正常读出放大器和奇偶校验读出放大器所读出。然后把该数据锁定在门闩电路120A中，并穿过ECC电路130A。此时，如果有一个出错比特，就在ECC电路130A中加以修正。此后，该数据在输出译码器140A中被译码并被加到输出缓冲器160。这时，在副单元阵列100A被选择使读出放大器组110A、门闩电路120A、ECC电路130A和输出译码器140A被激励的同时，非选择的副单元阵列100B、100C和100D，读出放大器组110B、110C和110D，门闩电路120B、120C和120D，以及输出译码器140B、140C和140D都处于禁止状态。因此，在正常方式数据存取操作期间，比起传统电路来，功耗是显著地下降了。
在这期间，页面方式(其中一页等于八个字)下的半导体存储器件只要通过改变构成芯片上部的金属层就能简易地加以使用，其中块选择电路150的输入端连接到电源电压Vcc上，而不是与地址信号Ai和Aj链接。参照图4，由32比特正常数据和6比特奇偶校验数据组成的38比特数据是分别从每个副单元阵列100A-100D读出的，因为块选择信号B0-B3是由于逻辑高电平的电源电压输入而全部被激励。参考图3A，由于在页面方式下与非门ND50-ND53的所有输入端都耦合到在CMOS逻辑高电平上的电源电压Vcc，块选择信号B0-B3作为反相器I50-I53的输出信号变成可以是启动状态的逻辑高电平，以选择所有副单元阵列100A-100D。参考图3B，作为高逻辑电平激活的块选择信号B0-B3使选择信号φSA0-φSA3的所有读出放大器都被激励，以选择所有读出放大器组110A-110D。从副单元阵列100A-100D到门闩电路120A-120D的平行数据存取操作之后，由32比特正常数据和6比特奇偶校验数据组成的38比特数据被加到每个ECC电路130A-130D，以便检测在32比特正常数据内的出错比特并由各ECC电路中的6比特奇偶校验数据加以修正。然后把每个ECC电路130A-130D中被修正的32比特正常数据加到每个输出译码器140A-140D。每个输出译码器把16比特数据加到输出缓冲器160，输出译码器受图3C中所示的预译码器140产生的预译码信号SAD0-SAD7所控制。上述通过输出译码器140A-140D的数据存取操作与图1的输出译码器50A的数据存取操作相同。
示于图2和4的结构是以本发明的范围为基础的最佳实施例，它应当被本领域技术人员所理解，即在形式和元件的细节上的各种变化可能以按照本发明的块结构加以实现。
如上所述，本发明实现了一种多ECC电路，其中多个ECC电路对应于多个副单元阵列。此外，半导体存储器件的结构使正常方式和页面方式之间的转换通过改变与块选择部分有关的金属层的连接成为可能。因此，本发明有利于降低具有ECC功能的半导体垫储器件的功耗。

Claims (15)

1.非易失性存储器件，包括：
分成许多副单元阵列的存储单元阵列，每个所述副单元阵列既有正常存储单元又有奇偶校验单元，用于存储正常单元数据和奇偶单元数据；
许多读出放大器组，每个接到一个不同的所述副单元阵列中，用于读出来自一个所述副单元阵列的单元数据；
许多误差检验与校正电路，每个都连接到一个不同的所述读出放大器组，用于修正存储在一个所述付单元陈列中单元数据内的出错比特；及
许多输出译码器，各接到所述误差检验与校正电路的不同的一个输出端；
其特征在于，每个所述误差检验和校正电路分别置于一个不同的所述副单元阵列中。
2.根据权利要求1的非易失性存储器件，其特征在于，还包括多个锁存电路，每个锁存电路锁存来自一个所述读出放大器组的输出信号，并向一个所述的误差检验和校正电路输出所锁的信号。
3.根据权利要求1的非易失性存储器件，其特征在于，每个所述的误差检验和校正电路在32比特的正常单元数据上操作。
4.根据权利要求1的非易失性存储器件，其特征在于，还包括一用于控制所述输出解码器的数据访问操作的予解码器。
5.非易失性存储器件，包括：
分成许多副单元阵列的存储单元阵列，每个所述副单元阵列既有正常存储单元又有奇偶校验单元，用于存储正常单元数据和奇偶单元数据；
许多读出放大器组，每个都接到所述许多副单元阵列中一个不同的阵列，用于操作来自所述副单元阵列的单元数据；
许多误差检验与校正电路，每个都连接到一个不同的所述读出放大器组，用于修正存储在一个所述付单元陈列的单元数据内的出错比特；及
许多输出译码器，各接到所述误差检验与校正电路的各个输出端；
其特征在于，当所述非易失性存储器件必须按正常方式工作时，就选择其中一个所述副单元阵列，当所述非易失性存储器件必须按页面方式工作时，同时选择所有所述副单元阵列。
6.如权利要求1中所述的非易失存储器件，其特征在于，还包括产生块选择信号的块选择电路，用于选择副单元阵列，当所述非易失性存储器件须按所述正常方式工作时，所述块选择电路在许多输入端接收许多地址信号，而当所述非易失性存储器件须按所述页面方式工作时，所述块电路对所述许多输入端的每一个输入高电平信号。
7.根据权利要求6中所述的半导体存储器件，其特征在于，当所述非易失性存储器件须按所述正常模式工作时，一个所述读出放大器组和一个接到被其中一个所述块选择信号所选择的一个副单元阵列的误差检验与校正电路被激活，而当所述非易失性存储器件须按所述页面方式工作时，所述许多读出放大器组和所述许多误差检验与校正电路全部被激活。
8.根据权利要求5中所述的半导体存储器件，其特征在于，还包括多个锁存电路，每个锁存电路锁存来一个所述读出放大器组的输出信号，并向一个所述误差检验和校正电路输出锁存的信号。
9.根据权利要求5中所述的半导体存储器件，其特征在于，每个所述的误差检验和校正电路在32比特的正常单元数据上操作。
10.根据权利要求1的非易失性存储器件，其特征在于，还包一用于控制所述输出解码器的数据访问操作的予解码器。
11.一种非易失性存储器件，能制造成在正常数据访问模式或页面数据访问模式操作，其特征在于，包括：
分成许多副单元阵列的存储单元阵列；
许多读出放大器组，每个都接到一个不同的所述副单元阵列，用于读出来自所述副单元阵列的单元数据；
连接到所述多个读出放大器组用于输出所述单元数据的装置；
其特征在于，
选择所述副单元阵列的块选择电路，所述块选择电路包括多个金属导体输入端，该金属导体输入端在所述非易失性存储器件在所述正常数据访问模式工作时相互电绝缘，而当所述非易失性存储器件在所述页面数据访问模式工作时，相互电连接在一起。
12.根据权利要求11的非易失性存储器件，其特征在于，每个所述副单元阵列具有
正常存储单元和奇偶单元；以及
所述输出装置还包括：
多个锁存电路，用于锁存来自不同的所述读出放大器组的输出信号；
一误差检验扣校正电路，连接到每个所述锁存电路，用于修正所述单元数据中的出错比特；
一连接到每个所述误差检验和校正电路的输出解码器；
一接收来自所述输出解码器的输出信号的输出缓冲器。
13.根据权利要求11的非易失性存储器件，其特征在于，当所述非易失性器件工作于所述正常数据访问模式时，所述的块选择电路金属导体输入端接收多个地址信号，当所述非易失性存储器件以所述页面数据访问模式工作时，所述的块选择电路金属导体输入端每个都接收高电平信号。
14.根据权利要求12的非易失性存储器件，其特征在于，当所述非易失性器件工作于所述正常数据访问模式时，所述的块选择电路金属导体输入端接收多个地址信号，当所述非易失性存储器件以所述页面数据访问模式工作时，所述的块选择电路金属导体输入端每个都接收高电平信号。
15.根据权利要求12的非易失性存储器件，其特征在于，每个所述误差检验和校正电路在32比特正常单元数据上操作。
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