JPH06187795A - 多重誤り訂正回路を内蔵する半導体メモリ装置 - Google Patents
多重誤り訂正回路を内蔵する半導体メモリ装置Info
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- JPH06187795A JPH06187795A JP18817993A JP18817993A JPH06187795A JP H06187795 A JPH06187795 A JP H06187795A JP 18817993 A JP18817993 A JP 18817993A JP 18817993 A JP18817993 A JP 18817993A JP H06187795 A JPH06187795 A JP H06187795A
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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Abstract
(57)【要約】
【目的】 ノーマルモード時に消耗する電力を減少でき
る誤り訂正回路を内蔵した半導体メモリ装置を提供す
る。 【構成】 パリティデータを発生して誤り訂正動作を行
うようになった半導体メモリ装置において、複数のサブ
セルアレイ１００Ａ〜１００Ｄに分割されたメモリセル
アレイと、これらのセルアレイ１００Ａ〜１００Ｄにそ
れぞれ接続された複数のセンスアンプ部１１０Ａ〜１１
０Ｄと、これらのセンスアンプ部１１０Ａ〜１１０Ｄに
それぞれ接続された複数の誤り訂正回路１３０Ａ〜１３
０Ｄと、これらの誤り訂正回路１３０Ａ〜１３０Ｄの出
力をそれぞれ受ける出力デコーダ１４０Ａ〜１４０Ｄと
を備え、ノーマルモードではサブセルアレイのうちいず
れか一つが選択されて動作し、ページモードではサブセ
ルアレイ全てが選択されるようにして、ノーマルモード
での動作時における無駄な電力消費を低減させる。
る誤り訂正回路を内蔵した半導体メモリ装置を提供す
る。 【構成】 パリティデータを発生して誤り訂正動作を行
うようになった半導体メモリ装置において、複数のサブ
セルアレイ１００Ａ〜１００Ｄに分割されたメモリセル
アレイと、これらのセルアレイ１００Ａ〜１００Ｄにそ
れぞれ接続された複数のセンスアンプ部１１０Ａ〜１１
０Ｄと、これらのセンスアンプ部１１０Ａ〜１１０Ｄに
それぞれ接続された複数の誤り訂正回路１３０Ａ〜１３
０Ｄと、これらの誤り訂正回路１３０Ａ〜１３０Ｄの出
力をそれぞれ受ける出力デコーダ１４０Ａ〜１４０Ｄと
を備え、ノーマルモードではサブセルアレイのうちいず
れか一つが選択されて動作し、ページモードではサブセ
ルアレイ全てが選択されるようにして、ノーマルモード
での動作時における無駄な電力消費を低減させる。
Description
【０００１】
【産業上の利用分野】本発明は誤り訂正回路（Error Ch
eck and Correction circuit：ＥＣＣ）を内蔵する半導
体メモリ装置に関し、特に多数個に分割されたメモリセ
ルアレイを有する場合に誤り訂正回路を内蔵する半導体
メモリ装置に関するものである。
eck and Correction circuit：ＥＣＣ）を内蔵する半導
体メモリ装置に関し、特に多数個に分割されたメモリセ
ルアレイを有する場合に誤り訂正回路を内蔵する半導体
メモリ装置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の高集積化につれて、
工程上の問題と電気的なストレスによって発生するビッ
ト性欠陥（bit failure ）又はシンドロームビット（Sy
ndromebits;不良ビット）は、製品の歩留りや信頼性に
重大な悪影響を及ぼすようになっている。特に、高信頼
性の要求される不揮発性メモリ製品であるＥＥＰＲＯＭ
やマスクＲＯＭのようなメモリ装置では、誤り訂正回路
の使用が一般的になってきている。この誤り訂正回路の
使用は、パリティセル（parity cell ）の追加によるチ
ップの大きさの増大、訂正回路による動作速度の低下等
の短所を伴うものの、信頼性及び歩留りの向上に対する
効果が大きいため、ＥＥＰＲＯＭやマスクＲＯＭ等に適
用されている。特に、読出専用の高集積メモリ装置の場
合には冗長回路を適用しにくいので、歩留り及び信頼性
の向上のために誤り訂正回路の内蔵は必須的である。
工程上の問題と電気的なストレスによって発生するビッ
ト性欠陥（bit failure ）又はシンドロームビット（Sy
ndromebits;不良ビット）は、製品の歩留りや信頼性に
重大な悪影響を及ぼすようになっている。特に、高信頼
性の要求される不揮発性メモリ製品であるＥＥＰＲＯＭ
やマスクＲＯＭのようなメモリ装置では、誤り訂正回路
の使用が一般的になってきている。この誤り訂正回路の
使用は、パリティセル（parity cell ）の追加によるチ
ップの大きさの増大、訂正回路による動作速度の低下等
の短所を伴うものの、信頼性及び歩留りの向上に対する
効果が大きいため、ＥＥＰＲＯＭやマスクＲＯＭ等に適
用されている。特に、読出専用の高集積メモリ装置の場
合には冗長回路を適用しにくいので、歩留り及び信頼性
の向上のために誤り訂正回路の内蔵は必須的である。
【０００３】誤り訂正回路の基本的な動作は、入力動作
時の入力データによりパリティデータを発生させ、入力
データ及びパリティビットを共に貯蔵した後、データの
出力時に１バイト又は１ワードに該当するメモリセルに
貯蔵された前記入力データとパリティデータとを比較し
て検出された誤りを訂正するものである。即ち、パリテ
ィデータは入力データによって生じた情報である。
時の入力データによりパリティデータを発生させ、入力
データ及びパリティビットを共に貯蔵した後、データの
出力時に１バイト又は１ワードに該当するメモリセルに
貯蔵された前記入力データとパリティデータとを比較し
て検出された誤りを訂正するものである。即ち、パリテ
ィデータは入力データによって生じた情報である。
【０００４】参考として、１バイト又は１ワードに該当
するデータのビット数に応じて必要なパリティデータの
ビット数はハミングコード（Hamming code）により決定
され、これは次の式によって求められる。 ２k ≧ｍ＋ｋ＋１ ここで、ｍは入力データのビット数で、ｋはパリティデ
ータのビット数である。この式によると、入力データの
ビット数が８個の場合はパリティデータのビット数が４
個で、入力データのビット数が１６個の場合はパリティ
データのビット数が５個となる。
するデータのビット数に応じて必要なパリティデータの
ビット数はハミングコード（Hamming code）により決定
され、これは次の式によって求められる。 ２k ≧ｍ＋ｋ＋１ ここで、ｍは入力データのビット数で、ｋはパリティデ
ータのビット数である。この式によると、入力データの
ビット数が８個の場合はパリティデータのビット数が４
個で、入力データのビット数が１６個の場合はパリティ
データのビット数が５個となる。
【０００５】これに関連して、従来の誤り訂正回路を内
蔵する半導体メモリ装置のブロック図を図６に示す。同
図は１２８ビットの誤り訂正回路を使用する場合を例に
あげたもので、このときパリティデータのビット数は８
個である。その構成は、メモリセルアレイ１０Ａと、メ
モリセルアレイ１０Ａのデータを感知するセンスアンプ
部２０Ａと、センスアンプ部２０Ａの出力信号を一時ラ
ッチするセンスアンプ部出力ラッチ部３０Ａと、センス
アンプ部出力ラッチ部３０Ａを通過する１２８ビットの
データのうちのシンドロームビットを、８ビットのパリ
ティビットによって訂正する誤り訂正回路４０Ａと、誤
り訂正回路４０Ａの１２８ビットの出力を３個のアドレ
スにより生じる８ビットのプリデコーディング信号ＳＡ
Ｄ０〜ＳＡＤ７を用いて１６ビットずつ順次出力可能に
する出力デコーダ５０Ａと、アドレス信号Ａｉ、バーＡ
ｉ、Ａｊ、バーＡｊ、及びＡｋ、バーＡｋを入力として
プリデコーディング信号ＳＡＤ０〜ＳＡＤ７を出力デコ
ーダ５０Ａに供給するプリデコーダ８０Ａと、出力デコ
ーダ５０Ａにより１６ビットずつに分けられた出力をメ
モリ装置の外部に出力する出力バッファ６０Ａと、およ
び出力パッド７０Ａからなる。
蔵する半導体メモリ装置のブロック図を図６に示す。同
図は１２８ビットの誤り訂正回路を使用する場合を例に
あげたもので、このときパリティデータのビット数は８
個である。その構成は、メモリセルアレイ１０Ａと、メ
モリセルアレイ１０Ａのデータを感知するセンスアンプ
部２０Ａと、センスアンプ部２０Ａの出力信号を一時ラ
ッチするセンスアンプ部出力ラッチ部３０Ａと、センス
アンプ部出力ラッチ部３０Ａを通過する１２８ビットの
データのうちのシンドロームビットを、８ビットのパリ
ティビットによって訂正する誤り訂正回路４０Ａと、誤
り訂正回路４０Ａの１２８ビットの出力を３個のアドレ
スにより生じる８ビットのプリデコーディング信号ＳＡ
Ｄ０〜ＳＡＤ７を用いて１６ビットずつ順次出力可能に
する出力デコーダ５０Ａと、アドレス信号Ａｉ、バーＡ
ｉ、Ａｊ、バーＡｊ、及びＡｋ、バーＡｋを入力として
プリデコーディング信号ＳＡＤ０〜ＳＡＤ７を出力デコ
ーダ５０Ａに供給するプリデコーダ８０Ａと、出力デコ
ーダ５０Ａにより１６ビットずつに分けられた出力をメ
モリ装置の外部に出力する出力バッファ６０Ａと、およ
び出力パッド７０Ａからなる。
【０００６】貯蔵されたデータの読出し時には、センス
アンプ部２０Ａの出力をセンスアンプ部出力ラッチ部３
０Ａでラッチした後、誤り訂正回路４０Ａを経てから、
アドレスによって決定されるプリデコーディング信号Ｓ
ＡＤ０〜ＳＡＤ７により、出力デコーダ５０Ａと出力バ
ッファ６０Ａを介して１６ビットずつデータを順次出力
するので、データアクセスの速度を高速とすることがで
きる（このような高速のデータアクセスモードをページ
モードという）。
アンプ部２０Ａの出力をセンスアンプ部出力ラッチ部３
０Ａでラッチした後、誤り訂正回路４０Ａを経てから、
アドレスによって決定されるプリデコーディング信号Ｓ
ＡＤ０〜ＳＡＤ７により、出力デコーダ５０Ａと出力バ
ッファ６０Ａを介して１６ビットずつデータを順次出力
するので、データアクセスの速度を高速とすることがで
きる（このような高速のデータアクセスモードをページ
モードという）。
【０００７】しかし、ページモードでなくノーマルモー
ドではセンスアンプ部２０Ａを構成する１３６個のセン
スアンプと誤り訂正回路４０Ａが無駄に全部同時に動作
するので電力消費が増加する。したがって、ページモー
ドとノーマルモードのそれぞれに対応して適切な電力消
費となるように、モード設定に応じて回路の動作を変更
させるのが望しいが、図６のような従来の構造では不可
能であった。
ドではセンスアンプ部２０Ａを構成する１３６個のセン
スアンプと誤り訂正回路４０Ａが無駄に全部同時に動作
するので電力消費が増加する。したがって、ページモー
ドとノーマルモードのそれぞれに対応して適切な電力消
費となるように、モード設定に応じて回路の動作を変更
させるのが望しいが、図６のような従来の構造では不可
能であった。
【０００８】
【発明が解決しようとする課題】したがって本発明の目
的は、ノーマルモード時に消耗する電力を減少させられ
るような誤り訂正回路を内蔵した半導体メモリ装置を提
供することにある。本発明の他の目的は、ノーマルモー
ドとページモードに応じて簡単な方法で回路の動作を変
更することができる誤り訂正回路を内蔵した半導体メモ
リ装置を提供することにある。
的は、ノーマルモード時に消耗する電力を減少させられ
るような誤り訂正回路を内蔵した半導体メモリ装置を提
供することにある。本発明の他の目的は、ノーマルモー
ドとページモードに応じて簡単な方法で回路の動作を変
更することができる誤り訂正回路を内蔵した半導体メモ
リ装置を提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明は、パリティデータを発生して誤り訂正
動作を行うようになった半導体メモリ装置において、こ
れらのサブセルアレイに分割されたメモリセルアレイ
と、これらのサブセルアレイにそれぞれ接続された複数
のセンスアンプ部と、これらのセンスアンプ部にそれぞ
れ接続された複数の誤り訂正回路と、これらの誤り訂正
回路にそれぞれ接続された出力デコーダとを備え、ノー
マルモードではサブセルアレイのうちいずれか一つが選
択されて動作し、ページモードではサブセルアレイ全て
が選択されて動作するようにされていることを特徴とす
る。
るために本発明は、パリティデータを発生して誤り訂正
動作を行うようになった半導体メモリ装置において、こ
れらのサブセルアレイに分割されたメモリセルアレイ
と、これらのサブセルアレイにそれぞれ接続された複数
のセンスアンプ部と、これらのセンスアンプ部にそれぞ
れ接続された複数の誤り訂正回路と、これらの誤り訂正
回路にそれぞれ接続された出力デコーダとを備え、ノー
マルモードではサブセルアレイのうちいずれか一つが選
択されて動作し、ページモードではサブセルアレイ全て
が選択されて動作するようにされていることを特徴とす
る。
【００１０】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。本発明による多重誤り訂正回
路を内蔵した半導体メモリ装置がノーマルモードで動作
する場合とページモードで動作する場合の例をそれぞれ
図１及び図５に示す。
参照して詳細に説明する。本発明による多重誤り訂正回
路を内蔵した半導体メモリ装置がノーマルモードで動作
する場合とページモードで動作する場合の例をそれぞれ
図１及び図５に示す。
【００１１】図１のノーマルモードの場合において、ノ
ーマルセルとパリティセルを含み４個に分割配置される
サブセルアレイ１００Ａ、１００Ｂ、１００Ｃ、１００
Ｄと、これらサブセルアレイ１００Ａ〜１００Ｄのビッ
ト線にそれぞれ接続され、各々がノーマルセンスアンプ
及びパリティセンスアンプを有する４個のセンスアンプ
部１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄと、これら
センスアンプ部１１０Ａ〜１１０Ｄの出力信号をそれぞ
れ一時ラッチする４個のラッチ部１２０Ａ、１２０Ｂ、
１２０Ｃ、１２０Ｄと、ラッチ部１２０Ａ〜１２０Ｄに
それぞれ接続されてシンドロームビットを検索し訂正す
る４個の誤り訂正回路１３０Ａ、１３０Ｂ、１３０Ｃ、
１３０Ｄと、これら誤り訂正回路１３０Ａ〜１３０Ｄに
それぞれ接続される出力デコーダ１４０Ａ、１４０Ｂ、
１４０Ｃ、１４０Ｄと、これら出力デコーダ１４０Ａ〜
１４０Ｄの出力信号が入力される出力バッファ１６０
と、及び出力パッド１７０とから構成される。
ーマルセルとパリティセルを含み４個に分割配置される
サブセルアレイ１００Ａ、１００Ｂ、１００Ｃ、１００
Ｄと、これらサブセルアレイ１００Ａ〜１００Ｄのビッ
ト線にそれぞれ接続され、各々がノーマルセンスアンプ
及びパリティセンスアンプを有する４個のセンスアンプ
部１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄと、これら
センスアンプ部１１０Ａ〜１１０Ｄの出力信号をそれぞ
れ一時ラッチする４個のラッチ部１２０Ａ、１２０Ｂ、
１２０Ｃ、１２０Ｄと、ラッチ部１２０Ａ〜１２０Ｄに
それぞれ接続されてシンドロームビットを検索し訂正す
る４個の誤り訂正回路１３０Ａ、１３０Ｂ、１３０Ｃ、
１３０Ｄと、これら誤り訂正回路１３０Ａ〜１３０Ｄに
それぞれ接続される出力デコーダ１４０Ａ、１４０Ｂ、
１４０Ｃ、１４０Ｄと、これら出力デコーダ１４０Ａ〜
１４０Ｄの出力信号が入力される出力バッファ１６０
と、及び出力パッド１７０とから構成される。
【００１２】さらに、所定のアドレス信号Ａｉ、バーＡ
ｉ及びＡｊ、バーＡｊを入力として、サブセルアレイ１
００Ａ〜１００Ｄをそれぞれ選択するためのブロック選
択信号Ｂ０〜Ｂ３を発生するブロック選択回路１５０
と、ブロック選択信号Ｂ０〜Ｂ３を入力としてセンスア
ンプ部１１０Ａ〜１１０Ｄをそれぞれ選択するセンスア
ンプ部選択信号φＳＡ０〜φＳＡ３を発生するセンスア
ンプ部選択回路１５０Ａと、アドレス信号Ａｉ、バーＡ
ｉ、Ａｊ、バーＡｊ及びＡｋ、バーＡｋを入力としてプ
リデコーディング信号ＳＡＤ０〜ＳＡＤ７を発生し、こ
れらを出力デコーダ１４０Ａ〜１４０Ｄに供給すること
により、３２ビットの誤り訂正回路１３０Ａ〜１３０Ｄ
の出力をそれぞれ１６ビットずつに分割し、各出力デコ
ーダが出力バッファ１６０に伝送するようにするための
プリデコーダ１４０とを有する。
ｉ及びＡｊ、バーＡｊを入力として、サブセルアレイ１
００Ａ〜１００Ｄをそれぞれ選択するためのブロック選
択信号Ｂ０〜Ｂ３を発生するブロック選択回路１５０
と、ブロック選択信号Ｂ０〜Ｂ３を入力としてセンスア
ンプ部１１０Ａ〜１１０Ｄをそれぞれ選択するセンスア
ンプ部選択信号φＳＡ０〜φＳＡ３を発生するセンスア
ンプ部選択回路１５０Ａと、アドレス信号Ａｉ、バーＡ
ｉ、Ａｊ、バーＡｊ及びＡｋ、バーＡｋを入力としてプ
リデコーディング信号ＳＡＤ０〜ＳＡＤ７を発生し、こ
れらを出力デコーダ１４０Ａ〜１４０Ｄに供給すること
により、３２ビットの誤り訂正回路１３０Ａ〜１３０Ｄ
の出力をそれぞれ１６ビットずつに分割し、各出力デコ
ーダが出力バッファ１６０に伝送するようにするための
プリデコーダ１４０とを有する。
【００１３】図２に示すように、ブロック選択回路１５
０は、アドレス信号Ａｉ、バーＡｉ、Ａｊ、バーＡｊを
入力として、４個のサブセルアレイ１００Ａ〜１００Ｄ
を選択するための４個のブロック選択信号Ｂ０〜Ｂ３を
発生するＮＡＮＤゲートＮＤ５０〜ＮＤ５３及びインバ
ータＩ５０〜Ｉ５３から構成される。図３に示すよう
に、センスアンプ部選択回路１５０Ａは、ブロック選択
回路１５０から入力されるブロック選択信号Ｂ０〜Ｂ３
を入力としてセンスアンプ部選択信号φＳＡ０〜φＳＡ
３を発生するインバータＩ６１〜Ｉ６８で構成される。
図４に示すように、プリデコーダ１４０は、アドレス信
号Ａｉ、バーＡｉ、Ａｊ、バーＡｊ、及びＡｋ、バーＡ
ｋを入力としてプリデコーディング信号ＳＡＤ０〜ＳＡ
Ｄ７を発生するＮＡＮＤゲートＮＤ７１〜ＮＤ７８及び
インバータＩ７１〜Ｉ７８とから構成される。
０は、アドレス信号Ａｉ、バーＡｉ、Ａｊ、バーＡｊを
入力として、４個のサブセルアレイ１００Ａ〜１００Ｄ
を選択するための４個のブロック選択信号Ｂ０〜Ｂ３を
発生するＮＡＮＤゲートＮＤ５０〜ＮＤ５３及びインバ
ータＩ５０〜Ｉ５３から構成される。図３に示すよう
に、センスアンプ部選択回路１５０Ａは、ブロック選択
回路１５０から入力されるブロック選択信号Ｂ０〜Ｂ３
を入力としてセンスアンプ部選択信号φＳＡ０〜φＳＡ
３を発生するインバータＩ６１〜Ｉ６８で構成される。
図４に示すように、プリデコーダ１４０は、アドレス信
号Ａｉ、バーＡｉ、Ａｊ、バーＡｊ、及びＡｋ、バーＡ
ｋを入力としてプリデコーディング信号ＳＡＤ０〜ＳＡ
Ｄ７を発生するＮＡＮＤゲートＮＤ７１〜ＮＤ７８及び
インバータＩ７１〜Ｉ７８とから構成される。
【００１４】上記構成において、センスアンプ部１１０
Ａ〜１１０Ｄ、ラッチ部１２０Ａ〜１２０Ｄ、誤り訂正
回路１３０Ａ〜１３０Ｄ及び出力デコーダ１４０Ａ〜１
４０Ｄは、４個のサブセルアレイ１００Ａ〜１００Ｄに
分割配置したことに伴いそれぞれ４個ずつ備えられ、サ
ブセルアレイの数と対応して同数となっている。なお、
センスアンプ部１１０Ａ〜１１０Ｄ及び誤り訂正回路１
３０Ａ〜１３０Ｄにおいて各ブロック当り３８個のセン
スアンプが必要な理由は、３２ビットのノーマルデータ
用のセンスアンプと６ビットのパリティデータ用のセン
スアンプを使うためである。この６個のパリティデータ
は、３２ビットのノーマルデータに含まれる唯一つのビ
ット欠陥を救済するために使う。
Ａ〜１１０Ｄ、ラッチ部１２０Ａ〜１２０Ｄ、誤り訂正
回路１３０Ａ〜１３０Ｄ及び出力デコーダ１４０Ａ〜１
４０Ｄは、４個のサブセルアレイ１００Ａ〜１００Ｄに
分割配置したことに伴いそれぞれ４個ずつ備えられ、サ
ブセルアレイの数と対応して同数となっている。なお、
センスアンプ部１１０Ａ〜１１０Ｄ及び誤り訂正回路１
３０Ａ〜１３０Ｄにおいて各ブロック当り３８個のセン
スアンプが必要な理由は、３２ビットのノーマルデータ
用のセンスアンプと６ビットのパリティデータ用のセン
スアンプを使うためである。この６個のパリティデータ
は、３２ビットのノーマルデータに含まれる唯一つのビ
ット欠陥を救済するために使う。
【００１５】図１の本実施例の構成上の特徴は、電流消
費の減少及び動作速度改善のためにメモリセルアレイを
４個のサブセルアレイに分け、ビット性欠陥を救済する
ために誤り訂正回路を各サブセルアレイ毎に備え多重誤
り訂正回路としたところにある。つまり、４個のサブセ
ルアレイ１００Ａ〜１００Ｄは相互に独立的に動作し、
誤り訂正回路１３０Ａ〜１３０Ｄが各サブセルアレイ１
００Ａ〜１００Ｄにそれぞれ備えられているので、一つ
のサブセルアレイの誤り訂正回路は他のサブセルアレイ
のセンスアンプ部の影響を受けないようになっている。
すなわち、図６の従来の回路で使われた１２８個のセン
スアンプ（ノーマル）の出力を受ける誤り訂正回路２０
Ａの代りに、サブセルアレイ１個当り３２個のセンスア
ンプ（ノーマル）の出力を受けて処理する３２ビットの
誤り訂正回路１３０Ａ〜１３０Ｄを４個備えてなってい
る。
費の減少及び動作速度改善のためにメモリセルアレイを
４個のサブセルアレイに分け、ビット性欠陥を救済する
ために誤り訂正回路を各サブセルアレイ毎に備え多重誤
り訂正回路としたところにある。つまり、４個のサブセ
ルアレイ１００Ａ〜１００Ｄは相互に独立的に動作し、
誤り訂正回路１３０Ａ〜１３０Ｄが各サブセルアレイ１
００Ａ〜１００Ｄにそれぞれ備えられているので、一つ
のサブセルアレイの誤り訂正回路は他のサブセルアレイ
のセンスアンプ部の影響を受けないようになっている。
すなわち、図６の従来の回路で使われた１２８個のセン
スアンプ（ノーマル）の出力を受ける誤り訂正回路２０
Ａの代りに、サブセルアレイ１個当り３２個のセンスア
ンプ（ノーマル）の出力を受けて処理する３２ビットの
誤り訂正回路１３０Ａ〜１３０Ｄを４個備えてなってい
る。
【００１６】そして、図２に示すように、ブロック選択
回路１５０は、サブセルアレイが４個に分けられて配置
されているので、２組のアドレス信号Ａｉ、バーＡｉ及
びＡｊ、バーＡｊを受け、ＮＡＮＤゲートＮＤ５０〜Ｎ
Ｄ５３とインバータＩ５０〜Ｉ５３を介して４個のブロ
ック選択信号Ｂ０〜Ｂ３を発生するようになっている。
回路１５０は、サブセルアレイが４個に分けられて配置
されているので、２組のアドレス信号Ａｉ、バーＡｉ及
びＡｊ、バーＡｊを受け、ＮＡＮＤゲートＮＤ５０〜Ｎ
Ｄ５３とインバータＩ５０〜Ｉ５３を介して４個のブロ
ック選択信号Ｂ０〜Ｂ３を発生するようになっている。
【００１７】本実施例のノーマルモードの場合における
動作の流れは次の通りである。データの出力動作時、サ
ブセルアレイ１００Ａ〜１００Ｄのうち、例えばサブセ
ルアレイ１００Ａから出力されるデータの中でノーマル
データはセンスアンプ部１１０Ａ内のノーマルセンスア
ンプで感知され、パリティデータはパリティセンスアン
プで感知される。そして、このノーマルデータ及びパリ
ティデータはラッチ部１２０Ａでラッチされる。次に、
これらのデータは誤り訂正回路１３０Ａへ送られ、もし
もシンドロームビットが発見された場合には誤り訂正回
路１３０Ａで訂正される。その後、このデータは出力デ
コーダ１４０Ａでデコーディングされ、出力バッファ１
６０を経てチップの外部に出力される。
動作の流れは次の通りである。データの出力動作時、サ
ブセルアレイ１００Ａ〜１００Ｄのうち、例えばサブセ
ルアレイ１００Ａから出力されるデータの中でノーマル
データはセンスアンプ部１１０Ａ内のノーマルセンスア
ンプで感知され、パリティデータはパリティセンスアン
プで感知される。そして、このノーマルデータ及びパリ
ティデータはラッチ部１２０Ａでラッチされる。次に、
これらのデータは誤り訂正回路１３０Ａへ送られ、もし
もシンドロームビットが発見された場合には誤り訂正回
路１３０Ａで訂正される。その後、このデータは出力デ
コーダ１４０Ａでデコーディングされ、出力バッファ１
６０を経てチップの外部に出力される。
【００１８】ここで、サブセルアレイ１００Ａが選択さ
れてセンスアンプ部１１０Ａ、ラッチ部１２０Ａ、誤り
訂正回路１３０Ａ、及び出力デコーダ１４０Ａが動作さ
れる時、選択されないサブセルアレイ１００Ｂ、１００
Ｃ、１００Ｄ、センスアンプ部１１０Ｂ、１１０Ｃ、１
１０Ｄ、ラッチ部１２０Ｂ、１２０Ｃ、１２０Ｄ、誤り
訂正回路１３０Ｂ、１３０Ｃ、１３０Ｄ、及び出力デコ
ーダ１４０Ｂ、１４０Ｃ、１４０Ｄはディスエーブル状
態にあるので、電流消費が従来の回路に比べて顕著に減
少することが分る。
れてセンスアンプ部１１０Ａ、ラッチ部１２０Ａ、誤り
訂正回路１３０Ａ、及び出力デコーダ１４０Ａが動作さ
れる時、選択されないサブセルアレイ１００Ｂ、１００
Ｃ、１００Ｄ、センスアンプ部１１０Ｂ、１１０Ｃ、１
１０Ｄ、ラッチ部１２０Ｂ、１２０Ｃ、１２０Ｄ、誤り
訂正回路１３０Ｂ、１３０Ｃ、１３０Ｄ、及び出力デコ
ーダ１４０Ｂ、１４０Ｃ、１４０Ｄはディスエーブル状
態にあるので、電流消費が従来の回路に比べて顕著に減
少することが分る。
【００１９】図５は、本実施例の半導体メモリ装置がペ
ージモードで動作する場合を示す図である。同図におい
て、ブロック選択回路１５０の入力は図１のノーマルモ
ードの場合のようにアドレス信号Ａｉ、バーＡｉ及びＡ
ｊ、バーＡｊに接続されず、電源電圧Ｖｃｃに接続され
る。このような接続の転換は半導体メモリ装置の上層部
に形成される金属層の変更によって可能である。すなわ
ち、ブロック選択回路１５０の入力端を金属層を通じて
電源電圧Ｖｃｃに連結すればよい。すると、ブロック選
択回路１５０の入力が論理“ハイ”のＣＭＯＳ論理レベ
ルである電源電圧Ｖｃｃに接続されるので、ブロック選
択信号Ｂ０〜Ｂ３が全て活性化され、図５の全てのサブ
セルアレイ１００Ａ〜１００Ｄが選択されることにな
る。
ージモードで動作する場合を示す図である。同図におい
て、ブロック選択回路１５０の入力は図１のノーマルモ
ードの場合のようにアドレス信号Ａｉ、バーＡｉ及びＡ
ｊ、バーＡｊに接続されず、電源電圧Ｖｃｃに接続され
る。このような接続の転換は半導体メモリ装置の上層部
に形成される金属層の変更によって可能である。すなわ
ち、ブロック選択回路１５０の入力端を金属層を通じて
電源電圧Ｖｃｃに連結すればよい。すると、ブロック選
択回路１５０の入力が論理“ハイ”のＣＭＯＳ論理レベ
ルである電源電圧Ｖｃｃに接続されるので、ブロック選
択信号Ｂ０〜Ｂ３が全て活性化され、図５の全てのサブ
セルアレイ１００Ａ〜１００Ｄが選択されることにな
る。
【００２０】また、図３のセンスアンプ部選択回路１５
０Ａに入力されるブロック選択信号Ｂ０〜Ｂ３が全部活
性化されているので、信号φＳＡ０〜ＳＡ３も全部活性
化され、全てのセンスアンプ部１１０Ａ〜１１０Ｄを駆
動させる。そして、誤り訂正回路１３０Ａ〜１３０Ｄを
介して誤り訂正された各３２ビットのデータは出力デコ
ーダ１４０Ａ〜１４０Ｄに供給され、それぞれの出力デ
コーダ１４０Ａ〜１４０Ｄはプリデコーディング信号Ｓ
ＡＤ０〜ＳＡＤ７により１６ビットずつデータを順に出
力バッファ１６０に伝送することにより、ページモード
での誤り訂正動作が行われる。
０Ａに入力されるブロック選択信号Ｂ０〜Ｂ３が全部活
性化されているので、信号φＳＡ０〜ＳＡ３も全部活性
化され、全てのセンスアンプ部１１０Ａ〜１１０Ｄを駆
動させる。そして、誤り訂正回路１３０Ａ〜１３０Ｄを
介して誤り訂正された各３２ビットのデータは出力デコ
ーダ１４０Ａ〜１４０Ｄに供給され、それぞれの出力デ
コーダ１４０Ａ〜１４０Ｄはプリデコーディング信号Ｓ
ＡＤ０〜ＳＡＤ７により１６ビットずつデータを順に出
力バッファ１６０に伝送することにより、ページモード
での誤り訂正動作が行われる。
【００２１】
【発明の効果】上述したように本発明は、誤り訂正回路
を内蔵する半導体メモリ装置でのノーマルモード時に消
耗する無駄な電力消費を減少させ、簡単な方法で金属層
への連結状態を変更してノーマルモードとページモード
に対応した動作モードに変更できるという効果がある。
を内蔵する半導体メモリ装置でのノーマルモード時に消
耗する無駄な電力消費を減少させ、簡単な方法で金属層
への連結状態を変更してノーマルモードとページモード
に対応した動作モードに変更できるという効果がある。
【図１】本発明の実施例による多重誤り訂正回路を内蔵
する半導体メモリ装置のブロック図（ノーマルモード動
作時）。
する半導体メモリ装置のブロック図（ノーマルモード動
作時）。
【図２】図１の回路のブロック選択回路の一例を示す回
路図。
路図。
【図３】図１の回路のセンスアンプ部選択回路の一例を
示す回路図。
示す回路図。
【図４】図１の回路のプリデコーダの一例を示す回路
図。
図。
【図５】本発明の他の実施例による多重誤り訂正回路を
内蔵する半導体メモリ装置のブロック図（ページモード
動作時）。
内蔵する半導体メモリ装置のブロック図（ページモード
動作時）。
【図６】従来の誤り訂正回路を内蔵する半導体メモリ装
置のブロック図。
置のブロック図。
１００Ａ〜１００Ｄ サブセルアレイ １１０Ａ〜１１０Ｄ センスアンプ部 １２０Ａ〜１２０Ｄ ラッチ部 １３０Ａ〜１３０Ｄ 誤り訂正回路 １４０Ａ〜１４０Ｄ 出力デコーダ １４０ プリデコーダ １５０ ブロック選択回路 １５０Ａ センスアンプ部選択回路 １６０ 出力バッファ １７０ 出力パッド Ａｉ、バーＡｉ アドレス信号 Ａｊ、バーＡｊ アドレス信号 Ａｋ、バーＡｋ アドレス信号 Ｂ０〜Ｂ３ ブロック選択信号 φＳＡ０〜φＳＡ３ センスアンプ部選択信号 ＳＡＤ０〜ＳＡＤ７ プリデコーディング信号
Claims (5)
- 【請求項１】 パリティデータを発生して誤り訂正動作
を行うようになった半導体メモリ装置において、 複数のサブセルアレイに分割されたメモリセルアレイ
と、 これらのサブセルアレイにそれぞれ接続された複数のセ
ンスアンプ部と、 これらのセンスアンプ部にそれぞれ接続された複数の誤
り訂正回路と、 これらの誤り訂正回路にそれぞれ接続された出力デコー
ダとを備え、 ノーマルモードではサブセルアレイのうちいずれか一つ
が選択されて動作し、ページモードではサブセルアレイ
全てが選択されて動作するようにされていることを特徴
とする半導体メモリ装置。 - 【請求項２】 ノーマルモードで動作する場合には複数
のアドレス信号を入力とし、ページモードで動作する場
合には電源電圧を入力として選択動作を行うブロック選
択回路を更に備える請求項１記載の半導体メモリ装置。 - 【請求項３】 ノーマルモードで動作する時には、複数
のセンスアンプ部のうちいずれか一つのセンスアンプ部
と、これに対応する誤り訂正回路とが動作し、ページモ
ードで動作する時には、複数のセンスアンプ部と対応す
る誤り訂正回路とが全部動作するようになっている請求
項２記載の半導体メモリ装置。 - 【請求項４】 出力デコーダのデータアクセス動作を制
御するプリデコーダを更に備える請求項１〜３のいずれ
か１項に記載の半導体メモリ装置。 - 【請求項５】 信号伝送のための金属層を有してなり、
パリティデータを発生して誤り訂正動作を行うようにな
った半導体メモリ装置において、 複数のサブセルアレイに分割されたメモリセルアレイ
と、 サブセルアレイの選択を行うブロック選択回路と、 各サブセルアレイにそれぞれ接続された複数のセンスア
ンプ部と、 各センスアンプ部からの出力信号をラッチする複数のラ
ッチ回路と、 これらラッチ回路に接続された多重誤り訂正回路と、 多重誤り訂正回路に接続された出力デコーダと、 出力デコーダからの出力信号を入力とする出力バッファ
とを備え、 ブロック選択回路の入力端に入力信号を伝える金属層の
連結状態を変更して入力信号を切り換えることでブロッ
ク選択回路の出力信号の状態が変化し、それにより動作
モードの変更が可能とされていることを特徴とする半導
体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P13685 | 1992-07-30 | ||
| KR1019920013685A KR950008789B1 (ko) | 1992-07-30 | 1992-07-30 | 멀티-이씨씨(ecc)회로를 내장하는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187795A true JPH06187795A (ja) | 1994-07-08 |
| JP3982641B2 JP3982641B2 (ja) | 2007-09-26 |
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ID=19337249
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18817993A Expired - Lifetime JP3982641B2 (ja) | 1992-07-30 | 1993-07-29 | 多重誤り訂正回路を内蔵する半導体メモリ装置 |
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| Country | Link |
|---|---|
| US (1) | US5469450A (ja) |
| EP (1) | EP0581602B1 (ja) |
| JP (1) | JP3982641B2 (ja) |
| KR (1) | KR950008789B1 (ja) |
| CN (1) | CN1033607C (ja) |
| DE (1) | DE69326511T2 (ja) |
| RU (1) | RU2134916C1 (ja) |
| TW (1) | TW234763B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7430693B2 (en) | 2004-02-27 | 2008-09-30 | Kabushiki Kaisha Toshiba | Data memory system |
| JP2014137816A (ja) * | 2013-01-15 | 2014-07-28 | Samsung Electronics Co Ltd | メモリシステムの動作方法及びメモリシステム |
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| US6397365B1 (en) * | 1999-05-18 | 2002-05-28 | Hewlett-Packard Company | Memory error correction using redundant sliced memory and standard ECC mechanisms |
| KR100322542B1 (ko) * | 1999-08-11 | 2002-03-18 | 윤종용 | 파이프 라인상의 고속동작을 구현하는 ｅｃｃ 회로를 구비하는동기식 반도체 메모리장치 및 이 동기식 반도체 메모리장치의 에러 체크 및 정정방법 |
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| US6591394B2 (en) | 2000-12-22 | 2003-07-08 | Matrix Semiconductor, Inc. | Three-dimensional memory array and method for storing data bits and ECC bits therein |
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-
1992
- 1992-07-30 KR KR1019920013685A patent/KR950008789B1/ko not_active IP Right Cessation
-
1993
- 1993-07-29 JP JP18817993A patent/JP3982641B2/ja not_active Expired - Lifetime
- 1993-07-29 RU RU93046416A patent/RU2134916C1/ru not_active IP Right Cessation
- 1993-07-29 TW TW082106081A patent/TW234763B/zh active
- 1993-07-30 DE DE69326511T patent/DE69326511T2/de not_active Expired - Fee Related
- 1993-07-30 EP EP93306029A patent/EP0581602B1/en not_active Expired - Lifetime
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- 1993-07-30 CN CN93109191A patent/CN1033607C/zh not_active Expired - Fee Related
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