JP2911092B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に欠陥救済用の冗長回路を有するマスクＲＯＭ（Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の半導体記憶装置に関
する。
特に欠陥救済用の冗長回路を有するマスクＲＯＭ（Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の半導体記憶装置に関
する。
【０００２】近年、半導体記憶装置の更なる大容量化及
び高速化が要求されている。半導体記憶装置の大容量化
を実現するには、半導体チップの面積の増大は避けられ
ないが、半導体チップの面積が増大すると歩留りの低下
が生じてしまう。そこで、欠陥救済用の冗長回路を半導
体記憶装置内に設け、歩留りの低下を防止する必要があ
る。
び高速化が要求されている。半導体記憶装置の大容量化
を実現するには、半導体チップの面積の増大は避けられ
ないが、半導体チップの面積が増大すると歩留りの低下
が生じてしまう。そこで、欠陥救済用の冗長回路を半導
体記憶装置内に設け、歩留りの低下を防止する必要があ
る。
【０００３】
【従来の技術】図１２は、従来の半導体記憶装置のレイ
アウトの一例を示す。同図に示すマスクＲＯＭ１００
は、パッド及び配線部１０１と、周辺回路１０２と、４
個のコラムデコーダ１０３と、ロウデコーダ１０４と、
メモリセル部１０５とからなる。メモリセル部１０５
は、メインセルアレイＯＵＴ１〜ＯＵＴ１６と、冗長用
のパリティセルアレイＰ１，Ｐ２とからなる。尚、ＣＤ
はコラム方向、ＷＤはワード方向を示す。
アウトの一例を示す。同図に示すマスクＲＯＭ１００
は、パッド及び配線部１０１と、周辺回路１０２と、４
個のコラムデコーダ１０３と、ロウデコーダ１０４と、
メモリセル部１０５とからなる。メモリセル部１０５
は、メインセルアレイＯＵＴ１〜ＯＵＴ１６と、冗長用
のパリティセルアレイＰ１，Ｐ２とからなる。尚、ＣＤ
はコラム方向、ＷＤはワード方向を示す。
【０００４】マスクＲＯＭ１００は、この例では１６ビ
ットパリティの冗長方式を用いている。パリティセルア
レイＰ１，Ｐ２には、メインセルアレイＯＵＴ１〜ＯＵ
Ｔ１６から１ビットずつ取り出した合計１６ビットの出
力の排他的論理和の計算結果が各アドレスについて格納
される。これにより、メインセルアレイＯＵＴ１〜ＯＵ
Ｔ１６のうち例えば１つのメインセルアレイＯＵＴ１の
出力が不良であっても、残りのメインセルアレイＯＵＴ
２〜ＯＵＴ１６の出力が全て不良でなければ、対応する
パリティセルアレイＰ１，Ｐ２に格納された冗長データ
を用いて不良の救済が可能である。つまり、この従来例
では、単一メインセルアレイの出力不良に対する救済は
行われるので、単一ビット線やコラム方向の不良救済に
は好適である。
ットパリティの冗長方式を用いている。パリティセルア
レイＰ１，Ｐ２には、メインセルアレイＯＵＴ１〜ＯＵ
Ｔ１６から１ビットずつ取り出した合計１６ビットの出
力の排他的論理和の計算結果が各アドレスについて格納
される。これにより、メインセルアレイＯＵＴ１〜ＯＵ
Ｔ１６のうち例えば１つのメインセルアレイＯＵＴ１の
出力が不良であっても、残りのメインセルアレイＯＵＴ
２〜ＯＵＴ１６の出力が全て不良でなければ、対応する
パリティセルアレイＰ１，Ｐ２に格納された冗長データ
を用いて不良の救済が可能である。つまり、この従来例
では、単一メインセルアレイの出力不良に対する救済は
行われるので、単一ビット線やコラム方向の不良救済に
は好適である。
【０００５】
【発明が解決しようとする課題】しかし、上記従来例で
は、メモリセルアレイの配置が、図１２に示すように、
１個のロウデコーダ１０４により両側の夫々複数のメイ
ンセルアレイに跨がるワード線を駆動する構成となって
いる。このため、例えばワード線不良が発生した場合に
は、ワード線が複数のメインセルアレイを跨っているの
で、救済が困難であった。
は、メモリセルアレイの配置が、図１２に示すように、
１個のロウデコーダ１０４により両側の夫々複数のメイ
ンセルアレイに跨がるワード線を駆動する構成となって
いる。このため、例えばワード線不良が発生した場合に
は、ワード線が複数のメインセルアレイを跨っているの
で、救済が困難であった。
【０００６】つまり、例えば図１２中、ワード線不良が
複数のメインセルアレイＯＵＴ１，ＯＵＴ９，ＯＵＴ
２，ＯＵＴ１０を跨るワード線ＷＬＤに発生すると、こ
れらの４個のメインセルアレイのうち２個以上のメイン
セルアレイが不良となってしまう可能性があり、そのよ
うな場合には対応するパリティセルアレイＰ１，Ｐ２を
用いても全ての不良メインセルアレイの救済は困難であ
り、不良に対する救済効率が低いという問題があった。
複数のメインセルアレイＯＵＴ１，ＯＵＴ９，ＯＵＴ
２，ＯＵＴ１０を跨るワード線ＷＬＤに発生すると、こ
れらの４個のメインセルアレイのうち２個以上のメイン
セルアレイが不良となってしまう可能性があり、そのよ
うな場合には対応するパリティセルアレイＰ１，Ｐ２を
用いても全ての不良メインセルアレイの救済は困難であ
り、不良に対する救済効率が低いという問題があった。
【０００７】本発明は、ワード線方向及びコラム方向の
不良を良好に救済可能とし、歩留りの安定化を図ること
のできる半導体記憶装置を実現しようとする。
不良を良好に救済可能とし、歩留りの安定化を図ること
のできる半導体記憶装置を実現しようとする。
【０００８】
【課題を解決するための手段】上記の課題は、請求項１
記載の、複数のメインセルアレイ及びパリティセルアレ
イからなるメモリセル部と、複数のロウデコーダ回路か
らなり、入力アドレスからロウアドレスをデコードして
ロウアドレスで指定されるメインセルアレイのデータ及
びパリティセルアレイのパリティを該メモリセル部より
出力させるロウデコーダと、複数のコラムデコーダ回路
からなり、該入力アドレスからコラムアドレスをデコー
ドして、該メモリセル部より出力されたデータ及びパリ
ティのうちコラムアドレスで指定されるコラムのデータ
及びパリティのみを出力するコラムデコーダと、不良メ
インセルの不良を含むアドレス領域を記憶して不良ビッ
トを示すデータを出力する不良出力記憶回路と、該コラ
ムデコーダから出力されたデータのうち、不良が生じた
メインセルアレイの出力データをパリティ及び該不良出
力記憶回路の出力データに基づいて訂正して出力する冗
長回路とを備え、各メインセルアレイは、独立したワー
ド線を有し、前記パリティセルアレイは、前記ワード線
方向と直交するコラム方向上隣接する２個のメインセル
アレイの間に配置されている半導体記憶装置により解決
される。
記載の、複数のメインセルアレイ及びパリティセルアレ
イからなるメモリセル部と、複数のロウデコーダ回路か
らなり、入力アドレスからロウアドレスをデコードして
ロウアドレスで指定されるメインセルアレイのデータ及
びパリティセルアレイのパリティを該メモリセル部より
出力させるロウデコーダと、複数のコラムデコーダ回路
からなり、該入力アドレスからコラムアドレスをデコー
ドして、該メモリセル部より出力されたデータ及びパリ
ティのうちコラムアドレスで指定されるコラムのデータ
及びパリティのみを出力するコラムデコーダと、不良メ
インセルの不良を含むアドレス領域を記憶して不良ビッ
トを示すデータを出力する不良出力記憶回路と、該コラ
ムデコーダから出力されたデータのうち、不良が生じた
メインセルアレイの出力データをパリティ及び該不良出
力記憶回路の出力データに基づいて訂正して出力する冗
長回路とを備え、各メインセルアレイは、独立したワー
ド線を有し、前記パリティセルアレイは、前記ワード線
方向と直交するコラム方向上隣接する２個のメインセル
アレイの間に配置されている半導体記憶装置により解決
される。
【０００９】又、上記の課題は、請求項６記載の、複数
のメインセルアレイ及びパリティセルアレイがブロック
単位で設けられ、各ブロックが３の倍数個のセルアレイ
からなるメモリセル部と、複数のロウデコーダ回路から
なり、入力アドレスからロウアドレスをデコードしてロ
ウアドレスで指定されるメインセルアレイのデータ及び
パリティセルアレイのパリティを該メモリセル部より出
力させるロウデコーダと、複数のコラムデコーダ回路か
らなり、該入力アドレスからコラムアドレスをデコード
して、該メモリセル部より出力されたデータ及びパリテ
ィのうちコラムアドレスで指定されるコラムのデータ及
びパリティのみを出力するコラムデコーダと、不良メイ
ンセルの不良を含むアドレス領域を記憶して不良ビット
を示すデータを出力する不良出力記憶回路と、該コラム
デコーダから出力されたデータのうち、不良が生じたメ
インセルアレイの出力データをパリティ及び該不良出力
記憶回路の出力データに基づいて訂正して出力する冗長
回路とを備え、各ロウデコーダ回路が駆動するワード線
については、１本のワード線が互いにパリティ生成に関
して独立した複数のセルアレイのみを駆動する構成を有
する半導体記憶装置によっても解決される。
のメインセルアレイ及びパリティセルアレイがブロック
単位で設けられ、各ブロックが３の倍数個のセルアレイ
からなるメモリセル部と、複数のロウデコーダ回路から
なり、入力アドレスからロウアドレスをデコードしてロ
ウアドレスで指定されるメインセルアレイのデータ及び
パリティセルアレイのパリティを該メモリセル部より出
力させるロウデコーダと、複数のコラムデコーダ回路か
らなり、該入力アドレスからコラムアドレスをデコード
して、該メモリセル部より出力されたデータ及びパリテ
ィのうちコラムアドレスで指定されるコラムのデータ及
びパリティのみを出力するコラムデコーダと、不良メイ
ンセルの不良を含むアドレス領域を記憶して不良ビット
を示すデータを出力する不良出力記憶回路と、該コラム
デコーダから出力されたデータのうち、不良が生じたメ
インセルアレイの出力データをパリティ及び該不良出力
記憶回路の出力データに基づいて訂正して出力する冗長
回路とを備え、各ロウデコーダ回路が駆動するワード線
については、１本のワード線が互いにパリティ生成に関
して独立した複数のセルアレイのみを駆動する構成を有
する半導体記憶装置によっても解決される。
【００１０】
【作用】請求項１記載の発明では、１個のロウデコーダ
回路で２個のメインセルアレイのワード線しか駆動しな
いので、ワード線不良が発生しても２個のメインセルア
レイのうち一方の出力しか不良になることはなく、出力
が不良となるメインセルアレイが１個なのでパリティセ
ルアレイを用いた救済が可能である。
回路で２個のメインセルアレイのワード線しか駆動しな
いので、ワード線不良が発生しても２個のメインセルア
レイのうち一方の出力しか不良になることはなく、出力
が不良となるメインセルアレイが１個なのでパリティセ
ルアレイを用いた救済が可能である。
【００１１】請求項６記載の発明では、メインセルアレ
イのうち例えば１つのブロック内の複数のメインセルア
レイの出力が不良であっても、他のメインセルアレイの
出力が全て不良でなければ、対応するパリティセルアレ
イに格納された冗長データを用いて不良の救済が可能で
ある。つまり、ブロック内の複数のメインセルアレイの
出力不良に対する救済が有効に行われるので、ワード線
方向やコラム方向の不良救済には好適である。
イのうち例えば１つのブロック内の複数のメインセルア
レイの出力が不良であっても、他のメインセルアレイの
出力が全て不良でなければ、対応するパリティセルアレ
イに格納された冗長データを用いて不良の救済が可能で
ある。つまり、ブロック内の複数のメインセルアレイの
出力不良に対する救済が有効に行われるので、ワード線
方向やコラム方向の不良救済には好適である。
【００１２】従って、本発明では、ワード線方向及びコ
ラム方向の不良を良好に救済可能とすると共に、歩留り
の安定化を図ることのできる半導体記憶装置を実現する
ことができる。
ラム方向の不良を良好に救済可能とすると共に、歩留り
の安定化を図ることのできる半導体記憶装置を実現する
ことができる。
【００１３】
【実施例】先ず、本発明になる半導体記憶装置の第１実
施例を図１と共に説明する。図１は、第１実施例のレイ
アウトを示す。本実施例では、本発明がマスクＲＯＭに
適用されている。
施例を図１と共に説明する。図１は、第１実施例のレイ
アウトを示す。本実施例では、本発明がマスクＲＯＭに
適用されている。
【００１４】図１において、マスクＲＯＭ１０は、パッ
ド及び配線部１１と、周辺回路１２と、コラムデコーダ
１３と、ロウデコーダ１４と、メインセル部１５と、パ
リティセル部１６とからなる。メインセル部１５はメイ
ンセルアレイＯＵＴ１〜ＯＵＴ１６からなり、コラムデ
コーダ１３はこれらのメインセルアレイＯＵＴ１〜ＯＵ
Ｔ１６に対応した配置を有する複数のコラムデコーダ回
路からなる。又、ロウデコーダ１４は、各々が隣接する
２個のメインセルアレイのワード線を駆動するように配
置された複数のロウデコーダ回路からなる。パリティセ
ル部１６は、冗長用のパリティセルアレイＰ１〜Ｐ８か
らなる。パリティセルアレイＰ１はメインセルアレイＯ
ＵＴ１，ＯＵＴ３に対応した位置に設けられている。同
様にして、パリティセルアレイＰ２、Ｐ３、Ｐ４、Ｐ
５、Ｐ６、Ｐ７、Ｐ８は各々メインセルアレイＯＵＴ
９，ＯＵＴ１１、ＯＵＴ２，ＯＵＴ４、ＯＵＴ１０，Ｏ
ＵＴ１２、ＯＵＴ５，ＯＵＴ７、ＯＵＴ１３，ＯＵＴ１
４、ＯＵＴ６，ＯＵＴ８、ＯＵＴ１５，ＯＵＴ１６に対
応した位置に設けられている。
ド及び配線部１１と、周辺回路１２と、コラムデコーダ
１３と、ロウデコーダ１４と、メインセル部１５と、パ
リティセル部１６とからなる。メインセル部１５はメイ
ンセルアレイＯＵＴ１〜ＯＵＴ１６からなり、コラムデ
コーダ１３はこれらのメインセルアレイＯＵＴ１〜ＯＵ
Ｔ１６に対応した配置を有する複数のコラムデコーダ回
路からなる。又、ロウデコーダ１４は、各々が隣接する
２個のメインセルアレイのワード線を駆動するように配
置された複数のロウデコーダ回路からなる。パリティセ
ル部１６は、冗長用のパリティセルアレイＰ１〜Ｐ８か
らなる。パリティセルアレイＰ１はメインセルアレイＯ
ＵＴ１，ＯＵＴ３に対応した位置に設けられている。同
様にして、パリティセルアレイＰ２、Ｐ３、Ｐ４、Ｐ
５、Ｐ６、Ｐ７、Ｐ８は各々メインセルアレイＯＵＴ
９，ＯＵＴ１１、ＯＵＴ２，ＯＵＴ４、ＯＵＴ１０，Ｏ
ＵＴ１２、ＯＵＴ５，ＯＵＴ７、ＯＵＴ１３，ＯＵＴ１
４、ＯＵＴ６，ＯＵＴ８、ＯＵＴ１５，ＯＵＴ１６に対
応した位置に設けられている。
【００１５】本実施例では、１６ビットパリティの冗長
方式を用いている。パリティセルアレイＰ１〜Ｐ８に
は、メインセルアレイＯＵＴ１〜ＯＵＴ１６の出力から
１ビットずつ取り出した合計１６ビットの排他的論理和
の計算結果が各アドレスについて格納される。これによ
り、メインセルアレイＯＵＴ１〜ＯＵＴ１６のうち例え
ば１つのメインセルアレイＯＵＴ１の出力が不良であっ
ても、残りのメインセルアレイＯＵＴ２〜ＯＵＴ１６の
出力が全て不良でなければ、対応するパリティセルアレ
イＰ１〜Ｐ８に格納された冗長データを用いて不良の救
済が可能である。つまり、本実施例は、メインセルアレ
イの出力不良に対する救済が有効に行われるので、ワー
ド線方向やコラム方向の不良救済には好適である。
方式を用いている。パリティセルアレイＰ１〜Ｐ８に
は、メインセルアレイＯＵＴ１〜ＯＵＴ１６の出力から
１ビットずつ取り出した合計１６ビットの排他的論理和
の計算結果が各アドレスについて格納される。これによ
り、メインセルアレイＯＵＴ１〜ＯＵＴ１６のうち例え
ば１つのメインセルアレイＯＵＴ１の出力が不良であっ
ても、残りのメインセルアレイＯＵＴ２〜ＯＵＴ１６の
出力が全て不良でなければ、対応するパリティセルアレ
イＰ１〜Ｐ８に格納された冗長データを用いて不良の救
済が可能である。つまり、本実施例は、メインセルアレ
イの出力不良に対する救済が有効に行われるので、ワー
ド線方向やコラム方向の不良救済には好適である。
【００１６】又、例えば１個のロウデコーダ回路１４ａ
でメインセルアレイＯＵＴ１，ＯＵＴ９といった、２個
のメインセルアレイのワード線だけを駆動する構成とな
っている。従って、例えば図１中、ワード線不良がメイ
ンセルアレイＯＵＴ１のワード線ＷＬｄに発生しても、
これらの２個のメインセルアレイのうち１個のメインセ
ルアレイは通常の場合不良とならない。このため、この
ようなワード線不良は、対応するパリティセルアレイＰ
１〜Ｐ８を用いて救済することができる。つまり、本実
施例では、１個のロウデコーダ回路で２個のメインセル
アレイのワード線しか駆動しないので、ワード線不良が
発生してもメインセルアレイのうち一方の出力しか不良
になることはなく、出力が不良となるメインセルアレイ
が１個なのでパリティセルアレイを用いた救済が可能で
ある。
でメインセルアレイＯＵＴ１，ＯＵＴ９といった、２個
のメインセルアレイのワード線だけを駆動する構成とな
っている。従って、例えば図１中、ワード線不良がメイ
ンセルアレイＯＵＴ１のワード線ＷＬｄに発生しても、
これらの２個のメインセルアレイのうち１個のメインセ
ルアレイは通常の場合不良とならない。このため、この
ようなワード線不良は、対応するパリティセルアレイＰ
１〜Ｐ８を用いて救済することができる。つまり、本実
施例では、１個のロウデコーダ回路で２個のメインセル
アレイのワード線しか駆動しないので、ワード線不良が
発生してもメインセルアレイのうち一方の出力しか不良
になることはなく、出力が不良となるメインセルアレイ
が１個なのでパリティセルアレイを用いた救済が可能で
ある。
【００１７】図２は、本実施例の要部を示すブロック図
である。同図では、説明の便宜上、コラムデコーダ１３
及びロウデコーダ１４を各々１つのブロックで示してい
るが、実際のレイアウトは上記図１の如くである。又、
メインセルアレイＯＵＴ１〜ＯＵＴ１６及びパリティセ
ルアレイＰ１〜Ｐ８も、便宜上１つのブロックでメモリ
セル部２１として示してある。
である。同図では、説明の便宜上、コラムデコーダ１３
及びロウデコーダ１４を各々１つのブロックで示してい
るが、実際のレイアウトは上記図１の如くである。又、
メインセルアレイＯＵＴ１〜ＯＵＴ１６及びパリティセ
ルアレイＰ１〜Ｐ８も、便宜上１つのブロックでメモリ
セル部２１として示してある。
【００１８】図２において、マスクＲＯＭ１０は、アド
レスＡ０〜Ａ１９が入力されるアドレスバッファ２０
と、メモリセル部２１と、コラムデコーダ１３と、ロウ
デコーダ１４と、冗長回路２２と、不良出力記憶回路２
３と、出力バッファ２４とからなる。冗長回路２２は、
排他的論理和（ＥＯＲ：Ｅｘｃｌｕｓｉｖｅ−Ｏｒ）回
路２５と、データ切替回路２６，２７とからなる。冗長
回路２２、不良出力記憶回路２３、出力バッファ２４等
は、図１中周辺回路１２内に設けられる。
レスＡ０〜Ａ１９が入力されるアドレスバッファ２０
と、メモリセル部２１と、コラムデコーダ１３と、ロウ
デコーダ１４と、冗長回路２２と、不良出力記憶回路２
３と、出力バッファ２４とからなる。冗長回路２２は、
排他的論理和（ＥＯＲ：Ｅｘｃｌｕｓｉｖｅ−Ｏｒ）回
路２５と、データ切替回路２６，２７とからなる。冗長
回路２２、不良出力記憶回路２３、出力バッファ２４等
は、図１中周辺回路１２内に設けられる。
【００１９】コラムデコーダ１３及びロウデコーダ１４
は、入力アドレスＡ０〜Ａ１９から各々コラムアドレス
Ａ０〜Ａ７及びロウアドレスＡ８〜Ａ１９をデコードす
る。コラムデコーダ１３は、コラムアドレスＡ０〜Ａ７
をデコードして、メモリ部２１の列（コラム）の選択を
行う。ロウデコーダ１４は、ロウアドレスＡ８〜Ａ１９
をデコードして、行（ロウ）の選択、即ち、ワード線の
選択を行う。コラムデコーダ１３内にはセンスアンプ
（図示せず）が含まれている。
は、入力アドレスＡ０〜Ａ１９から各々コラムアドレス
Ａ０〜Ａ７及びロウアドレスＡ８〜Ａ１９をデコードす
る。コラムデコーダ１３は、コラムアドレスＡ０〜Ａ７
をデコードして、メモリ部２１の列（コラム）の選択を
行う。ロウデコーダ１４は、ロウアドレスＡ８〜Ａ１９
をデコードして、行（ロウ）の選択、即ち、ワード線の
選択を行う。コラムデコーダ１３内にはセンスアンプ
（図示せず）が含まれている。
【００２０】メモリセル部２１からは、ロウアドレスＡ
８〜Ａ１９をロウデコーダ１４でデコードすることによ
り指定されたロウのデータ及びパリティが出力される。
コラムデコーダ１３は、メモリセル部２１から出力され
たデータ及びパリティから、コラムアドレスＡ０〜Ａ７
をデコードすることにより指定された１アドレス分のデ
ータビットＤ０〜Ｄ１５及びパリティビットＰＤを選択
出力する。パリティビットＰＤは冗長回路２２内のＥＯ
Ｒ回路２５へ供給され、データビットＤ０〜Ｄ１５は冗
長回路２２内のデータ切替回路２６，２７へ供給され
る。尚、コラムデコーダ１３及びロウデコーダ１４には
公知の構成を用いることができるので、その構成の図示
及び説明は省略する。
８〜Ａ１９をロウデコーダ１４でデコードすることによ
り指定されたロウのデータ及びパリティが出力される。
コラムデコーダ１３は、メモリセル部２１から出力され
たデータ及びパリティから、コラムアドレスＡ０〜Ａ７
をデコードすることにより指定された１アドレス分のデ
ータビットＤ０〜Ｄ１５及びパリティビットＰＤを選択
出力する。パリティビットＰＤは冗長回路２２内のＥＯ
Ｒ回路２５へ供給され、データビットＤ０〜Ｄ１５は冗
長回路２２内のデータ切替回路２６，２７へ供給され
る。尚、コラムデコーダ１３及びロウデコーダ１４には
公知の構成を用いることができるので、その構成の図示
及び説明は省略する。
【００２１】入力アドレスＡ０〜Ａ１９のうち、ロウア
ドレスＡ８〜Ａ１９の少なくとも上位ビットは、不良出
力記憶回路２３にも供給されている。この不良出力記憶
回路２３は、ロウアドレスの上位ビットと予め記憶され
ている不良アドレス（冗長アドレス）とが一致した場合
に、１６ビットのうちどの１ビットにビット誤りが発生
したか、即ち、どの１ビットが不良であるかを示す、不
良出力セレクトデータＳＤＤ０〜ＳＤＤ１５を生成出力
する。つまり、不良出力記憶回路２３は、１６ビットの
うち不良の１ビットについてのみ「１」（ハイレベル）
で他の１５ビットは「０」（ローレベル）である不良出
力セレクトデータＳＤＤ０〜ＳＤＤ１５を生成出力す
る。
ドレスＡ８〜Ａ１９の少なくとも上位ビットは、不良出
力記憶回路２３にも供給されている。この不良出力記憶
回路２３は、ロウアドレスの上位ビットと予め記憶され
ている不良アドレス（冗長アドレス）とが一致した場合
に、１６ビットのうちどの１ビットにビット誤りが発生
したか、即ち、どの１ビットが不良であるかを示す、不
良出力セレクトデータＳＤＤ０〜ＳＤＤ１５を生成出力
する。つまり、不良出力記憶回路２３は、１６ビットの
うち不良の１ビットについてのみ「１」（ハイレベル）
で他の１５ビットは「０」（ローレベル）である不良出
力セレクトデータＳＤＤ０〜ＳＤＤ１５を生成出力す
る。
【００２２】ロウアドレスの上位ビットと比較される不
良アドレスは、マスクＲＯＭの製造後のテスト結果に応
じて不良アドレスが予め書き込まれている。１６ビット
のうちどの１ビットが不良であるかは、４ビットの２進
数で表される。不良出力記憶回路２３は、この４ビット
の行アドレスも、マスクＲＯＭの製造後のテスト結果に
応じて、予め書き込まれている。尚、不良出力のメイン
セルがないロウアドレスは記憶しない。又、マスクＲＯ
Ｍのテストは、公知の方法で行える。
良アドレスは、マスクＲＯＭの製造後のテスト結果に応
じて不良アドレスが予め書き込まれている。１６ビット
のうちどの１ビットが不良であるかは、４ビットの２進
数で表される。不良出力記憶回路２３は、この４ビット
の行アドレスも、マスクＲＯＭの製造後のテスト結果に
応じて、予め書き込まれている。尚、不良出力のメイン
セルがないロウアドレスは記憶しない。又、マスクＲＯ
Ｍのテストは、公知の方法で行える。
【００２３】不良出力記憶回路２３は、本実施例では図
３に示すように、救済するべき不良アドレスを記憶する
回路部分１４１と、救済するべきメインセルの不良出力
の番号を示す４ビットの２進数を記憶する回路部分１５
１と、不良データビットの指定をする回路部分１６１と
からなる。尚、図３では、説明の便宜上、各回路部分の
要部の構成のみを示している。
３に示すように、救済するべき不良アドレスを記憶する
回路部分１４１と、救済するべきメインセルの不良出力
の番号を示す４ビットの２進数を記憶する回路部分１５
１と、不良データビットの指定をする回路部分１６１と
からなる。尚、図３では、説明の便宜上、各回路部分の
要部の構成のみを示している。
【００２４】回路部分１４１は、レーザヒューズ等のＰ
ＲＯＭ素子からなる記憶素子群１４２と、ＥＯＲ回路群
１４３と、ＮＯＲ回路１４４とを有する。記憶素子群１
４２のＰＲＯＭ素子は、各々不良アドレスを記憶してい
る１ビット記憶回路であり、各ＰＲＯＭ素子の出力はＥ
ＯＲ回路群１４３の対応するＥＯＲ回路へ供給される。
各ＥＯＲ回路には、ロウアドレスのビットＡ１６〜Ａ１
９のうち対応する１ビットも供給されているので、ロウ
アドレスの上位ビットと記憶されている不良アドレスと
が一致すると、ＮＯＲ回路１４４からはハイレベルの信
号ＨＩＴが出力される。つまり、ここでは不良アドレス
を４ビットで記憶している。上記信号ＨＩＴは、回路部
分１６１へ供給される。尚、ＰＲＯＭ素子１４０は冗長
回路２２を使用するモードであるか否かを示すフラグを
記憶しており、このＰＲＯＭ素子１４０の出力によりＮ
ＯＲ回路１４４の出力信号ＨＩＴは、冗長回路２２を使
用するモードでのみハイレベルとなる。
ＲＯＭ素子からなる記憶素子群１４２と、ＥＯＲ回路群
１４３と、ＮＯＲ回路１４４とを有する。記憶素子群１
４２のＰＲＯＭ素子は、各々不良アドレスを記憶してい
る１ビット記憶回路であり、各ＰＲＯＭ素子の出力はＥ
ＯＲ回路群１４３の対応するＥＯＲ回路へ供給される。
各ＥＯＲ回路には、ロウアドレスのビットＡ１６〜Ａ１
９のうち対応する１ビットも供給されているので、ロウ
アドレスの上位ビットと記憶されている不良アドレスと
が一致すると、ＮＯＲ回路１４４からはハイレベルの信
号ＨＩＴが出力される。つまり、ここでは不良アドレス
を４ビットで記憶している。上記信号ＨＩＴは、回路部
分１６１へ供給される。尚、ＰＲＯＭ素子１４０は冗長
回路２２を使用するモードであるか否かを示すフラグを
記憶しており、このＰＲＯＭ素子１４０の出力によりＮ
ＯＲ回路１４４の出力信号ＨＩＴは、冗長回路２２を使
用するモードでのみハイレベルとなる。
【００２５】回路部分１５１は、ＰＲＯＭ素子からなる
記憶素子群１５２を有する。記憶素子群１５２のＰＲＯ
Ｍ素子は、各々メインセルの不良出力番号を示す４ビッ
トの各桁を記憶している１ビット記憶回路であり、各Ｐ
ＲＯＭ素子の出力信号ＳＤＢ０〜ＳＤＢ３は回路部分１
６１へ供給される。つまり、ここでは不良出力番号を４
ビットで記憶している。
記憶素子群１５２を有する。記憶素子群１５２のＰＲＯ
Ｍ素子は、各々メインセルの不良出力番号を示す４ビッ
トの各桁を記憶している１ビット記憶回路であり、各Ｐ
ＲＯＭ素子の出力信号ＳＤＢ０〜ＳＤＢ３は回路部分１
６１へ供給される。つまり、ここでは不良出力番号を４
ビットで記憶している。
【００２６】回路部分１６１は、図示の如く接続された
ＮＯＲ回路群１６２と、ＡＮＤ回路群１６４とを有す
る。ＮＯＲ回路群１６２には、上記回路部分１４１から
の信号ＨＩＴと、回路部分１５１からの信号ＳＤＢ０〜
ＳＤＢ３とが供給されている。ＡＮＤ回路群１６４の各
ＡＮＤ回路は、ＮＯＲ回路群１６２のうちの対応するＮ
ＯＲ回路の出力を供給されている。ＡＮＤ回路群１６４
は、ＮＯＲ回路群１６２の出力に基づいて、不良出力セ
レクトデータＳＤＤ０〜ＳＤＤ１５を出力する。この不
良出力セレクトデータＳＤＤ０〜ＳＤＤ１５は、冗長回
路２２内のデータ切替回路２６，２７へ供給される。
ＮＯＲ回路群１６２と、ＡＮＤ回路群１６４とを有す
る。ＮＯＲ回路群１６２には、上記回路部分１４１から
の信号ＨＩＴと、回路部分１５１からの信号ＳＤＢ０〜
ＳＤＢ３とが供給されている。ＡＮＤ回路群１６４の各
ＡＮＤ回路は、ＮＯＲ回路群１６２のうちの対応するＮ
ＯＲ回路の出力を供給されている。ＡＮＤ回路群１６４
は、ＮＯＲ回路群１６２の出力に基づいて、不良出力セ
レクトデータＳＤＤ０〜ＳＤＤ１５を出力する。この不
良出力セレクトデータＳＤＤ０〜ＳＤＤ１５は、冗長回
路２２内のデータ切替回路２６，２７へ供給される。
【００２７】図４は、データ切替回路２６の要部の構成
を示す。データ切替回路２６は、図示の如く接続された
ゲート回路群７１−０〜７１−１５を有する。各ゲート
回路７１−ｉは、不良出力記憶回路２３からの不良出力
セレクトデータＳＤＤ０〜ＳＤＤ１５のうち対応するビ
ットの信号ＳＤＤｉを供給されるインバータと、このイ
ンバータの出力と対応するデータビットＤｉとが供給さ
れるＡＮＤ回路からなる（ただし、ｉ＝０〜１５）。こ
れにより、データビットＤ０〜Ｄ１５は、不良出力ビッ
トを除いて、そのままＥＯＲ回路２５へ供給される。不
良出力ビットＤｄは、対応する信号ＳＤＤｋがハイレベ
ルとなるので、ローレベルに固定された状態で冗長回路
２２内のＥＯＲ回路２５へ供給される（ただし、ｄ＝０
〜１５）。
を示す。データ切替回路２６は、図示の如く接続された
ゲート回路群７１−０〜７１−１５を有する。各ゲート
回路７１−ｉは、不良出力記憶回路２３からの不良出力
セレクトデータＳＤＤ０〜ＳＤＤ１５のうち対応するビ
ットの信号ＳＤＤｉを供給されるインバータと、このイ
ンバータの出力と対応するデータビットＤｉとが供給さ
れるＡＮＤ回路からなる（ただし、ｉ＝０〜１５）。こ
れにより、データビットＤ０〜Ｄ１５は、不良出力ビッ
トを除いて、そのままＥＯＲ回路２５へ供給される。不
良出力ビットＤｄは、対応する信号ＳＤＤｋがハイレベ
ルとなるので、ローレベルに固定された状態で冗長回路
２２内のＥＯＲ回路２５へ供給される（ただし、ｄ＝０
〜１５）。
【００２８】図５は、本実施例におけるＥＯＲ回路２５
の構成を示す。データ切替回路２６からのデータビット
Ｄ０〜Ｄ１５のうち、データビットＤ０〜Ｄ７はＥＯＲ
回路群１７３へ供給され、データビットＤ８〜Ｄ１５は
ＥＯＲ回路群１７４へ供給される。ＥＯＲ回路群１７
３，１７４は図示の如く接続されたＥＯＲ回路からな
り、ＥＯＲ回路１７５はＥＯＲ回路群１７３の出力信号
とＥＯＲ回路群１７４の出力信号との排他的論理和を求
める。又、ＥＯＲ回路１７６は、コラムデコーダ１３か
らのパリティビットＰＤとＥＯＲ回路１７５の出力との
排他的論理和を求め、求められた信号ＣＤを冗長回路２
２内のデータ切替回路２７へ供給する。
の構成を示す。データ切替回路２６からのデータビット
Ｄ０〜Ｄ１５のうち、データビットＤ０〜Ｄ７はＥＯＲ
回路群１７３へ供給され、データビットＤ８〜Ｄ１５は
ＥＯＲ回路群１７４へ供給される。ＥＯＲ回路群１７
３，１７４は図示の如く接続されたＥＯＲ回路からな
り、ＥＯＲ回路１７５はＥＯＲ回路群１７３の出力信号
とＥＯＲ回路群１７４の出力信号との排他的論理和を求
める。又、ＥＯＲ回路１７６は、コラムデコーダ１３か
らのパリティビットＰＤとＥＯＲ回路１７５の出力との
排他的論理和を求め、求められた信号ＣＤを冗長回路２
２内のデータ切替回路２７へ供給する。
【００２９】図６は、本実施例におけるデータ切替回路
２７の要部の構成を示す。データ切替回路２７は、図示
の如く接続されたゲート回路群１７６−０〜１７６−１
５を有する。各ゲート回路群１７６−ｊは、不良出力記
憶回路２３からの不良出力セレクトデータＳＤＤ０〜Ｓ
ＤＤ１５のうち対応する信号ＳＤＤｊを供給されるイン
バータと、信号ＳＤＤｊ及びＥＯＲ回路２５からの信号
ＣＤを供給される第１のＮＡＮＤ回路と、対応するデー
タビットＤｊ及びインバータの出力を供給される第２の
ＮＡＮＤ回路と、第１及び第２のＮＡＮＤ回路の出力を
供給されてデータビットＤｊを図２の出力バッファ２４
へ供給する第３のＮＡＮＤ回路とからなる（ただし、ｊ
＝０〜１５）。これにより、不良出力ビットＤｄのみが
データ切替回路２７で訂正されて他のデータビットと共
に出力バッファ２４へ供給される。
２７の要部の構成を示す。データ切替回路２７は、図示
の如く接続されたゲート回路群１７６−０〜１７６−１
５を有する。各ゲート回路群１７６−ｊは、不良出力記
憶回路２３からの不良出力セレクトデータＳＤＤ０〜Ｓ
ＤＤ１５のうち対応する信号ＳＤＤｊを供給されるイン
バータと、信号ＳＤＤｊ及びＥＯＲ回路２５からの信号
ＣＤを供給される第１のＮＡＮＤ回路と、対応するデー
タビットＤｊ及びインバータの出力を供給される第２の
ＮＡＮＤ回路と、第１及び第２のＮＡＮＤ回路の出力を
供給されてデータビットＤｊを図２の出力バッファ２４
へ供給する第３のＮＡＮＤ回路とからなる（ただし、ｊ
＝０〜１５）。これにより、不良出力ビットＤｄのみが
データ切替回路２７で訂正されて他のデータビットと共
に出力バッファ２４へ供給される。
【００３０】上記第１実施例では、１本のワード線で１
個のメインセルアレイを駆動しているが、１本のワード
線で２個以上のメインセルアレイを駆動することが考え
られる。
個のメインセルアレイを駆動しているが、１本のワード
線で２個以上のメインセルアレイを駆動することが考え
られる。
【００３１】図７は、この場合に考えられる半導体記憶
装置のレイアウトを示す。同図に示すマスクＲＯＭ２０
０は、パッド及び配線部２０１と、周辺回路２０２と、
１２個のコラムデコーダ２０３と、３個のロウデコーダ
２０４と、メモリセル部２０５とからなる。メモリセル
部２０５は、メインセルアレイＯＵＴ１Ｌ〜ＯＵＴ１６
Ｌ，ＯＵＴ１Ｈ〜ＯＵＴ１６Ｈとからなる。尚、冗長用
のパリティセルアレイの図示は説明の便宜上省略する。
尚、ＣＤはコラム方向、ＷＤはワード方向を示す。
装置のレイアウトを示す。同図に示すマスクＲＯＭ２０
０は、パッド及び配線部２０１と、周辺回路２０２と、
１２個のコラムデコーダ２０３と、３個のロウデコーダ
２０４と、メモリセル部２０５とからなる。メモリセル
部２０５は、メインセルアレイＯＵＴ１Ｌ〜ＯＵＴ１６
Ｌ，ＯＵＴ１Ｈ〜ＯＵＴ１６Ｈとからなる。尚、冗長用
のパリティセルアレイの図示は説明の便宜上省略する。
尚、ＣＤはコラム方向、ＷＤはワード方向を示す。
【００３２】しかし、図７に示すメインセルアレイのレ
イアウトでは、１本のワード線で２個のメインセルアレ
イが駆動される部分と、１本のワード線で３個のメイン
セルアレイが駆動される部分とが生じてしまう。このた
め、メインセルアレイによって出力特性が異なってしま
う。つまり、ワード線は、３個のメインセルアレイを駆
動する部分の方が２個のメインセルアレイを駆動する部
分より長くなるので、マスクＲＯＭの動作速度は３個の
メインセルアレイの出力側で決定されてしまう。
イアウトでは、１本のワード線で２個のメインセルアレ
イが駆動される部分と、１本のワード線で３個のメイン
セルアレイが駆動される部分とが生じてしまう。このた
め、メインセルアレイによって出力特性が異なってしま
う。つまり、ワード線は、３個のメインセルアレイを駆
動する部分の方が２個のメインセルアレイを駆動する部
分より長くなるので、マスクＲＯＭの動作速度は３個の
メインセルアレイの出力側で決定されてしまう。
【００３３】そこで、１本のワード線で２個以上のメイ
ンセルアレイを駆動する場合に、メインセルアレイに拘
らず出力特性を一定とし、且つ、上記第１実施例より更
に不良出力の救済効率を向上させることのできる実施例
を次に説明する。
ンセルアレイを駆動する場合に、メインセルアレイに拘
らず出力特性を一定とし、且つ、上記第１実施例より更
に不良出力の救済効率を向上させることのできる実施例
を次に説明する。
【００３４】図８は、本発明になる半導体記憶装置の第
２実施例のレイアウトを示す。本実施例においても、本
発明がマスクＲＯＭに適用されている。
２実施例のレイアウトを示す。本実施例においても、本
発明がマスクＲＯＭに適用されている。
【００３５】図８において、マスクＲＯＭ１０Ａは、パ
ッド及び配線部１１と、周辺回路１２と、コラムデコー
ダ１３と、ロウデコーダ１４と、メインセル部１５と、
パリティセル部１６とからなる。メインセル部１５はメ
インセルアレイＯＵＴ１Ｌ〜ＯＵＴ１６Ｌ，ＯＵＴ１Ｈ
〜ＯＵＴ１６Ｈからなり、コラムデコーダ１３はこれら
のメインセルアレイＯＵＴ１Ｌ〜ＯＵＴ１６Ｌ，ＯＵＴ
１Ｈ〜ＯＵＴ１６Ｈに対応した配置を有する複数のコラ
ムデコーダ回路からなる。又、ロウデコーダ１４は、各
々が隣接する３個のセルアレイを駆動するように配置さ
れた複数のロウデコーダ回路からなる。パリティセル部
１６は、冗長用のパリティセルアレイＰ１Ｌ，Ｐ１Ｈ，
Ｐ２Ｌ，Ｐ２Ｈからなる。パリティセルアレイＰ１Ｌ
は、メインセルアレイＯＵＴ１Ｌ〜ＯＵＴ８Ｌに対して
設けられ、パリティセルアレイＰ２Ｌは、メインセルア
レイＯＵＴ９Ｌ〜ＯＵＴ１６Ｌに対して設けられてい
る。同様にして、パリティセルアレイＰ１Ｈは、メイン
セルアレイＯＵＴ１Ｈ〜ＯＵＴ８Ｈに対して設けられ、
パリティセルアレイＰ２Ｈは、メインセルアレイＯＵＴ
９Ｈ〜ＯＵＴ１６Ｈに対して設けられている。尚、例え
ばＬ側のメインセルアレイＯＵＴ１Ｌ〜ＯＵＴ１６Ｌは
ローレベルのコラムアドレスビットＡ１９で選択され、
Ｈ側のメインセルアレイＯＵＴ１Ｈ〜ＯＵＴ１６Ｈはハ
イレベルのコラムアドレスビットＡ１９で選択される。
ッド及び配線部１１と、周辺回路１２と、コラムデコー
ダ１３と、ロウデコーダ１４と、メインセル部１５と、
パリティセル部１６とからなる。メインセル部１５はメ
インセルアレイＯＵＴ１Ｌ〜ＯＵＴ１６Ｌ，ＯＵＴ１Ｈ
〜ＯＵＴ１６Ｈからなり、コラムデコーダ１３はこれら
のメインセルアレイＯＵＴ１Ｌ〜ＯＵＴ１６Ｌ，ＯＵＴ
１Ｈ〜ＯＵＴ１６Ｈに対応した配置を有する複数のコラ
ムデコーダ回路からなる。又、ロウデコーダ１４は、各
々が隣接する３個のセルアレイを駆動するように配置さ
れた複数のロウデコーダ回路からなる。パリティセル部
１６は、冗長用のパリティセルアレイＰ１Ｌ，Ｐ１Ｈ，
Ｐ２Ｌ，Ｐ２Ｈからなる。パリティセルアレイＰ１Ｌ
は、メインセルアレイＯＵＴ１Ｌ〜ＯＵＴ８Ｌに対して
設けられ、パリティセルアレイＰ２Ｌは、メインセルア
レイＯＵＴ９Ｌ〜ＯＵＴ１６Ｌに対して設けられてい
る。同様にして、パリティセルアレイＰ１Ｈは、メイン
セルアレイＯＵＴ１Ｈ〜ＯＵＴ８Ｈに対して設けられ、
パリティセルアレイＰ２Ｈは、メインセルアレイＯＵＴ
９Ｈ〜ＯＵＴ１６Ｈに対して設けられている。尚、例え
ばＬ側のメインセルアレイＯＵＴ１Ｌ〜ＯＵＴ１６Ｌは
ローレベルのコラムアドレスビットＡ１９で選択され、
Ｈ側のメインセルアレイＯＵＴ１Ｈ〜ＯＵＴ１６Ｈはハ
イレベルのコラムアドレスビットＡ１９で選択される。
【００３６】本実施例では、８ビットパリティの冗長方
式を用いている。パリティセルアレイＰ１Ｌには、メイ
ンセルアレイＯＵＴ１Ｌ〜ＯＵＴ８Ｌの出力から１ビッ
トずつ取り出した合計８ビットの排他的論理和の計算結
果が各アドレスについて格納され、パリティセルアレイ
Ｐ２Ｌには、メインセルアレイＯＵＴ９Ｌ〜ＯＵＴ１６
Ｌの出力から１ビットずつ取り出した合計８ビットの排
他的論理和の計算結果が各アドレスについて格納され
る。同様にして、パリティセルアレイＰ１Ｈには、メイ
ンセルアレイＯＵＴ１Ｈ〜ＯＵＴ８Ｈの出力から１ビッ
トずつ取り出した合計８ビットの排他的論理和の計算結
果が各アドレスについて格納され、パリティセルアレイ
Ｐ２Ｈには、メインセルアレイＯＵＴ９Ｈ〜ＯＵＴ１６
Ｈの出力から１ビットずつ取り出した合計８ビットの排
他的論理和の計算結果が各アドレスについて格納され
る。従って、８ビットの出力に対して１ビットのパリテ
ィが設けられ、例えば１６Ｍビットのメインセル部１５
に対しては２Ｍビット分のパリティセル部１６が設けら
れる。
式を用いている。パリティセルアレイＰ１Ｌには、メイ
ンセルアレイＯＵＴ１Ｌ〜ＯＵＴ８Ｌの出力から１ビッ
トずつ取り出した合計８ビットの排他的論理和の計算結
果が各アドレスについて格納され、パリティセルアレイ
Ｐ２Ｌには、メインセルアレイＯＵＴ９Ｌ〜ＯＵＴ１６
Ｌの出力から１ビットずつ取り出した合計８ビットの排
他的論理和の計算結果が各アドレスについて格納され
る。同様にして、パリティセルアレイＰ１Ｈには、メイ
ンセルアレイＯＵＴ１Ｈ〜ＯＵＴ８Ｈの出力から１ビッ
トずつ取り出した合計８ビットの排他的論理和の計算結
果が各アドレスについて格納され、パリティセルアレイ
Ｐ２Ｈには、メインセルアレイＯＵＴ９Ｈ〜ＯＵＴ１６
Ｈの出力から１ビットずつ取り出した合計８ビットの排
他的論理和の計算結果が各アドレスについて格納され
る。従って、８ビットの出力に対して１ビットのパリテ
ィが設けられ、例えば１６Ｍビットのメインセル部１５
に対しては２Ｍビット分のパリティセル部１６が設けら
れる。
【００３７】これにより、メインセルアレイＯＵＴ１Ｌ
〜ＯＵＴ１６Ｈのうち例えば１つのメインセルアレイＯ
ＵＴ１Ｌの出力が不良であっても、メインセルアレイＯ
ＵＴ２Ｌ〜ＯＵＴ８Ｌの出力が全て不良でなければ、対
応するパリティセルアレイＰ１Ｌに格納された冗長デー
タを用いて不良の救済が可能である。つまり、本実施例
は、メインセルアレイの出力不良に対する救済が有効に
行われるので、ワード線方向やコラム方向の不良救済に
は好適である。
〜ＯＵＴ１６Ｈのうち例えば１つのメインセルアレイＯ
ＵＴ１Ｌの出力が不良であっても、メインセルアレイＯ
ＵＴ２Ｌ〜ＯＵＴ８Ｌの出力が全て不良でなければ、対
応するパリティセルアレイＰ１Ｌに格納された冗長デー
タを用いて不良の救済が可能である。つまり、本実施例
は、メインセルアレイの出力不良に対する救済が有効に
行われるので、ワード線方向やコラム方向の不良救済に
は好適である。
【００３８】ここでは、１本のワード線ＷＬｄ１で、例
えばメインセルアレイＯＵＴ１Ｌ，ＯＵＴ１Ｈ，ＯＵＴ
９Ｌを駆動する。このため、ワード線ＷＬｄ１に不良が
あると、従来の１６ビットパリティの冗長方式では上記
メインセルアレイに対応するパリティビットが同じパリ
ティセルアレイに格納されているため、この様な不良を
救済できない。しかし、本実施例では８ビットパリティ
を用い、且つ、メインセルアレイをＬ側とＨ側に分けて
いるので、Ｌ側とＨ側とで別々に設けたパリティセルア
レイＰ１Ｌ，Ｐ２Ｌ及びＰ１Ｈ，Ｐ２Ｈを用いて上記の
如きワード線ＷＬｄの不良をも救済できる。
えばメインセルアレイＯＵＴ１Ｌ，ＯＵＴ１Ｈ，ＯＵＴ
９Ｌを駆動する。このため、ワード線ＷＬｄ１に不良が
あると、従来の１６ビットパリティの冗長方式では上記
メインセルアレイに対応するパリティビットが同じパリ
ティセルアレイに格納されているため、この様な不良を
救済できない。しかし、本実施例では８ビットパリティ
を用い、且つ、メインセルアレイをＬ側とＨ側に分けて
いるので、Ｌ側とＨ側とで別々に設けたパリティセルア
レイＰ１Ｌ，Ｐ２Ｌ及びＰ１Ｈ，Ｐ２Ｈを用いて上記の
如きワード線ＷＬｄの不良をも救済できる。
【００３９】更に、ワード線ＷＬｄ２に不良があると、
従来の１６ビットパリティの冗長方式を用いた場合、例
えばメインセルアレイＯＵＴ１２Ｌ，ＯＵＴ１２Ｈに対
応するパリティがＰ１Ｌの位置に格納されるので、メイ
ンセルアレイＯＵＴ１２Ｌ，ＯＵＴ１２Ｈ及びパリティ
セルアレイが不良となってしまい、救済は不可能とな
る。しかし、本実施例では、パリティセルアレイＰ１Ｌ
はメインセルアレイＯＵＴ１２Ｌ，ＯＵＴ１２Ｈに対す
るパリティを格納してはおらず、メインセルアレイＯＵ
Ｔ１２Ｌ，ＯＵＴ１２Ｈに対するパリティはパリティセ
ルアレイＰ２Ｌ，Ｐ２Ｈに格納されているので、これら
のパリティセルアレイＰ２Ｌ，Ｐ２Ｈが不良になってい
ない限りメインセルアレイＯＵＴ１２Ｌ，ＯＵＴ１２Ｈ
の不良を救済することができる。
従来の１６ビットパリティの冗長方式を用いた場合、例
えばメインセルアレイＯＵＴ１２Ｌ，ＯＵＴ１２Ｈに対
応するパリティがＰ１Ｌの位置に格納されるので、メイ
ンセルアレイＯＵＴ１２Ｌ，ＯＵＴ１２Ｈ及びパリティ
セルアレイが不良となってしまい、救済は不可能とな
る。しかし、本実施例では、パリティセルアレイＰ１Ｌ
はメインセルアレイＯＵＴ１２Ｌ，ＯＵＴ１２Ｈに対す
るパリティを格納してはおらず、メインセルアレイＯＵ
Ｔ１２Ｌ，ＯＵＴ１２Ｈに対するパリティはパリティセ
ルアレイＰ２Ｌ，Ｐ２Ｈに格納されているので、これら
のパリティセルアレイＰ２Ｌ，Ｐ２Ｈが不良になってい
ない限りメインセルアレイＯＵＴ１２Ｌ，ＯＵＴ１２Ｈ
の不良を救済することができる。
【００４０】又、従来の１６ビットパリティの冗長方式
を用いた場合、パリティセルアレイに不良があると、メ
インセルアレイの救済は不可能となってしまう。しか
し、本実施例では、例えばパリティセルアレイＰ１Ｌに
不良があっても、対応するメインセルアレイＯＵＴ１Ｌ
〜ＯＵＴ８Ｌに不良がない限り、他のメインセルアレイ
の不良の救済は他のパリティセルアレイを用いて可能で
ある。
を用いた場合、パリティセルアレイに不良があると、メ
インセルアレイの救済は不可能となってしまう。しか
し、本実施例では、例えばパリティセルアレイＰ１Ｌに
不良があっても、対応するメインセルアレイＯＵＴ１Ｌ
〜ＯＵＴ８Ｌに不良がない限り、他のメインセルアレイ
の不良の救済は他のパリティセルアレイを用いて可能で
ある。
【００４１】他方、図７のレイアウトと比較した場合、
本実施例では図８に示す如くパリティセルアレイをメイ
ンセルアレイと共に配置しているので、レイアウト中ど
の部分でも１本のワード線で３個のセルアレイを駆動す
る構成となっている。この場合、３個のセルアレイは、
３個のメインセルアレイからなっても良く、又、２個の
メインセルアレイ及び１個のパリティセルアレイからな
っても良い。従って、ワード線の長さはレイアウト中ど
の部分でも同じとなり、各メインセルアレイの出力特性
は一定となると共に、パリティセルアレイを設けること
によるマスクＲＯＭの動作速度の低下はない。
本実施例では図８に示す如くパリティセルアレイをメイ
ンセルアレイと共に配置しているので、レイアウト中ど
の部分でも１本のワード線で３個のセルアレイを駆動す
る構成となっている。この場合、３個のセルアレイは、
３個のメインセルアレイからなっても良く、又、２個の
メインセルアレイ及び１個のパリティセルアレイからな
っても良い。従って、ワード線の長さはレイアウト中ど
の部分でも同じとなり、各メインセルアレイの出力特性
は一定となると共に、パリティセルアレイを設けること
によるマスクＲＯＭの動作速度の低下はない。
【００４２】本実施例の要部のブロック図は、上記図２
と実質的に同じである。ただし、本実施例では、メイン
セルアレイＯＵＴ１Ｌ〜ＯＵＴ１６Ｈ及びパリティセル
アレイＰ１Ｌ〜Ｐ２Ｈが、便宜上１つのブロックでメモ
リセル部２０として示されることになる。又、入力アド
レスＡ０〜Ａ１９のうち、Ａ０〜Ａ８までがロウアドレ
ス、Ａ０〜Ａ７，Ａ１９がコラムアドレスとなり、不良
出力記憶回路２３に供給されるアドレスはＡ１５〜Ａ１
９となる。
と実質的に同じである。ただし、本実施例では、メイン
セルアレイＯＵＴ１Ｌ〜ＯＵＴ１６Ｈ及びパリティセル
アレイＰ１Ｌ〜Ｐ２Ｈが、便宜上１つのブロックでメモ
リセル部２０として示されることになる。又、入力アド
レスＡ０〜Ａ１９のうち、Ａ０〜Ａ８までがロウアドレ
ス、Ａ０〜Ａ７，Ａ１９がコラムアドレスとなり、不良
出力記憶回路２３に供給されるアドレスはＡ１５〜Ａ１
９となる。
【００４３】不良出力記憶回路２３は、図９に示すよう
に、救済するべき不良アドレスを記憶する回路部分４１
と、救済するべきメインセルを含むブロックの番号を示
す４ビットの２進数を記憶する回路部分５１と、不良デ
ータビットの指定をする回路部分６１とからなる。尚、
図９では、説明の便宜上、各回路部分の要部の構成のみ
を示している。
に、救済するべき不良アドレスを記憶する回路部分４１
と、救済するべきメインセルを含むブロックの番号を示
す４ビットの２進数を記憶する回路部分５１と、不良デ
ータビットの指定をする回路部分６１とからなる。尚、
図９では、説明の便宜上、各回路部分の要部の構成のみ
を示している。
【００４４】回路部分４１は、レーザヒューズ等のプロ
グラマブルＲＯＭ（ＰＲＯＭ）素子からなる記憶素子群
４２と、ＥＯＲ回路群４３と、ＮＯＲ回路４４とを有す
る。記憶素子群４２のＰＲＯＭ素子は、各々不良アドレ
スの１ビットを記憶している１ビット記憶回路であり、
各ＰＲＯＭ素子の出力はＥＯＲ回路群４３の対応するＥ
ＯＲ回路へ供給される。各ＥＯＲ回路には、ロウアドレ
スのビットＡ１５〜Ａ１８のうち対応する１ビットも供
給されているので、これらのロウアドレスビットＡ１５
〜Ａ１８と記憶されている不良アドレスビットとが一致
すると、ＮＯＲ回路４４からはハイレベルの信号ＨＩＴ
が出力される。ここでは、上記の如く４ビットの不良ア
ドレスを記憶している。上記信号ＨＩＴは、回路部分６
１へ供給される。尚、ＰＲＯＭ素子４０は冗長回路２２
を使用するモードであるか否かを示すフラグを記憶して
おり、このＰＲＯＭ素子４０の出力によりＮＯＲ回路４
４の出力信号ＨＩＴは、冗長回路２２を使用するモード
でのみハイレベルとなる。
グラマブルＲＯＭ（ＰＲＯＭ）素子からなる記憶素子群
４２と、ＥＯＲ回路群４３と、ＮＯＲ回路４４とを有す
る。記憶素子群４２のＰＲＯＭ素子は、各々不良アドレ
スの１ビットを記憶している１ビット記憶回路であり、
各ＰＲＯＭ素子の出力はＥＯＲ回路群４３の対応するＥ
ＯＲ回路へ供給される。各ＥＯＲ回路には、ロウアドレ
スのビットＡ１５〜Ａ１８のうち対応する１ビットも供
給されているので、これらのロウアドレスビットＡ１５
〜Ａ１８と記憶されている不良アドレスビットとが一致
すると、ＮＯＲ回路４４からはハイレベルの信号ＨＩＴ
が出力される。ここでは、上記の如く４ビットの不良ア
ドレスを記憶している。上記信号ＨＩＴは、回路部分６
１へ供給される。尚、ＰＲＯＭ素子４０は冗長回路２２
を使用するモードであるか否かを示すフラグを記憶して
おり、このＰＲＯＭ素子４０の出力によりＮＯＲ回路４
４の出力信号ＨＩＴは、冗長回路２２を使用するモード
でのみハイレベルとなる。
【００４５】回路部分５１は、ＰＲＯＭ素子からなる記
憶素子群５２を有する。記憶素子群５２のＰＲＯＭ素子
は、不良メインセルを含むブロックの番号を示す４ビッ
トの各桁を記憶している１ビット記憶回路であり、各Ｐ
ＲＯＭ素子の出力信号ＳＤＢ０〜ＳＤＢ３は回路部分６
１へ供給される。つまり、ここでは不良ブロックの番号
を４ビットで記憶している。
憶素子群５２を有する。記憶素子群５２のＰＲＯＭ素子
は、不良メインセルを含むブロックの番号を示す４ビッ
トの各桁を記憶している１ビット記憶回路であり、各Ｐ
ＲＯＭ素子の出力信号ＳＤＢ０〜ＳＤＢ３は回路部分６
１へ供給される。つまり、ここでは不良ブロックの番号
を４ビットで記憶している。
【００４６】回路部分６１は、図示の如く接続されたＮ
ＯＲ回路群６２と、インバータ６３と、ＡＮＤ回路群６
４と、ＮＡＮＤ回路群６５とを有する。ＮＯＲ回路群６
２には、上記回路部分４１からの信号ＨＩＴと、回路部
分５１からの信号ＳＤＢ０〜ＳＤＢ３とが供給されてい
る。インバータ６３には、コラムアドレスのビットＡ１
９が供給されている。ＡＮＤ回路群６４の各ＡＮＤ回路
は、ＮＯＲ回路群６２のうちの対応するＮＯＲ回路の出
力を供給されている。ＮＡＮＤ回路群６５は、インバー
タ６３及びＡＮＤ回路群６４の出力とコラムアドレスビ
ットＡ１９とに基づいて、不良出力セレクトデータＳＤ
Ｄ０〜ＳＤＤ１５を出力する。この不良出力セレクトデ
ータＳＤＤ０〜ＳＤＤ１５は、冗長回路２２内のデータ
切替回路２６，２７へ供給される。
ＯＲ回路群６２と、インバータ６３と、ＡＮＤ回路群６
４と、ＮＡＮＤ回路群６５とを有する。ＮＯＲ回路群６
２には、上記回路部分４１からの信号ＨＩＴと、回路部
分５１からの信号ＳＤＢ０〜ＳＤＢ３とが供給されてい
る。インバータ６３には、コラムアドレスのビットＡ１
９が供給されている。ＡＮＤ回路群６４の各ＡＮＤ回路
は、ＮＯＲ回路群６２のうちの対応するＮＯＲ回路の出
力を供給されている。ＮＡＮＤ回路群６５は、インバー
タ６３及びＡＮＤ回路群６４の出力とコラムアドレスビ
ットＡ１９とに基づいて、不良出力セレクトデータＳＤ
Ｄ０〜ＳＤＤ１５を出力する。この不良出力セレクトデ
ータＳＤＤ０〜ＳＤＤ１５は、冗長回路２２内のデータ
切替回路２６，２７へ供給される。
【００４７】データ切替回路２６の要部の構成は、本実
施例でも図４と同じ構成で良い。
施例でも図４と同じ構成で良い。
【００４８】図１０は、ＥＯＲ回路２５の構成を示す。
データ切替回路２６からのデータビットＤ０〜Ｄ１５の
うち、データビットＤ０〜Ｄ７はパリティビットＰＤ１
と共にＥＯＲ回路群７３へ供給され、データビットＤ８
〜Ｄ１５はパリティビットＰＤ２と共にＥＯＲ回路群７
４へ供給される。ＥＯＲ回路群７３，７４は図示の如く
接続されたＥＯＲ回路からなり、ＥＯＲ回路群７３から
は信号ＣＤ１が出力され、ＥＯＲ回路群７４からは信号
ＣＤ２が出力される。これらの信号ＣＤ１，ＣＤ２は、
冗長回路２２内のデータ切替回路２７へ供給される。
データ切替回路２６からのデータビットＤ０〜Ｄ１５の
うち、データビットＤ０〜Ｄ７はパリティビットＰＤ１
と共にＥＯＲ回路群７３へ供給され、データビットＤ８
〜Ｄ１５はパリティビットＰＤ２と共にＥＯＲ回路群７
４へ供給される。ＥＯＲ回路群７３，７４は図示の如く
接続されたＥＯＲ回路からなり、ＥＯＲ回路群７３から
は信号ＣＤ１が出力され、ＥＯＲ回路群７４からは信号
ＣＤ２が出力される。これらの信号ＣＤ１，ＣＤ２は、
冗長回路２２内のデータ切替回路２７へ供給される。
【００４９】図１１は、データ切替回路２７の要部の構
成を示す。データ切替回路２７は、図示の如く接続され
たゲート回路群７６−０〜７６−１５を有する。各ゲー
ト回路群７６−ｊは、不良出力記憶回路２３からの不良
出力セレクトデータＳＤＤ０〜ＳＤＤ１５のうち対応す
るビットの信号ＳＤＤｊを供給されるインバータと、信
号ＳＤＤｊ及びＥＯＲ回路２５からの信号ＣＤ１を供給
される第１のＮＡＮＤ回路と、対応するデータビットＤ
ｊ及びインバータの出力を供給される第２のＮＡＮＤ回
路と、第１及び第２のＮＡＮＤ回路の出力を供給されて
データビットＤｊを図２の出力バッファ２４へ供給する
第３のＮＡＮＤ回路とからなる（ただし、ｊ＝０〜
７）。又、各ゲート回路群７６−ｋは、不良出力記憶回
路２３からの対応する信号ＳＤＤｋを供給されるインバ
ータと、信号ＳＤＤｋ及びＥＯＲ回路２５からの信号Ｃ
Ｄ２を供給される第１のＮＡＮＤ回路と、対応するデー
タビットＤｋ及びインバータの出力を供給される第２の
ＮＡＮＤ回路と、第１及び第２のＮＡＮＤ回路の出力を
供給されてデータビットＤｋを図２の出力バッファ２４
へ供給する第３のＮＡＮＤ回路とからなる（ただし、ｋ
＝８〜１５）。これにより、不良出力ビットＤｄのみが
データ切替回路２７で訂正されて他のデータビットと共
に出力バッファ２４へ供給される。
成を示す。データ切替回路２７は、図示の如く接続され
たゲート回路群７６−０〜７６−１５を有する。各ゲー
ト回路群７６−ｊは、不良出力記憶回路２３からの不良
出力セレクトデータＳＤＤ０〜ＳＤＤ１５のうち対応す
るビットの信号ＳＤＤｊを供給されるインバータと、信
号ＳＤＤｊ及びＥＯＲ回路２５からの信号ＣＤ１を供給
される第１のＮＡＮＤ回路と、対応するデータビットＤ
ｊ及びインバータの出力を供給される第２のＮＡＮＤ回
路と、第１及び第２のＮＡＮＤ回路の出力を供給されて
データビットＤｊを図２の出力バッファ２４へ供給する
第３のＮＡＮＤ回路とからなる（ただし、ｊ＝０〜
７）。又、各ゲート回路群７６−ｋは、不良出力記憶回
路２３からの対応する信号ＳＤＤｋを供給されるインバ
ータと、信号ＳＤＤｋ及びＥＯＲ回路２５からの信号Ｃ
Ｄ２を供給される第１のＮＡＮＤ回路と、対応するデー
タビットＤｋ及びインバータの出力を供給される第２の
ＮＡＮＤ回路と、第１及び第２のＮＡＮＤ回路の出力を
供給されてデータビットＤｋを図２の出力バッファ２４
へ供給する第３のＮＡＮＤ回路とからなる（ただし、ｋ
＝８〜１５）。これにより、不良出力ビットＤｄのみが
データ切替回路２７で訂正されて他のデータビットと共
に出力バッファ２４へ供給される。
【００５０】上記の如く、本実施例では、８個毎のメイ
ンセルアレイからの各１ビットからなる合計８ビットの
出力に対して１ビットのパリティが設けられるので、図
８に示すレイアウトに限定されず、ワード線は３の倍数
で等分割可能なレイアウトとなっていれば良い。従っ
て、ワード線は３の倍数のセルアレイ（ブロック）単位
で等分割可能となる。又、不良セルのブロックを指定す
るためのＰＲＯＭ素子に書き込む情報は、１本のワード
線で共通に選択されるブロックに関する情報である。
ンセルアレイからの各１ビットからなる合計８ビットの
出力に対して１ビットのパリティが設けられるので、図
８に示すレイアウトに限定されず、ワード線は３の倍数
で等分割可能なレイアウトとなっていれば良い。従っ
て、ワード線は３の倍数のセルアレイ（ブロック）単位
で等分割可能となる。又、不良セルのブロックを指定す
るためのＰＲＯＭ素子に書き込む情報は、１本のワード
線で共通に選択されるブロックに関する情報である。
【００５１】以上、本発明を実施例により説明したが、
本発明はこれらの実施例に限定されるものではなく、本
発明の範囲内で数々の改良及び変形が可能であることは
言うまでもない。
本発明はこれらの実施例に限定されるものではなく、本
発明の範囲内で数々の改良及び変形が可能であることは
言うまでもない。
【００５２】
【発明の効果】請求項１記載の発明では、１個のロウデ
コーダ回路で２個のメインセルアレイのワード線しか駆
動しないので、ワード線不良が発生しても２個のメイン
セルアレイのうち一方の出力しか不良になることはな
く、出力が不良となるメインセルアレイが１個なのでパ
リティセルアレイを用いた救済が可能である。
コーダ回路で２個のメインセルアレイのワード線しか駆
動しないので、ワード線不良が発生しても２個のメイン
セルアレイのうち一方の出力しか不良になることはな
く、出力が不良となるメインセルアレイが１個なのでパ
リティセルアレイを用いた救済が可能である。
【００５３】請求項６記載の発明では、メインセルアレ
イのうち例えば１つのブロック内の複数のメインセルア
レイの出力が不良であっても、他のメインセルアレイの
出力が全て不良でなければ、対応するパリティセルアレ
イに格納された冗長データを用いて不良の救済が可能で
ある。つまり、ブロック内の複数のメインセルアレイの
出力不良に対する救済が有効に行われるので、ワード線
方向やコラム方向の不良救済には好適である。
イのうち例えば１つのブロック内の複数のメインセルア
レイの出力が不良であっても、他のメインセルアレイの
出力が全て不良でなければ、対応するパリティセルアレ
イに格納された冗長データを用いて不良の救済が可能で
ある。つまり、ブロック内の複数のメインセルアレイの
出力不良に対する救済が有効に行われるので、ワード線
方向やコラム方向の不良救済には好適である。
【００５４】従って、本発明によれば、ワード線方向及
びコラム方向の不良を良好に救済可能とすると共に、歩
留りの安定化を図ることのできる半導体記憶装置が実現
でき、実用的には極めて有用である。
びコラム方向の不良を良好に救済可能とすると共に、歩
留りの安定化を図ることのできる半導体記憶装置が実現
でき、実用的には極めて有用である。
【図１】本発明になる半導体記憶装置の第１実施例のレ
イアウトを示す図である。
イアウトを示す図である。
【図２】第１実施例の要部を示すブロック図である。
【図３】第１実施例における不良出力記憶回路の要部の
構成を示す回路図である。
構成を示す回路図である。
【図４】第１実施例における一方のデータ切替回路の要
部の構成を示す回路図である。
部の構成を示す回路図である。
【図５】第１実施例における排他的論理和回路の要部の
構成を示す回路図である。
構成を示す回路図である。
【図６】第１実施例における他方のデータ切替回路の要
部の構成を示す回路図である。
部の構成を示す回路図である。
【図７】考えられる半導体記憶装置のレイアウトを示す
図である。
図である。
【図８】本発明になる半導体記憶装置の第２実施例のレ
イアウトを示す図である。
イアウトを示す図である。
【図９】第２実施例における不良出力記憶回路の要部の
構成を示す回路図である。
構成を示す回路図である。
【図１０】第２実施例における排他的論理和回路の要部
の構成を示す回路図である。
の構成を示す回路図である。
【図１１】第２実施例におけるデータ切替回路の要部の
構成を示す回路図である。
構成を示す回路図である。
【図１２】従来の半導体記憶装置のレイアウトの一例を
示す図である。
示す図である。
１０，１０Ａ マスクＲＯＭ １１ パッド及び配線部 １２ 周辺回路 １３ コラムデコーダ １４ ロウデコーダ １５ メインセル部 １６ パリティセル部 ２１ メモリセル部 ２２ 冗長回路 ２３ 不良出力記憶回路 ２４ 出力バッファ ２５ 排他的論理和回路 ２６，２７ データ切替回路 ＯＵＴ１〜ＯＵＴ１６ メインセルアレイ Ｐ１〜Ｐ８ パリティセルアレイ ＷＤ ワード線方向 ＣＤ コラム方向 ＷＬｄ ワード線 ＯＵＴ１Ｌ〜ＯＵＴ１６Ｌ メインセルアレイ ＯＵＴ１Ｈ〜ＯＵＴ１６Ｈ メインセルアレイ Ｐ１Ｌ，Ｐ２Ｌ パリティセルアレイ Ｐ１Ｈ，Ｐ２Ｈ パリティセルアレイ ＷＬｄ１，ＷＬｄ２ ワード線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−203500（ＪＰ，Ａ) 特開 平５−20896（ＪＰ，Ａ) 特開 平３−100999（ＪＰ，Ａ) 特開 平２−195600（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 17/00
Claims (12)
- 【請求項１】 複数のメインセルアレイ及びパリティセ
ルアレイからなるメモリセル部と、 複数のロウデコーダ回路からなり、入力アドレスからロ
ウアドレスをデコードしてロウアドレスで指定されるメ
インセルアレイのデータ及びパリティセルアレイのパリ
ティを該メモリセル部より出力させるロウデコーダと、 複数のコラムデコーダ回路からなり、該入力アドレスか
らコラムアドレスをデコードして、該メモリセル部より
出力されたデータ及びパリティのうちコラムアドレスで
指定されるコラムのデータ及びパリティのみを出力する
コラムデコーダと、 不良メインセルの不良を含むアドレス領域を記憶して不
良ビットを示すデータを出力する不良出力記憶回路と、 該コラムデコーダから出力されたデータのうち、不良が
生じたメインセルアレイの出力データをパリティ及び該
不良出力記憶回路の出力データに基づいて訂正して出力
する冗長回路とを備え、各メインセルアレイは、独立したワード線を有し、 前記パリティセルアレイは、前記ワード線方向と直交す
るコラム方向上隣接する２個のメインセルアレイの間に
配置されている、 半導体記憶装置。 - 【請求項２】 前記コラムデコーダ回路は、各メインセ
ルアレイの前記コラム方向上両側に配置されている、請
求項１記載の半導体記憶装置。 - 【請求項３】 前記パリティセルアレイは、各メインセ
ルアレイから１ビットずつ取り出した出力の排他的論理
和の計算結果を各アドレスについて格納する、請求項１
又は２記載の半導体記憶装置。 - 【請求項４】 前記冗長回路は、 前記不良出力記憶回路の出力データに基づいて、前記コ
ラムデコーダから出力されたデータのうち不良ビットの
みを固定論理値として出力する第１の切替回路と、 該第１の切替回路の出力データと該コラムデコーダの出
力パリティとの排他的論理和を求める排他的論理和回路
と、 該不良出力記憶回路の出力データ及び該排他的論理和回
路の出力に基づいて、該コラムデコーダの出力データの
うち不良ビットのみを訂正して出力する第２の切替回路
とを有する、請求項１〜３のうちいずれか一項記載の半
導体記憶装置。 - 【請求項５】 前記不良出力記憶回路は、１本のワード
線で選択される不良メインセルの番号及び不良メインセ
ルのアドレス領域の情報を不良アドレス情報として記憶
する、請求項１〜４のうちいずれか一項記載の半導体記
憶装置。 - 【請求項６】 複数のメインセルアレイ及びパリティセ
ルアレイがブロック単位で設けられ、各ブロックが３の
倍数個のセルアレイからなるメモリセル部と、 複数のロウデコーダ回路からなり、入力アドレスからロ
ウアドレスをデコードしてロウアドレスで指定されるメ
インセルアレイのデータ及びパリティセルアレイのパリ
ティを該メモリセル部より出力させるロウデコーダと、 複数のコラムデコーダ回路からなり、該入力アドレスか
らコラムアドレスをデコードして、該メモリセル部より
出力されたデータ及びパリティのうちコラムアドレスで
指定されるコラムのデータ及びパリティのみを出力する
コラムデコーダと、 不良メインセルの不良を含むアドレス領域を記憶して不
良ビットを示すデータを出力する不良出力記憶回路と、 該コラムデコーダから出力されたデータのうち、不良が
生じたメインセルアレイの出力データをパリティ及び該
不良出力記憶回路の出力データに基づいて訂正して出力
する冗長回路とを備え、 各ロウデコーダ回路が駆動するワード線については、１
本のワード線が互いにパリティ生成に関して独立した複
数のセルアレイのみを駆動する構成を有する、半導体記
憶装置。 - 【請求項７】 前記パリティセルアレイは、特定のロウ
デコーダ回路のワード線方向上両側に配置されたブロッ
ク内にのみ設けられている、請求項６記載の半導体記憶
装置。 - 【請求項８】 前記コラムデコーダ回路は、前記ワード
線方向と直交するコラム方向上各ブロックの両側に配置
されている、請求項７記載の半導体記憶装置。 - 【請求項９】 前記パリティセルアレイは、各メインセ
ルアレイから１ビットずつ取り出した出力の排他的論理
和の計算結果を各アドレスについて格納する、請求項６
〜８のうちいずれか一項記載の半導体記憶装置。 - 【請求項１０】 前記冗長回路は、 前記不良出力記憶回路の出力データに基づいて、前記コ
ラムデコーダから出力されたデータのうち不良ビットの
みを固定論理値として出力する第１の切替回路と、 該第１の切替回路の出力データと該コラムデコーダの出
力パリティとの排他的論理和を求める排他的論理和回路
と、 該不良出力記憶回路の出力データ及び該排他的論理和回
路の出力に基づいて、該コラムデコーダの出力データの
うち不良ビットのみを訂正して出力する第２の切替回路
とを有する、請求項６〜９のうちいずれか一項記載の半
導体記憶装置。 - 【請求項１１】 前記不良出力記憶回路は、１本のワー
ド線で選択される不良ブロックの番号及びブロック内の
不良メインセルのアドレス領域の情報を不良アドレス情
報として記憶する、請求項６〜１０のうちいずれか一項
記載の半導体記憶装置。 - 【請求項１２】 パリティは特定数のメインセルアレイ
毎に別々に求められて対応するパリティセルアレイに格
納され、同一ブロック内のメインセルアレイはそのブロ
ック内のパリティセルアレイに格納されているパリティ
と無関係である、請求項６〜１１のうちいずれか一項記
載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31230393A JP2911092B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体記憶装置 |
| US08/237,303 US5661694A (en) | 1993-05-14 | 1994-05-03 | Programmable semiconductor memory device |
| KR1019940010549A KR100190248B1 (ko) | 1993-05-14 | 1994-05-14 | 프로그램 가능한 반도체 메모리 장치 |
| US08/847,596 US5831933A (en) | 1993-05-14 | 1997-04-25 | Programmable semiconductor memory device |
| US09/452,168 US6262924B1 (en) | 1993-05-14 | 1999-12-01 | Programmable semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31230393A JP2911092B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169296A JPH07169296A (ja) | 1995-07-04 |
| JP2911092B2 true JP2911092B2 (ja) | 1999-06-23 |
Family
ID=18027631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31230393A Expired - Fee Related JP2911092B2 (ja) | 1993-05-14 | 1993-12-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2911092B2 (ja) |
-
1993
- 1993-12-13 JP JP31230393A patent/JP2911092B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07169296A (ja) | 1995-07-04 |
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