JPH07235197A

JPH07235197A - 半導体記憶装置

Info

Publication number: JPH07235197A
Application number: JP2147994A
Authority: JP
Inventors: Tsutomu Taniguchi; 務谷口; Toshihiro Nakayama; 智弘中山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-02-18
Filing date: 1994-02-18
Publication date: 1995-09-05

Abstract

(57)【要約】（修正有）【目的】冗長回路及び配線の占有面積を減少させると
共に、動作速度が遅くなることを防止する。【構成】複数のメインセルアレイＯＵＴ１〜ＯＵＴ１
６及びパリティセルアレイＰ１，Ｐ２からなるメモリセ
ル部１５に記憶されているデータ及びパリティを用いて
不良メモリセルを救済する。予め記憶された不良を含む
メインセルアレイを示す冗長情報に基づいて、不良出力
ビットを示す第１の出力データを出力する第１の手段２
３，２４，２５と、入力アドレスにより指定されたメイ
ンセルアレイ及びパリティセルから読み出された第２の
出力データ及びパリティから不良出力ビットの救済の要
否を検出する第２の手段２７，２９と、第２の手段２
７，２９が不良出力ビットの救済の必要性を検出した場
合は、第１の手段２３，２４，２５からの第１の出力デ
ータＳＯ１〜ＳＯ１６に基づいて不良ビットを訂正して
出力する第３の手段２６，２８とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
特に欠陥救済用の冗長回路を有するマスクＲＯＭ（Ｒｅ
ａｄＯｎｌｙＭｅｍｏｒｙ）等の半導体記憶装置に
関する。

【０００２】近年、半導体記憶装置の更なる大容量化及
び高速化が要求されている。半導体記憶装置の大容量化
を実現するには、半導体チップの面積の増大は避けられ
ないが、半導体チップの面積が増大すると歩留りの低下
が生じてしまう。そこで、欠陥救済用の冗長回路を半導
体記憶回路内に設け、歩留りの低下を防止する必要があ
る。

【０００３】

【従来の技術】図９は、従来の半導体記憶装置のレイア
ウト一例を示す。同図に示すマスクＲＯＭ５００は、パ
ッド及び配線部５０１と、周辺回路部５０２と、コラム
デコーダ５０３と、ロウデコーダ５０４と、メモリセル
部５０５とからなる。周辺回路部５０２内には、アドレ
スバッファ、センスアンプ、冗長回路、出力バッファ等
が設けられている。メモリセル部５０５は、メインセル
アレイＯＵＴ１〜ＯＵＴ１６と、冗長用のパリティセル
アレイＰ１Ｌ，Ｐ１Ｈ，Ｐ２Ｌ，Ｐ２Ｈとからなる。

【０００４】図１０は、上記マスクＲＯＭ５００の冗長
回路の要部を示す。同図に示す冗長回路５１０は、試験
用冗長アドレス記憶回路５１１と、冗長アドレス記憶回
路５１２と、一致検出回路５１３と、試験用出力記憶回
路５１５と、出力記憶回路５１６と、切替出力解読回路
５１７と、切替回路５１８等からなる。例えば、試験用
冗長アドレス記憶回路５１１及び試験用出力記憶回路５
１５はＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃ
ｅｓｓＭｅｍｏｒｙ）からなり、冗長アドレス記憶回
路５１２及び出力記憶回路５１６はプログラムされるフ
ューズからなる。試験用冗長アドレス記憶回路５１１及
び試験用出力記憶回路５１５は、実際に冗長アドレス記
憶回路５１２及び出力記憶回路５１６に冗長用の情報を
書き込む前に、同じ情報を書き込んでマスクＲＯＭ５０
０の動作を確認するために設けられている。

【０００５】例えば１６ビットパリティの冗長方式を用
いた場合、冗長アドレス記憶回路５１２には４ビットの
不良アドレス情報が記憶されている。一致検出回路５１
３は、入力アドレスのロウアドレスの一部と冗長アドレ
ス記憶回路５１２から読み出された不良アドレス情報と
を比較し、一致が検出されると一致検出信号を切替回路
５１８へ供給する。他方、出力記憶回路５１６には救済
するべきメインセルアレイの番号（セル面）と冗長の有
無を示す情報が例えば４ビットで記憶されている。切替
解読回路５１７は、出力記憶回路５１６から読み出され
た情報を解読して、不良データビットを指定するデータ
を切替回路５１８へ供給する。切替回路５１８は、一致
検出信号に応答して切替解読回路５１７からのデータを
選択出力する。

【０００６】又、メモリセル部５０５からは、入力アド
レスのロウアドレスをロウデコーダ５０４でデコードす
ることにより指定されたロウのデータ及びパリティが出
力される。コラムデコーダ５０３は、メモリセル部５０
５から出力されたデータ及びパリティから、コラムアド
レスをデコードすることにより指定された１アドレス分
のデータビット及びパリティビットを選択出力する。こ
れらのデータビット及びパリティビットは、図示を省略
する排他的論理和（ＥＯＲ：Ｅｘｃｌｕｓｉｖｅ−Ｏ
Ｒ）回路へ供給され、ＥＯＲ回路の出力は図示を省略す
るデータ切替回路へ供給される。このデータ切替回路に
は、メモリセル部５０５からコラムデコーダ５０３を介
して読み出されたデータ及び切替回路５１８からのデー
タも供給されており、データ切替回路はＥＯＲ回路の出
力に応答して、アドレス情報の一致が一致検出回路５１
３で検出されると、切替回路５１８からのデータを不良
データビットに換えて選択出力する。

【０００７】図１１及び図１２は、上記マスクＲＯＭ５
００で救済できる不良を説明する図である。

【０００８】図１１は、冗長回路５１０で必要とされる
冗長情報を示す。同図中、アドレスビットａ１〜ａ４は
冗長アドレス記憶回路５１２に予め記憶されており、メ
モリセル部５０５内の救済するべき箇所のアドレスを示
す。又、出力ビットｏ１〜ｏ３は冗長の有無を示すフラ
グＪＦと共に予め出力記憶回路５１６に記憶されてお
り、メモリセル部５０５内の救済するべき一対のメイン
セルアレイの番号を後述するＬ側とＨ側のセル部を含ん
で示す。これらの冗長情報は、マスクＲＯＭ５００の製
造後のテスト結果に応じて予め冗長アドレス記憶回路５
１２及び出力記憶回路５１６に記憶されている。

【０００９】図１１に示す冗長情報を用いることによ
り、図１２にハッチングで示す如き出力不良又は欠陥を
救済することができる。尚、図１２では、説明の便宜
上、メモリセル部５０５内のメインセルアレイＯＵＴ１
及び／又はメモリセルアレイＯＵＴ９に不良が存在する
ものとし、「Ｌ」は例えばコラムアドレスのローレベル
の最下位ビットで選択されるメインセルアレイの部分を
示し、「Ｈ」は例えばコラムアドレスのハイレベルの最
下位ビットで選択されるメインセルアレイの部分を示
す。図９に示したパリティセルアレイＰ１Ｌ，Ｐ１Ｈ，
Ｐ２Ｌ，Ｐ２Ｈの「Ｌ」及び「Ｈ」は、これらの如き
「Ｌ」及び「Ｈ」を付されたメインセルアレイの部分に
対応して設けられていることを表している。

【００１０】図１２（ａ）は、メインセルアレイＯＵＴ
１とメインセルアレイＯＵＴ９とで、異なるロウアドレ
スでの出力不良が救済される様子を示す。同図（ｂ）
は、メインセルアレイＯＵＴ１とメインセルアレイＯＵ
Ｔ９とで、同じロウアドレスでの出力不良が救済される
様子を示す。又、同図（ｃ）は、１つのロウと１つのコ
ラムでの出力不良が救済される様子を示す。これによ
り、ロウ側では３つまでのロウでの出力不良を救済で
き、コラム側では１つのロウでの出力不良を救済でき
る。

【００１１】

【発明が解決しようとする課題】しかし、上記従来例で
は、冗長回路５１０は、試験用冗長アドレス記憶回路５
１１と、冗長アドレス記憶回路５１２と、一致検出回路
５１３と、試験用出力記憶回路５１５と、出力記憶回路
５１６と、切替出力解読回路５１７と、切替回路５１８
がＥＯＲ回路１０６とデータ切替回路１０７と切替回路
１１０と、ＥＯＲ回路と、データ切替回路からなり、構
成が複雑であった。又、これらの回路部分を接続するた
めの配線を設ける必要があった。従って、冗長回路５１
０及び配線の占有面積を減少させることは難しく、マス
クＲＯＭ５００の集積度の更なる向上ができないという
問題点があった。

【００１２】又、図９中、下側のロウデコーダ５０４
は、メモリセル部５０５のメインセルアレイＯＵＴ３，
ＯＵＴ１１，ＯＵＴ７，ＯＵＴ１５，ＯＵＴ４，ＯＵＴ
１２，ＯＵＴ８，ＯＵＴ１６及びパリティセルアレイＰ
１Ｌ，Ｐ１Ｈ，Ｐ２Ｌ，Ｐ２Ｈのワード線を駆動してい
るので、この部分でのワード線の長さが上側のロウデコ
ーダ５０４が駆動するワード線より長く、その分動作速
度が他の部分より遅いという問題点もあった。

【００１３】本発明は、冗長回路の構成を簡単にし、冗
長回路及び配線の占有面積を減少可能として集積度を向
上させると共に、メモリセル部のパリティセルを含む部
分でのワード線が長くなり動作速度が他の部分より遅く
なることを防止することのできる半導体記憶装置を実現
しようとする。

【００１４】

【課題を解決するための手段】上記の課題は、請求項１
記載の、複数のメインセルアレイＯＵＴ１〜ＯＵＴ１６
及びパリティセルアレイＰ１，Ｐ２からなるメモリセル
部１５に記憶されているデータ及びパリティを用いて不
良メモリセルを救済する構成の半導体記憶装置におい
て、入力アドレスとは無関係に、予め記憶された不良を
含むメインセルアレイを示す冗長情報に基づいて、不良
出力ビットを示す第１の出力データＳＯ１〜ＳＯ１６を
出力する第１の手段２３，２４，２５と、入力アドレス
により指定された該メモリセル部１５のメインセルアレ
イ及びパリティセルから読み出された第２の出力データ
ＳＯＵＴ１〜ＳＯＵＴ１６及びパリティから不良出力ビ
ットの救済の要否を検出する第２の手段２７，２９と、
該第２の手段２７，２９が不良出力ビットの救済の必要
性を検出した場合は該第１の手段２３，２４，２５から
の第１の出力データＳＯ１〜ＳＯ１６に基づいて不良ビ
ットを訂正して出力する第３の手段２６，２８とを備え
た、半導体記憶装置により達成できる。

【００１５】請求項２記載の発明では、前記メインセル
アレイＯＵＴ１〜ＯＵＴ１６及びパリティセルアレイＰ
１，Ｐ２に対して設けられ、入力アドレスをデコードす
るコラムデコーダ１３及びロウデコーダ１４を更に備
え、該パリティセルアレイＰ１，Ｐ２に対して設けられ
たロウデコーダ１４は、該メインセルアレイＯＵＴ１〜
ＯＵＴ１６に対して設けられたロウデコーダ１４とは独
立して、該パリティセルアレイＰ１，Ｐ２専用に設けら
れている。

【００１６】請求項３記載の発明では、前記冗長情報は
不良を有する複数のメインセルアレイを指定する情報を
含み、前記第１の手段２３，２４，２５は、前記冗長情
報を予め記憶している記憶回路２４を有し、前記第２の
手段２７，２９が不良出力ビットの救済の必要性を検出
した場合は、不良出力ビットを含む上記複数のメインセ
ルアレイの出力が全て前記パリティセルアレイＰ１，Ｐ
２の出力により置き換えられて不良の救済が行われる。

【００１７】請求項４記載の発明では、前記第３の手段
２６，２８は、前記第２の手段２７，２９が不良出力ビ
ットの救済の必要性を検出した場合は前記第１の手段２
３，２４，２５からの第１の出力データＳＯ１〜ＳＯ１
６に基づいて、第２の出力データＳＯＵＴ１〜ＳＯＵＴ
１６の不良ビットのみを第１の出力データＳＯ１〜ＳＯ
１６の対応するビットに置き換えて出力する。

【００１８】更に、請求項５記載の発明では、前記第１
の手段２３，２４，２５は、試験時に前記冗長情報を記
憶する第１の記憶回路２３と、該試験後に該冗長情報を
予め記憶しておく記憶回路２４とを有する。

【００１９】

【作用】請求項１記載の発明によれば、冗長回路の構成
を簡単にし、冗長回路及び配線の占有面積を減少可能と
して集積度を向上させることができる。

【００２０】請求項２記載の発明によれば、冗長回路の
構成を簡単にし、冗長回路及び配線の占有面積を減少可
能として集積度を向上させると共に、メモリセル部のパ
リティセルを含む部分でのワード線が長くなり動作速度
が他の部分より遅くなることを防止することのできる。

【００２１】請求項３記載の発明によれば、冗長情報と
しては、不良出力に関する情報があれば良く、従来必要
とされた不良アドレスに関する情報は不要となるので、
その分冗長回路の構成が簡単になる。

【００２２】請求項４記載の発明によれば、簡単な冗長
回路で不良出力の救済が可能となる。

【００２３】請求項５記載の発明によれば、冗長情報が
正しいか否かをチェックしてから冗長情報を記憶してお
くことができ、半導体記憶装置の歩留りを向上すること
ができる。

【００２４】

【実施例】図１は、本発明になるの半導体記憶装置の一
実施例のレイアウトを示す。同図に示すマスクＲＯＭ１
０は、パッド及び配線部１１と、周辺回路部１２と、コ
ラムデコーダ１３と、ロウデコーダ１４と、メモリセル
部１５とからなる。周辺回路部１２内には、後述するア
ドレスバッファ、センスアンプ、冗長回路、出力バッフ
ァ等が設けられている。メモリセル部１５は、メインセ
ルアレイＯＵＴ１〜ＯＵＴ１６と、冗長用のパリティセ
ルアレイＰ１，Ｐ２とからなる。パリティセルアレイＰ
１，Ｐ２に対しては、メインセルアレイＯＵＴ１〜ＯＵ
Ｔ１６に対するものとは独立してコラムデコーダ１３及
びロウデコーダ１４が設けられている。しかし、パリテ
ィセルアレイＰ１，Ｐ２に対するロウデコーダ１４のみ
をメインセルアレイＯＵＴ１〜ＯＵＴ１６に対するもの
とは独立して設けても良い。又、本実施例では、説明の
便宜上、パリティセルアレイＰ１はメインセルアレイＯ
ＵＴ１〜ＯＵＴ８に対して設けられており、パリティセ
ルアレイＰ２はメインセルアレイＯＵＴ９〜ＯＵＴ１６
に対して設けられている。

【００２５】図２は、上記マスクＲＯＭ１０の要部を示
す。同図に示すマスクＲＯＭ１０は、冗長回路２０と、
アドレスバッファ２１と、コラムデコーダ１３と、ロウ
デコーダ１４と、メモリセル部１５と、センスアンプ２
２と、バイトバッファ３０と、バイト切替回路３１と、
出力バッファ３２とからなる。尚、図２では、説明の便
宜上、メモリセル部１５と、コラムデコーダ１３と、ロ
ウデコーダ１４と、センスアンプ２２とを４つの部分に
分割して示す。

【００２６】冗長回路２０は、試験用冗長出力記憶回路
２３と、冗長出力記憶回路２４と、切替出力解読回路２
５と、出力切替回路２６，２８と、補正回路２７，２９
とからなる。例えば、試験用冗長出力記憶回路２３はＳ
ＲＡＭからなり、冗長出力記憶回路２４はプログラムさ
れるフューズからなる。試験用冗長出力記憶回路２３
は、実際に冗長出力記憶回路２４に冗長用の情報を書き
込む前に、同じ情報を書き込んでマスクＲＯＭ１０の動
作を確認するために設けられている。

【００２７】アドレスバッファ２１、センスアンプ２
２、冗長回路２０、バイトバッファ３０、バイト切替回
路３１、出力バッファ３２等は、図１中周辺回路部１２
内に設けられている。

【００２８】メモリセル部１５からは、入力アドレスＡ
０〜Ａ１８のロウアドレスをロウデコーダ１４でデコー
ドすることにより指定されたロウのデータ及びパリティ
が出力される。コラムデコーダ１３は、メモリセル部１
５から出力されたデータ及びパリティから、コラムアド
レスをデコードすることにより指定された１アドレス分
のデータビット及びパリティビットを選択出力する。こ
れらのデータビット及びパリティビットは、センスアン
プ２２を介して夫々出力切替回路２６，２８及び補正回
路２７，２９へ供給される。出力切替回路２６には、デ
ータビットＳＯＵＴ１〜ＳＯＵＴ８が供給され、出力切
替回路２８には、データビットＳＯＵＴ９〜ＳＯＵＴ１
６が供給される。又、補正回路２７には、パリティビッ
トＰＡＲ１が供給され、補正回路２９には、パリティビ
ットＰＡＲ２が供給される。

【００２９】本実施例では、冗長出力記憶回路２４には
図３の如き冗長情報が予め記憶されている。図３に示す
冗長情報は、冗長の有無を示すフラグＪＦと、出力ビッ
トＩ／Ｏ１〜Ｉ／Ｏ３との４ビットからなる。出力ビッ
トＩ／Ｏ１〜Ｉ／Ｏ３は、図４に示すように、各ビット
の値に応じて救済するメインセルアレイの番号、即ち、
セル面を指定する。例えば、出力ビットＩ／Ｏ１〜Ｉ／
Ｏ３の各ビットが全て「０」であると、一対のメインセ
ルアレイＯＵＴ１，ＯＵＴ９が指定される。これらの冗
長情報は、マスクＲＯＭ１０のテスト結果に応じて冗長
出力記憶回路２４に予め記憶されている。

【００３０】図５は、切替出力解読回路２５の一実施例
を示す。同図中、冗長出力デコーダ４１は、入力アドレ
スＡ０〜Ａ１８とは無関係に、冗長出力記憶回路２４か
らの出力ビットＩ／Ｏ１〜Ｉ／Ｏ３に基づいて出力デー
タＳＯ１〜ＳＯ１６を出力する。出力データＳＯ１〜Ｓ
Ｏ１６のうち、出力データＳＯ１〜ＳＯ８はメインセル
アレイＯＵＴ１〜ＯＵＴ８の中の１つのメインセルアレ
イの冗長出力を示すデータであり、出力切替回路２６へ
供給される。又、出力データＳＯ９〜ＳＯ１６はメイン
セルアレイＯＵＴ９〜ＯＵＴ１６の中の１つのメインセ
ルアレイの冗長出力を示すデータであり、出力切替回路
２８へ供給される。尚、試験時には、冗長出力デコーダ
４１は試験用冗長出力記憶回路２３からの出力ビットＤ
ＪＯＴ１〜ＤＪＯＴ３に基づいて出力データＳＯ１〜Ｓ
Ｏ１６を出力する。

【００３１】図６は、冗長回路２０の要部を示す。出力
切替回路２６は、セレクタＳＥＬ１〜ＳＥＬ８からな
る。セレクタＳＥＬｉは、ｉ＝１〜８とすると、後述す
る補正回路２７からの信号ＲＥＶＬに応じて、切替出力
解読回路２５から得られる出力データＳＯｉと、メイン
セルアレイＯＵＴ１〜ＯＵＴ８のうち入力アドレスによ
り指定されたメインセルアレイＯＵＴｉから読み出され
てコラムデコーダ１３及びセンスアンプ２２を介して得
られる出力データＳＯＵＴｉとのうち、一方を出力ビッ
トＥＲｉとして選択出力する。出力ビットＥＲｉは、補
正回路２７へ供給されると共に、バイト切替回路３１へ
も供給される。

【００３２】同様に、出力切替回路２８は、セレクタＳ
ＥＬ９〜ＳＥＬ１６からなる。セレクタＳＥＬｊは、ｊ
＝９〜１６とすると、後述する補正回路２９からの信号
ＲＥＶＨに応じて、切替出力解読回路２５から得られる
出力データＳＯｊと、メインセルアレイＯＵＴ９〜ＯＵ
Ｔ１６のうち入力アドレスにより指定されたメインセル
アレイＯＵＴｊから読み出されてコラムデコーダ１３及
びセンスアンプ２２を介して得られる出力データＳＯＵ
Ｔｊとのうち、一方を出力ビットＥＲｊとして選択出力
する。出力ビットＥＲｊは、補正回路２９へ供給される
と共に、バイト切替回路３１へも供給される。

【００３３】バイト切替回路３１は、セレクタＳＥＬ
１，ＳＥＬ９の出力データＥＲ１，ＥＲ９を供給される
スイッチ回路ＳＷ１と、セレクタＳＥＬ２，ＳＥＬ１０
の出力データＥＲ２，ＥＲ１０を供給されるスイッチ回
路ＳＷ２と、セレクタＳＥＬ３，ＳＥＬ１１の出力デー
タＥＲ３，ＥＲ１１を供給されるスイッチ回路ＳＷ３
と、セレクタＳＥＬ４，ＳＥＬ１２の出力データＥＲ
４，ＥＲ１２を供給されるスイッチ回路ＳＷ４と、セレ
クタＳＥＬ５，ＳＥＬ１３の出力データＥＲ５，ＥＲ１
３を供給されるスイッチ回路ＳＷ５と、セレクタＳＥＬ
６，ＳＥＬ１４の出力データＥＲ６，ＥＲ１４を供給さ
れるスイッチ回路ＳＷ６と、セレクタＳＥＬ７，ＳＥＬ
１５の出力データＥＲ７，ＥＲ１５を供給されるスイッ
チ回路ＳＷ７と、セレクタＳＥＬ８，ＳＥＬ１６の出力
データＥＲ８，ＥＲ１６を供給されるスイッチ回路ＳＷ
８とからなる。各スイッチ回路ＳＷ１〜ＳＷ８は、バイ
ト選択信号／ＢＹＴＥに応じて、出力データＥＲ１〜Ｅ
Ｒ１６のうち１バイト分の出力データＥＲ１〜ＥＲ８の
みを選択出力するモードと、２バイト分の全ての出力デ
ータＥＲ１〜ＥＲ１６を出力するモードとを有する。

【００３４】バイト切替回路３１からの出力データＥＲ
１〜ＥＲ８又はＥＲ１〜ＥＲ１６は、出力バッファ３２
によりバッファリングされてから出力される。

【００３５】図７（ａ）は、補正回路２７の一実施例を
示す。補正回路２７は、図７（ａ）に示す如く接続され
たＥＯＲ回路ＥＯＲ１〜ＥＯＲ８からなる。ＥＯＲ回路
ＥＯＲ１，ＥＯＲ２，ＥＯＲ３，ＥＯＲ４２は、夫々出
力切替回路２６から出力される出力ビットＥＲ１，ＥＲ
２、出力ビットＥＲ３，ＥＲ４、出力ビットＥＲ５，Ｅ
Ｒ６、出力ビットＥＲ７，ＥＲ８を供給される。ＥＯＲ
回路ＥＯＲ１，ＥＯＲ３の出力はＥＯＲ回路ＥＯＲ５へ
供給され、ＥＯＲ回路ＥＯＲ３，ＥＯＲ４の出力はＥＯ
Ｒ回路ＥＯＲ６へ供給される。ＥＯＲ回路ＥＯＲ７は、
ＥＯＲ回路ＥＯＲ５，ＥＯＲ６の出力を供給される。
又、ＥＯＲ回路ＥＯＲ８は、ＥＯＲ回路ＥＯＲ７の出力
と、パリティセルアレイＰ１から読み出されてコラムデ
コーダ１３及びセンスアンプ２２を介して得られるパリ
ティビットＰＡＲ１とを供給され、信号ＲＥＶＬを出力
する。この信号ＲＥＶＬは、出力切替回路２６へ供給さ
れる。

【００３６】図７（ｂ）は、補正回路２９の一実施例を
示す。補正回路２９は、図７（ｂ）に示す如く接続され
たＥＯＲ回路ＥＯＲ９〜ＥＯＲ１６からなる。ＥＯＲ回
路ＥＯＲ９，ＥＯＲ１０，ＥＯＲ１１，ＥＯＲ１２は、
夫々出力切替回路２８から出力される出力ビットＥＲ
９，ＥＲ１０、出力ビットＥＲ１１，ＥＲ１２、出力ビ
ットＥＲ１３，ＥＲ１４、出力ビットＥＲ１５，ＥＲ１
６を供給される。ＥＯＲ回路ＥＯＲ９，ＥＯＲ１０の出
力はＥＯＲ回路ＥＯＲ１３へ供給され、ＥＯＲ回路ＥＯ
Ｒ１１，ＥＯＲ１２の出力はＥＯＲ回路ＥＯＲ１４へ供
給される。ＥＯＲ回路ＥＯＲ１５は、ＥＯＲ回路ＥＯＲ
１３，ＥＯＲ１４の出力を供給される。又、ＥＯＲ回路
ＥＯＲ１６は、ＥＯＲ回路ＥＯＲ１５の出力と、パリテ
ィセルアレイＰ２から読み出されてコラムデコーダ１３
及びセンスアンプ２２を介して得られるパリティビット
ＰＡＲ２とを供給され、信号ＲＥＶＨを出力する。この
信号ＲＥＶＨは、出力切替回路２８へ供給される。

【００３７】これにより、出力データＳＯＵＴ１〜ＳＯ
ＵＴ８についてみると、出力切替回路２６は最初にメイ
ンセルアレイＯＵＴ１〜ＯＵＴ１６のうち入力アドレス
により指定されたメインセルアレイＯＵＴ１〜ＯＵＴ８
から読み出されてコラムデコーダ１３及びセンスアンプ
２２を介して得られる出力データＳＯＵＴ１〜ＳＯＵＴ
８を、出力データＥＲ１〜ＥＲ８として補正回路２７へ
供給する。補正回路２７は、この場合、出力データＳＯ
ＵＴ１〜ＳＯＵＴ８とパリティビットＰＡＲ１との排他
的論理和を求めることにより、１ビットの不良があるか
否かを示す信号ＲＥＶＬを出力する。信号ＲＥＶＬが１
ビットの不良を示す場合、出力切替回路２６はメモリセ
ル部１５からの不良出力ビットＳＯＵＴｉに換えて、切
替出力解読回路２５の出力ビットＳＯｉを、出力ビット
ＥＲｉとしてバイト切替回路３１へ供給する。これによ
り、不良出力ビットＳＯＵＴｉは出力ビットＳＯｉに訂
正されて出力ビットＥＲｉとして出力される。

【００３８】同様にして、出力データＳＯＵＴ９〜ＳＯ
ＵＴ１６についてみると、出力切替回路２８は最初にメ
インセルアレイＯＵＴ１〜ＯＵＴ１６のうち入力アドレ
スにより指定されたメインセルアレイＯＵＴ９〜ＯＵＴ
１６から読み出されてコラムデコーダ１３及びセンスア
ンプ２２を介して得られる出力データＳＯＵＴ９〜ＳＯ
ＵＴ１６を、出力データＥＲ９〜ＥＲ１６として補正回
路２９へ供給する。補正回路２９は、この場合、出力デ
ータＳＯＵＴ９〜ＳＯＵＴ１６とパリティビットＰＡＲ
２との排他的論理和を求めることにより、１ビットの不
良があるか否かを示す信号ＲＥＶＨを出力する。信号Ｒ
ＥＶＨが１ビットの不良を示す場合、出力切替回路２８
はメモリセル部１５からの不良出力ビットＳＯＵＴｊに
換えて、切替出力解読回路２５の出力ビットＳＯｊを、
出力ビットＥＲｊとしてバイト切替回路３１へ供給す
る。これにより、不良ビットは救済される。

【００３９】本実施例では、説明の便宜上、メモリセル
部１５内のメインセルアレイＯＵＴ１及び／又はメモリ
セルアレイＯＵＴ９に不良が存在するものとすると、図
８にハッチングで示すように、不良ビットを含むメモリ
セルアレイＯＵＴ１，ＯＵＴ９の２面全体の出力がパリ
ティセルアレイＰ１，Ｐ２の出力と置き換えられて救済
される。尚、図８中、「Ｌ」は例えばコラムアドレスの
ローレベルの最下位ビットで選択されるメインセルアレ
イの部分を示し、「Ｈ」は例えばコラムアドレスのハイ
レベルの最下位ビットで選択されるメインセルアレイの
部分を示す。

【００４０】つまり、図１２と共に説明したように、従
来のマスクＲＯＭでは１つの不良（欠陥）を救済する場
合であっても、アドレスビットａ１〜ａ４とフラグＪＦ
及び出力ビットｏ１〜ｏ３とからなる冗長情報が必要で
あったが、本実施例では１つの出力不良（欠陥）を救済
することしかできないが、必要となる冗長情報はフラグ
ＪＦと出力ビットＩ／Ｏ１〜Ｉ／Ｏ３との４ビットのみ
である。これにより、従来必要であった試験用冗長アド
レス記憶回路５１１、冗長アドレス記憶回路５１２、一
致検出回路５１３、切替回路５１８及びこれらに関連し
た配線が本実施例では不要となり、その分冗長回路２０
の構成が従来の冗長回路５１０に比べて簡単である。

【００４１】又、図１中、パリティセルアレイＰ１，Ｐ
２専用に設けられた上側のロウデコーダ１４は、メイン
セルアレイＯＵＴ１〜ＯＵＴ１６に対して設けられた下
側の２つのロウデコーダ１４とは独立しているの。この
ため、パリティセルアレイＰ１，Ｐ２専用に設けられた
上側のロウデコーダ１４により駆動されるワード線の長
さが、下側の２つのロウデコーダ１４が駆動するワード
線より長くなることはなく、動作速度がメモリセル部１
５の部分によって大きく異なることはない。

【００４２】以上、本発明を実施例により説明したが、
本発明は実施例に限定されるものではなく、本発明の範
囲内で数々の改良及び変形が可能であることは言うまで
もない。

【００４３】

【発明の効果】請求項１記載の発明によれば、冗長回路
の構成を簡単にし、冗長回路及び配線の占有面積を減少
可能として集積度を向上させることができる。

【００４４】請求項２記載の発明によれば、冗長回路の
構成を簡単にし、冗長回路及び配線の占有面積を減少可
能として集積度を向上させると共に、メモリセル部のパ
リティセルを含む部分でのワード線が長くなり動作速度
が他の部分より遅くなることを防止することのできる。

【００４５】請求項３記載の発明によれば、冗長情報と
しては、不良出力に関する情報があれば良く、従来必要
とされた不良アドレスに関する情報は不要となるので、
その分冗長回路の構成が簡単になる。

【００４６】請求項４記載の発明によれば、簡単な冗長
回路で不良出力の救済が可能となる。

【００４７】請求項５記載の発明によれば、冗長情報が
正しいか否かをチェックしてから冗長情報を記憶してお
くことができ、半導体記憶装置の歩留りを向上すること
ができる。

【図面の簡単な説明】

【図１】本発明になる半導体記憶装置の一実施例のレイ
アウトを示す平面図である。

【図２】実施例の要部を示すブロック図である。

【図３】冗長情報を説明する図である。

【図４】冗長情報の出力ビットと救済するメインセルア
レイの番号との関係を示す図である。

【図５】切替出力解読回路の一実施例を示すブロック図
である。

【図６】冗長回路の一実施例の要部を示す回路図であ
る。

【図７】補正回路の一実施例を示す回路図である。

【図８】実施例における不良出力の救済を説明する図で
ある。

【図９】従来の半導体記憶装置の一例のレイアウトを示
す平面図である。

【図１０】従来の半導体記憶装置の冗長回路の要部を示
すブロック図である。

【図１１】従来装置で用いる冗長情報を説明する図であ
る。

【図１２】従来装置における不良出力の救済を説明する
図である。

【符号の説明】

１１パッド及び配線部１２周辺回路部１３コラムデコーダ１４ロウデコーダ１５メインセル部２０冗長回路２１アドレスバッファ２２センスアンプ２３試験用冗長出力記憶回路２４冗長出力記憶回路２５切替出力解読回路２６，２８出力切替回路２７，２９補正回路３０バイトバッファ３１バイト切替回路３２出力回路４１冗長出力デコーダＳＥＬ１〜ＳＥＬ１６セレクタＳＷ１〜ＳＷ８スイッチＥＯＲ１〜ＥＯＲ１６排他的論理和回路

Claims

【特許請求の範囲】

【請求項１】複数のメインセルアレイ（ＯＵＴ１〜Ｏ
ＵＴ１６）及びパリティセルアレイ（Ｐ１，Ｐ２）から
なるメモリセル部（１５）に記憶されているデータ及び
パリティを用いて不良メモリセルを救済する構成の半導
体記憶装置において、入力アドレスとは無関係に、予め記憶された不良を含む
メインセルアレイを示す冗長情報に基づいて、不良出力
ビットを示す第１の出力データ（ＳＯ１〜ＳＯ１６）を
出力する第１の手段（２３，２４，２５）と、入力アドレスにより指定された該メモリセル部（１５）
のメインセルアレイ及びパリティセルから読み出された
第２の出力データ（ＳＯＵＴ１〜ＳＯＵＴ１６）及びパ
リティから不良出力ビットの救済の要否を検出する第２
の手段（２７，２９）と、該第２の手段（２７，２９）が不良出力ビットの救済の
必要性を検出した場合は該第１の手段（２３，２４，２
５）からの第１の出力データ（ＳＯ１〜ＳＯ１６）に基
づいて不良ビットを訂正して出力する第３の手段（２
６，２８）とを備えた、半導体記憶装置。
【請求項２】前記メインセルアレイ（ＯＵＴ１〜ＯＵ
Ｔ１６）及びパリティセルアレイ（Ｐ１，Ｐ２）に対し
て設けられ、入力アドレスをデコードするコラムデコー
ダ（１３）及びロウデコーダ（１４）を更に備え、該パリティセルアレイ（Ｐ１，Ｐ２）に対して設けられ
たロウデコーダ（１４）は、該メインセルアレイ（ＯＵ
Ｔ１〜ＯＵＴ１６）に対して設けられたロウデコーダ
（１４）とは独立して、該パリティセルアレイ（Ｐ１，
Ｐ２）専用に設けられている、請求項１記載の半導体記
憶装置。
【請求項３】前記冗長情報は不良を有する複数のメイ
ンセルアレイを指定する情報を含み、前記第１の手段（２３，２４，２５）は、前記冗長情報
を予め記憶している記憶回路（２４）を有し、前記第２の手段（２７，２９）が不良出力ビットの救済
の必要性を検出した場合は、不良出力ビットを含む上記
複数のメインセルアレイの出力が全て前記パリティセル
アレイ（Ｐ１，Ｐ２）の出力により置き換えられて不良
の救済が行われる、請求項１又は２記載の半導体記憶装
置。
【請求項４】前記第３の手段（２６，２８）は、前記
第２の手段（２７，２９）が不良出力ビットの救済の必
要性を検出した場合は前記第１の手段（２３，２４，２
５）からの第１の出力データ（ＳＯ１〜ＳＯ１６）に基
づいて、第２の出力データ（ＳＯＵＴ１〜ＳＯＵＴ１
６）の不良ビットのみを第１の出力データ（ＳＯ１〜Ｓ
Ｏ１６）の対応するビットに置き換えて出力する、請求
項１〜３のうちいずれか１項記載の半導体記憶装置。
【請求項５】前記第１の手段（２３，２４，２５）
は、試験時に前記冗長情報を記憶する第１の記憶回路
（２３）と、該試験後に該冗長情報を予め記憶しておく
記憶回路（２４）とを有する、請求項１〜４のうちいず
れか１項記載の半導体記憶装置。