JPH08167298A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08167298A
JPH08167298A JP6307234A JP30723494A JPH08167298A JP H08167298 A JPH08167298 A JP H08167298A JP 6307234 A JP6307234 A JP 6307234A JP 30723494 A JP30723494 A JP 30723494A JP H08167298 A JPH08167298 A JP H08167298A
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JP
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circuit
output
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defective
bit
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Withdrawn
Application number
JP6307234A
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English (en)
Inventor
Seiji Hirayama
誠二 平山
Waichiro Fujieda
和一郎 藤枝
Tomoyoshi Hasui
知義 蓮井
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH08167298A publication Critical patent/JPH08167298A/ja
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Abstract

(57)【要約】 【目的】パリティに基づく不良セルの救済を行う冗長回
路を設けてなる半導体記憶装置、例えば、マスクＲＯＭ
に関し、不良セルの救済確率を高め、製造歩留りの向上
を図る。 【構成】有効ビット設定回路５０により、１ビット記憶
回路４４を有効又は無効とし、不良救済領域の規模を可
変するできるようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パリティに基づく不良
セルの救済を行う冗長回路を設けてなる半導体記憶装置
に関する。
【０００２】
【従来の技術】たとえば、マスクＲＯＭ（mask read on
ly memory）として、互いに同一アドレスのメモリセル
を有する複数のメモリセルアレイを設け、複数ビットの
データを出力するようにされたものが知られている。
【０００３】通常、このようなマスクＲＯＭにおいて
は、製造歩留りを高めるために、不良セルを有するメモ
リセルアレイに、不良セルが含まれるように、アドレス
信号の一部ビットにより指定される不良救済領域を設定
し、この不良救済領域内のアドレスを指定するアドレス
信号が入力された場合に、パリティに基づく不良セルの
救済を行う冗長回路が設けられる。
【０００４】
【発明が解決しようとする課題】ここに、規模の小さい
複数の不良救済領域を設定できるようにする場合には、
不良セルが多くのメモリセルアレイに存在している場合
においても、これら不良セルがロウ（行）アドレスを異
にしている限り、全ての不良セルを救済できる場合が多
いという利点がある。
【０００５】しかし、このように、規模の小さい複数の
不良救済領域を設定できるようにする場合には、ロウア
ドレスを異にしているとしても、不良セルがロウアドレ
スの広い範囲に存在している場合には、全ての不良セル
を救済できなくなる場合があるという問題点があった。
【０００６】なお、不良救済領域の数が多ければ、ロウ
アドレスを異にしている限り、不良セルがロウアドレス
の広い範囲に存在している場合においても、全ての不良
セルを救済できる場合が多くなるが、このようにする場
合には、不良救済領域のアドレスを記憶するためのアド
レス記憶回路などを増加しなければならず、冗長回路の
規模が大きくなってしまうという問題点があった。
【０００７】これに対して、規模の大きい複数の不良救
済領域を設定できるようにする場合には、ロウアドレス
を異にする多くの不良セルが存在する場合においても、
これら不良セルが少ない数のメモリセルアレイに存在し
ている限り、少ない数の不良救済領域で、全ての不良セ
ルを救済できる場合が多いという利点がある。
【０００８】しかし、このように、規模の大きい複数の
不良救済領域を設定できるようにする場合には、ロウア
ドレスを異にしているとしても、不良セルが多くのメモ
リセルアレイに存在している場合には、全ての不良セル
を救済できなくなる場合があるという問題点があった。
【０００９】本発明は、かかる点に鑑み、パリティを使
用した不良セルの救済を行う半導体記憶装置であって、
不良セルの救済確率を高め、製造歩留りの向上を図るこ
とができるようにした半導体記憶装置を提供することを
目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、互いに同一アドレスのメモリセルを有する複数のメ
モリセルアレイを設けると共に、不良セルを有するメモ
リセルアレイに、不良セルが含まれるように、アドレス
信号の一部ビットにより指定される不良救済領域を設定
し、この不良救済領域内のアドレスを指定するアドレス
信号が入力された場合、パリティを使用した不良セルの
救済を行う冗長回路を設けてなる半導体記憶装置を改良
するものであり、冗長回路を、不良救済領域の規模をプ
ログラムにより可変できるように構成するというもので
ある。
【００１１】
【作用】本発明においては、冗長回路は、不良救済領域
の規模をプログラムにより可変できるように構成される
ので、不良セルの位置に応じた不良救済領域を設定し、
全ての不良セルを救済できる場合が多くなる。即ち、不
良セルの救済確率が高まる。
【００１２】
【実施例】以下、図１〜図３１を参照して、本発明の一
実施例につき、本発明を８ビット出力のマスクＲＯＭに
適用した場合を例にして説明する。
【００１３】図１は本発明の一実施例の要部を示すブロ
ック図であり、図１中、１はチップ本体、２〜９は正規
のデータを記憶するメモリセルが配列されてなるメモリ
セルアレイ、１０はパリティを記憶するメモリセルが配
列されてなるメモリセルアレイである。
【００１４】ここに、パリティは、メモリセルアレイ２
〜９に記憶される正規のデータの各アドレスごとの排他
的論理和であり、正規の８ビット・データに含まれる
「１」の数が偶数の場合には「０」とされ、正規の８ビ
ット・データに含まれる「１」の数が奇数の場合には
「１」とされる。
【００１５】また、１１は外部から供給されるアドレス
信号を取り込むアドレスバッファ、１２〜１６はアドレ
スバッファ１１に取り込まれたアドレス信号のうち、ロ
ウアドレス信号をデコードしてワード線の選択を行うロ
ウデコーダである。
【００１６】なお、この例では、ロウデコーダ１２はメ
モリセルアレイ２、３に対応して設けられており、ロウ
デコーダ１３はメモリセルアレイ４、５に対応して設け
られており、ロウデコーダ１４はメモリセルアレイ６、
７に対応して設けられており、ロウデコーダ１５はメモ
リセルアレイ８、９に対応して設けられており、ロウデ
コーダ１６はメモリセルアレイ１０に対応して設けられ
ている。
【００１７】また、１７〜２５はアドレスバッファ１１
に取り込まれたアドレス信号のうち、コラムアドレス信
号をデコードしてコラム選択信号を出力するコラムデコ
ーダ（Ｃ・ＤＥＣ）であり、これらコラムデコーダ１７
〜２５は、それぞれ、メモリセルアレイ２〜１０に対応
して設けられている。
【００１８】また、２６〜３４は、それぞれ、メモリセ
ルアレイ２〜１０に対応して設けられているセンスアン
プ（Ｓ／Ａ）であり、メモリセルアレイ２〜１０から出
力されるデータを増幅するものである。
【００１９】また、３５はメモリセルアレイ１０に記憶
されたパリティを使用した不良セルの救済を行う冗長回
路、３６は冗長回路３５から出力されるデータの外部へ
の出力を行う出力バッファである。
【００２０】また、図２は本発明の一実施例の一部分を
より詳しく示す回路図であり、図２中、Ａn〜Ａ0は外部
から供給されるアドレス信号である。
【００２１】ここに、アドレス信号Ａn〜Ａm+1は、アド
レスバッファ１１を介して、ロウデコーダ１２〜１６に
伝送され、アドレス信号Ａm〜Ａ0は、アドレスバッファ
１１を介して、コラムデコーダ１７〜２５に伝送され
る。
【００２２】また、アドレス信号Ａn〜Ａ0のうち、特
に、上位４ビットのアドレス信号Ａn〜Ａn-3は、アドレ
スバッファ１１を介して、冗長回路３５に伝送される。
【００２３】また、Ｓ１〜Ｓ８はそれぞれメモリセルア
レイ２〜９からセンスアンプ２６〜３３を介して出力さ
れたデータ、ＰＤはメモリセルアレイ１０からセンスア
ンプ３４を介して出力されたパリティである。
【００２４】また、冗長回路３５において、３８、３９
はメモリセルアレイ２〜９から出力されるデータＳ１〜
Ｓ８のうち、救済すべき不良データの番号を示す不良出
力番号を出力する不良出力番号出力回路であり、これら
不良出力番号出力回路３８、３９は、同一の回路構成と
されている。
【００２５】ここに、不良出力番号出力回路３８におい
て、４０はメモリセルアレイ２〜９の不良救済領域のア
ドレスを記憶するアドレス記憶回路であり、４１〜４４
は１ビットの記憶容量を有する記憶回路、いわゆる、１
ビット記憶回路である。
【００２６】なお、１ビット記憶回路４１は、アドレス
信号Ａnに対応するビットのアドレスを記憶させるため
のものである。
【００２７】また、１ビット記憶回路４２は、アドレス
信号Ａn-1に対応するビットのアドレスを記憶させるた
めのものである。
【００２８】また、１ビット記憶回路４３は、アドレス
信号Ａn-2に対応するビットのアドレスを記憶させるた
めのものである。
【００２９】また、１ビット記憶回路４４は、後述する
ように、所望により無効とされる場合があり、有効とさ
れる場合には、アドレス信号Ａn-3に対応するビットの
アドレスが記憶される。
【００３０】また、４５はアドレス記憶回路４０の出力
と、アドレスバッファ１１を介して供給されるアドレス
信号Ａn〜Ａn-3が指定するアドレスとを比較するアドレ
ス比較回路であり、４６〜４９はＥＮＯＲ回路（非排他
的論理和回路）である。
【００３１】ここに、ＥＮＯＲ回路４６は、１ビット記
憶回路４１に記憶されているアドレスと、アドレス信号
Ａnが指定するアドレスとを比較するものである。
【００３２】また、ＥＮＯＲ回路４７は、１ビット記憶
回路４２に記憶されているアドレスと、アドレス信号Ａ
n-1が指定するアドレスとを比較するものである。
【００３３】また、ＥＮＯＲ回路４８は、１ビット記憶
回路４３に記憶されているアドレスと、アドレス信号Ａ
n-2が指定するアドレスとを比較するものである。
【００３４】また、ＥＮＯＲ回路４９は、１ビット記憶
回路４４の出力（１ビット記憶回路４４が有効とされて
いる場合には、記録されているアドレス）と、アドレス
信号Ａn-3が指定するアドレスとを比較するものであ
る。
【００３５】また、５０はアドレス記憶回路４０に記憶
させるアドレスの有効ビットを設定する有効ビット設定
回路であり、５１は１ビット記憶回路、５２はＥＮＯＲ
回路４９の出力と１ビット記憶回路５１の出力とをＯＲ
（論理和）処理するＯＲ回路（論理和回路）である。
【００３６】この有効ビット設定回路５０は、１ビット
記憶回路４４を有効又は無効とすることにより、アドレ
ス記憶回路４０に記憶させるアドレスの有効ビットを設
定するものである。
【００３７】ここに、１ビット記憶回路４４を有効とす
る場合には、１ビット記憶回路５１の記憶値を「０」と
し、その出力をＬレベルとし、ＯＲ回路５２の出力レベ
ルをＥＮＯＲ回路４９の出力レベルと同一とする。
【００３８】これに対して、１ビット記憶回路４４を無
効とする場合には、１ビット記憶回路５１の記憶値を
「１」とし、その出力をＨレベルとし、ＯＲ回路５２の
出力レベルをＨレベルに固定する。
【００３９】ここに、１ビット記憶回路４４を有効とす
る場合には、アドレス記憶回路４０に上位４ビットのア
ドレスを記憶させることができるので、メモリセルアレ
イ２〜９について、１／１６のアドレス領域を不良救済
領域として設定することができる。
【００４０】これに対して、１ビット記憶回路４４を無
効とする場合には、アドレス記憶回路４０に上位３ビッ
トのアドレスを記憶させることができるので、メモリセ
ルアレイ２〜９について、１／８のアドレス領域を不良
救済領域として設定することができる。
【００４１】また、５３はＥＮＯＲ回路４６〜４８の出
力及びＯＲ回路５２の出力をＮＡＮＤ処理してアドレス
一致信号ＨＩＴを出力するＮＡＮＤ回路である。
【００４２】ここに、１ビット記憶回路４４が有効とさ
れている場合において、アドレス記憶回路４０が指定す
る不良救済領域外のアドレスを指定するアドレス信号Ａ
n〜Ａ0が入力された場合、即ち、アドレス記憶回路４０
が記憶するアドレスと、アドレス信号Ａn〜Ａn-3が指定
するアドレスとが一致しない場合には、ＥＮＯＲ回路４
６〜４８及びＯＲ回路５２の出力のいずれか又は全てが
Ｌレベルとなるので、アドレス一致信号ＨＩＴ＝Ｈレベ
ルとされる。
【００４３】また、１ビット記憶回路４４が有効とされ
ている場合において、アドレス記憶回路４０が指定する
不良救済領域内のアドレスを指定するアドレス信号Ａn
〜Ａ0が入力された場合、即ち、アドレス記憶回路４０
が記憶するアドレスと、アドレス信号Ａn〜Ａn-3が指定
するアドレスとが一致した場合には、ＥＮＯＲ回路４６
〜４８及びＯＲ回路５２の出力の全てがＨレベルとなる
ので、アドレス一致信号ＨＩＴ＝Ｌレベルとされる。
【００４４】また、１ビット記憶回路４４が無効とされ
ている場合において、アドレス記憶回路４０が指定する
不良救済領域外のアドレスを指定するアドレス信号Ａn
〜Ａ0が入力された場合、即ち、アドレス記憶回路４０
が記憶するアドレスと、アドレス信号Ａn〜Ａn-2が指定
するアドレスとが一致しない場合、ＥＮＯＲ回路４６〜
４８の出力のいずれか又は全てがＬレベルとなるので、
アドレス一致信号ＨＩＴ＝Ｈレベルとされる。
【００４５】また、１ビット記憶回路４４が無効とされ
ている場合において、アドレス記憶回路４０が指定する
不良救済領域内のアドレスを指定するアドレス信号Ａn
〜Ａ0が入力された場合、即ち、アドレス記憶回路４０
が記憶するアドレスと、アドレス信号Ａn〜Ａn-2が指定
するアドレスとが一致した場合には、ＥＮＯＲ回路４６
〜４８及びＯＲ回路５２の出力の全てがＨレベルとなる
ので、アドレス一致信号ＨＩＴ＝Ｌレベルとされる。
【００４６】また、５４はアドレス記憶回路４０が指定
する不良救済領域内のアドレスを指定するアドレス信号
Ａn〜Ａ0が入力された場合、即ち、アドレス一致信号Ｈ
ＩＴ＝Ｌレベルとされた場合に、メモリセルアレイ２〜
９から出力されるＳ１〜Ｓ８のうち、救済すべき不良デ
ータの番号を示す不良出力番号Ｐ１〜Ｐ３を記憶する不
良出力番号記憶回路であり、５５〜５７は１ビット記憶
回路である。
【００４７】即ち、不良出力番号出力回路３８は、アド
レス記憶回路４０が指定する不良救済領域内のアドレス
を指定するアドレス信号Ａn〜Ａ0が入力された場合に、
不良出力番号記憶回路５４が記憶する不良出力番号Ｐ１
〜Ｐ３を出力するというものである。
【００４８】また、不良出力番号出力回路３９は、アド
レス記憶回路４０に相当するアドレス記憶回路が指定す
る不良救済領域内のアドレスを指定するアドレス信号Ａ
n〜Ａ0が入力された場合に、不良出力番号記憶回路５４
に相当する不良出力番号記憶回路が記憶する不良出力番
号Ｑ１〜Ｑ３を出力するというものである。
【００４９】また、５８はメモリセルアレイ２〜９から
出力されるデータＳ１〜Ｓ８及びメモリセルアレイ１０
から出力されるパリティＰＤについてＥＯＲ演算（排他
的論理和演算）を行うＥＯＲ演算回路である。
【００５０】また、５９は不良出力番号出力回路３８か
ら出力される不良出力番号Ｐ１〜Ｐ３又は不良出力番号
出力回路３９から出力される不良出力番号Ｑ１〜Ｑ３が
指定する不良データの訂正を行う訂正回路である。
【００５１】即ち、この訂正回路５９は、不良救済を行
う必要のある場合には、メモリセルアレイ２〜９から出
力されるデータＳ１〜Ｓ８のうち、不良出力番号出力回
路３８から出力される不良出力番号Ｐ１〜Ｐ３又は不良
出力番号出力回路３９から出力される不良出力番号Ｑ１
〜Ｑ３が指定する不良データをＥＯＲ演算回路５８の出
力ＲＥと置換して、メモリセルアレイ２〜９から出力さ
れたデータＳ１〜Ｓ８の訂正を行うものである。
【００５２】但し、この訂正回路５９は、不良救済を行
う必要のない場合には、メモリセルアレイ２〜９から出
力されるデータＳ１〜Ｓ８を訂正することなしに出力す
るように構成されている。
【００５３】また、この訂正回路５９から出力される８
ビットのデータは、このマスクＲＯＭの出力データＤ１
〜Ｄ８として、出力バッファ３６を介して、外部に出力
される。
【００５４】ここに、アドレス記憶回路４０を構成する
１ビット記憶回路４１〜４４のうち、１ビット記憶回路
４１〜４３は、同一の構成とされており、図３は、１ビ
ット記憶回路４１を代表して示している。
【００５５】図３中、／ＣＥはチップイネーブル信号、
ＶＣＣは高電圧側の電源電圧、６１〜６３はｐＭＯＳト
ランジスタ、６４、６５はヒューズ、６６はｎＭＯＳト
ランジスタ、６７はインバータである。
【００５６】ここに、図４に示すように、チップイネー
ブル信号／ＣＥ＝Ｈレベルとされた場合、即ち、スタン
バイ状態とされた場合には、ｐＭＯＳトランジスタ６１
＝ＯＦＦとなり、この１ビット記憶回路４１は、非活性
状態とされる。
【００５７】この場合、ｎＭＯＳトランジスタ６６＝Ｏ
Ｎとなるので、図４に示すように、ヒューズ６４＝切断
状態、ヒューズ６５＝非切断状態とされている場合にお
いても、あるいは、図示は省略するが、ヒューズ６４＝
非切断状態、ヒューズ６５＝切断状態とされている場合
においても、インバータ６７の入力＝Ｌレベル、インバ
ータ６７の出力＝Ｈレベルになる。
【００５８】これに対して、図５に示すように、チップ
イネーブル信号／ＣＥ＝Ｌレベル、即ち、チップ活性状
態とされた場合には、ｐＭＯＳトランジスタ６１＝Ｏ
Ｎ、ｎＭＯＳトランジスタ６６＝ＯＦＦとなり、この１
ビット記憶回路４１は、活性状態とされる。
【００５９】ここに、図５に示すように、ヒューズ６４
＝切断状態、ヒューズ６５＝非切断状態とされている場
合には、ｐＭＯＳトランジスタ６２＝ＯＮ、ｐＭＯＳト
ランジスタ６３＝ＯＦＦ、インバータ６７の入力＝Ｌレ
ベル、インバータ６７の出力＝Ｈレベルとなる。
【００６０】これに対して、図６に示すように、ヒュー
ズ６４＝非切断状態、ヒューズ６５＝切断状態とされて
いる場合には、ｐＭＯＳトランジスタ６２＝ＯＦＦ、ｐ
ＭＯＳトランジスタ６３＝ＯＮ、インバータ６７の入力
＝Ｈレベル、インバータ６７の出力＝Ｌレベルとなる。
【００６１】即ち、この１ビット記憶回路４１において
は、ヒューズ６４、６５の切断、非切断の状態と、記憶
値との関係は、表１に示すようになる。
【００６２】
【表１】
【００６３】また、図７は、アドレス記憶回路４０を構
成する１ビット記憶回路４４及び有効ビット設定回路５
０を構成する１ビット記憶回路５１の構成を示す回路図
である。
【００６４】図７中、１ビット記憶回路４４において、
６９〜７１はｐＭＯＳトランジスタ、７２、７３はヒュ
ーズ、７４はｎＭＯＳトランジスタ、７５はインバータ
である。
【００６５】また、１ビット記憶回路５１において、７
６〜７８はｐＭＯＳトランジスタ、７９、８０はヒュー
ズ、８１はｎＭＯＳトランジスタ、８２はインバータで
ある。
【００６６】ここに、図８に示すように、チップイネー
ブル信号／ＣＥ＝Ｈレベルとされた場合、即ち、スタン
バイ状態とされた場合には、１ビット記憶回路５１にお
いては、ｐＭＯＳトランジスタ７６＝ＯＦＦとなり、１
ビット記憶回路５１は、非活性状態とされる。
【００６７】この場合、ｎＭＯＳトランジスタ８１＝Ｏ
Ｎとなるので、図８に示すように、ヒューズ７９＝切断
状態、ヒューズ８０＝非切断状態とされている場合にお
いても、あるいは、図示は省略するが、ヒューズ７９＝
非切断状態、ヒューズ８０＝切断状態とされている場合
においても、インバータ８２の入力＝Ｌレベル、インバ
ータ８２の出力＝Ｈレベルとなり、１ビット記憶回路４
４のヒューズ７２、７３の切断、非切断の状態に関係な
く、ＯＲ回路５２の出力＝Ｈレベルとなる。
【００６８】また、図９に示すように、チップイネーブ
ル信号／ＣＥ＝Ｌレベルとされた場合、即ち、チップ活
性状態とされた場合には、１ビット記憶回路５１におい
ては、ｐＭＯＳトランジスタ７６＝ＯＮ、ｎＭＯＳトラ
ンジスタ８１＝ＯＦＦとなり、１ビット記憶回路５１＝
活性状態とされる。
【００６９】ここに、図９に示すように、ヒューズ７９
＝切断状態、ヒューズ８０＝非切断状態とされている場
合には、ｐＭＯＳトランジスタ７７＝ＯＮ、ｐＭＯＳト
ランジスタ７８＝ＯＦＦ、インバータ８２の入力＝Ｌレ
ベル、インバータ８２の出力＝Ｈレベルとなる。
【００７０】したがって、この場合には、図９に示すよ
うに、１ビット記憶回路４４において、ヒューズ７２＝
切断状態、ヒューズ７３＝非切断状態とされている場合
においても、あるいは、図示は省略するが、ヒューズ７
２＝非切断状態、ヒューズ７３＝切断状態とされている
場合においても、ＯＲ回路５２の出力＝Ｈレベルとな
る。
【００７１】したがって、１ビット記憶回路５１におい
て、ヒューズ７９＝切断状態、ヒューズ８０＝非切断状
態とする場合には、１ビット記憶回路４４を無効とする
ことができる。
【００７２】これに対して、図１０に示すように、ヒュ
ーズ７９＝非切断状態、ヒューズ８０＝切断状態とされ
ている場合には、ｐＭＯＳトランジスタ７７＝ＯＦＦ、
ｐＭＯＳトランジスタ７８＝ＯＮ、インバータ８２の入
力＝Ｈレベル、インバータ８２の出力＝Ｌレベルとな
る。
【００７３】したがって、この場合には、１ビット記憶
回路４４においては、ｐＭＯＳトランジスタ６９＝Ｏ
Ｎ、ｎＭＯＳトランジスタ７４＝ＯＦＦとなり、１ビッ
ト記憶回路４４は、活性状態とされると共に、ＯＲ回路
５２の出力レベルは、ＥＮＯＲ回路４９の出力レベルと
同一となる。
【００７４】ここに、図１０に示すように、ヒューズ７
２＝切断状態、ヒューズ７３＝非切断状態とされている
場合には、ｐＭＯＳトランジスタ７０＝ＯＮ、ｐＭＯＳ
トランジスタ７１＝ＯＦＦ、インバータ７５の入力＝Ｌ
レベル、インバータ７５の出力＝Ｈレベルとなる。
【００７５】これに対して、図１１に示すように、ヒュ
ーズ７２＝非切断状態、ヒューズ７３＝切断状態とされ
ている場合には、ｐＭＯＳトランジスタ７０＝ＯＦＦ、
ｐＭＯＳトランジスタ７１＝ＯＮ、インバータ７５の入
力＝Ｈレベル、インバータ７５の出力＝Ｌレベルとな
る。
【００７６】即ち、図７に示す１ビット記憶回路４４、
５１において、ヒューズ７９、８０、７２、７３の切
断、非切断の状態と、１ビット記憶回路４４の記憶値と
の関係は、表２に示すようになる。
【００７７】
【表２】
【００７８】また、これら１ビット記憶回路４４、５１
は、図１２に示すように構成することもでき、このよう
にする場合には、ヒューズ及びトランジスタの数を減ら
すことができる。
【００７９】図１２中、１ビット記憶回路４４におい
て、８４〜８８はｐＭＯＳトランジスタ、８９〜９１は
ヒューズ、９２はｎＭＯＳトランジスタ、９３はインバ
ータである。
【００８０】また、１ビット記憶回路５１において、９
４はｎＭＯＳトランジスタ、９５はインバータであり、
ｐＭＯＳトランジスタ８４〜８８及びヒューズ８９〜９
１は１ビット記憶回路４４と共有されている。
【００８１】ここに、図１３に示すように、チップイネ
ーブル信号／ＣＥ＝Ｈレベルとされた場合、即ち、スタ
ンバイ状態とされた場合には、ｐＭＯＳトランジスタ８
４＝ＯＦＦとなり、１ビット記憶回路４４、５１は、非
活性状態とされる。
【００８２】この場合、ｎＭＯＳトランジスタ９４＝Ｏ
Ｎとなるので、図１３に示すように、ヒューズ８９＝切
断状態とされている場合においても、あるいは、図示は
省略するが、ヒューズ８９＝非切断状態とされている場
合においても、ヒューズ９０、９１の切断、非切断の状
態に関係なく、インバータ９５の入力＝Ｌレベル、イン
バータ９５の出力＝Ｈレベル、ＯＲ回路５２の出力＝Ｈ
レベルとなる。
【００８３】これに対して、図１４に示すように、チッ
プイネーブル信号／ＣＥ＝Ｌレベルとされた場合、即
ち、チップ活性状態とされた場合には、ｐＭＯＳトラン
ジスタ８４＝ＯＮ、ｎＭＯＳトランジスタ９２、９４＝
ＯＦＦとなり、１ビット記憶回路４４、５１は、活性状
態とされる。
【００８４】ここに、図１４に示すように、ヒューズ８
９＝切断状態、ヒューズ９０＝非切断状態、ヒューズ９
１＝非切断状態とされている場合には、ｐＭＯＳトラン
ジスタ８５＝ＯＮ、ｐＭＯＳトランジスタ８６＝ＯＦ
Ｆ、ｐＭＯＳトランジスタ８７＝ＯＮ、ｐＭＯＳトラン
ジスタ８８＝ＯＮ、インバータ９５の入力＝Ｌレベル、
インバータ９５の出力＝Ｈレベル、ＯＲ回路５２の出力
＝Ｈレベルとなる。
【００８５】したがって、ヒューズ８９＝切断状態とす
る場合には、１ビット記憶回路４４を無効とすることが
できる。
【００８６】これに対して、図１５に示すように、ヒュ
ーズ８９＝非切断状態、ヒューズ９０＝切断状態、ヒュ
ーズ９１＝非切断状態とされている場合には、ｐＭＯＳ
トランジスタ８５＝ＯＦＦ、ｐＭＯＳトランジスタ８６
＝ＯＮ、ｐＭＯＳトランジスタ８７＝ＯＮ、ｐＭＯＳト
ランジスタ８８＝ＯＦＦ、インバータ９５の入力＝Ｈレ
ベル、インバータ９５の出力＝Ｌレベル、インバータ９
３の入力＝Ｌレベル、インバータ９３の出力＝Ｈレベル
となる。
【００８７】したがって、この場合には、１ビット記憶
回路４４は、「１」（Ｈレベル）を記憶し、ＯＲ回路５
２の出力レベルは、ＥＮＯＲ回路４９の出力レベルと同
一レベルとなる。
【００８８】また、図１６に示すように、ヒューズ８９
＝非切断状態、ヒューズ９０＝非切断状態、ヒューズ９
１＝切断状態とされている場合には、ｐＭＯＳトランジ
スタ８５＝ＯＦＦ、ｐＭＯＳトランジスタ８６＝ＯＮ、
ｐＭＯＳトランジスタ８７＝ＯＦＦ、ｐＭＯＳトランジ
スタ８８＝ＯＮ、インバータ９５の入力＝Ｈレベル、イ
ンバータ９５の出力＝Ｌレベル、インバータ９３の入力
＝Ｈレベル、インバータ９３の出力＝Ｌレベルとなる。
【００８９】したがって、この場合には、１ビット記憶
回路４４は、「０」（Ｌレベル）を記憶し、ＯＲ回路５
２の出力レベルは、ＥＮＯＲ回路４９の出力レベルと同
一レベルとなる。
【００９０】即ち、図１２に示す１ビット記憶回路４
４、５１においては、ヒューズ８９〜９１の切断、非切
断の状態と、１ビット記憶回路４４の記憶値との関係
は、表３に示すようになる。
【００９１】
【表３】
【００９２】また、不良出力番号記憶回路５４におい
て、１ビット記憶回路５５〜５７は、同一の回路構成と
されており、図１７は、１ビット記憶回路５５を代表し
て示している。
【００９３】図１７中、９７〜９９はｐＭＯＳトランジ
スタ、１００、１０１はヒューズ、１０２はｎＭＯＳト
ランジスタ、１０３はインバータである。
【００９４】ここに、図１８に示すように、アドレス一
致信号ＨＩＴ＝Ｈレベルの場合、即ち、アドレス記憶回
路４０が指定する不良救済領域外のアドレスを指定する
アドレス信号Ａn〜Ａ0が入力された場合には、ｐＭＯＳ
トランジスタ９７＝ＯＦＦとなり、１ビット記憶回路５
５は、非活性状態とされる。
【００９５】この場合には、ｎＭＯＳトランジスタ１０
２＝ＯＮとなるので、図１８に示すように、ヒューズ１
００＝切断状態、ヒューズ１０１＝非切断状態とされて
いる場合においても、あるいは、図示は省略するが、ヒ
ューズ１００＝非切断状態、ヒューズ１０１＝切断状態
とされている場合においても、インバータ１０３の入力
＝Ｌレベル、インバータ１０３の出力＝Ｈレベルとな
る。
【００９６】即ち、アドレス一致信号ＨＩＴ＝Ｈレベル
とされる場合には、不良出力番号記憶回路５４において
は、１ビット記憶回路５５の出力＝Ｈレベル、１ビット
記憶回路５６の出力＝Ｈレベル、１ビット記憶回路５７
の出力＝Ｈレベルとされる。
【００９７】同様に、不良出力番号出力回路３９におい
ても、アドレス一致信号ＨＩＴに相当するアドレス一致
信号＝Ｈレベルとされる場合には、１ビット記憶回路５
５に相当する１ビット記憶回路の出力＝Ｈレベル、１ビ
ット記憶回路５６に相当する１ビット記憶回路の出力＝
Ｈレベル、１ビット記憶回路５７に相当する１ビット記
憶回路の出力＝Ｈレベルとされる。
【００９８】これに対して、図１９に示すように、アド
レス一致信号ＨＩＴ＝Ｌレベルとされた場合、即ち、ア
ドレス記憶回路４０が指定する不良救済領域内のアドレ
スを指定するアドレス信号Ａn〜Ａ0が入力された場合に
は、ｐＭＯＳトランジスタ９７＝ＯＮ、ｎＭＯＳトラン
ジスタ１０２＝ＯＦＦとなり、１ビット記憶回路５５
は、活性状態とされる。
【００９９】ここに、図１９に示すように、ヒューズ１
００＝切断状態、ヒューズ１０１＝非切断状態とされて
いる場合には、ｐＭＯＳトランジスタ９８＝ＯＮ、ｐＭ
ＯＳトランジスタ９９＝ＯＦＦ、インバータ１０３の入
力＝Ｌレベル、インバータ１０３の出力＝Ｈレベルとな
る。
【０１００】これに対して、図２０に示すように、ヒュ
ーズ１００＝非切断状態、ヒューズ１０１＝切断状態と
されている場合には、ｐＭＯＳトランジスタ９８＝ＯＦ
Ｆ、ｐＭＯＳトランジスタ９９＝ＯＮ、インバータ１０
３の入力＝Ｈレベル、インバータ１０３の出力＝Ｌレベ
ルとなる。
【０１０１】したがって、この１ビット記憶回路５５に
おいては、ヒューズ１００、１０１の切断、非切断の状
態と、記憶値との関係は、表４に示すようになる。
【０１０２】
【表４】
【０１０３】また、図２１は、ＥＯＲ演算回路５８の構
成を示す回路図であり、図２１中、１０５〜１１２はＥ
ＯＲ回路である。
【０１０４】これらＥＯＲ回路１０５〜１１２は、図２
２に示すように構成されており、図２２中、１１４〜１
１７はｐＭＯＳトランジスタ、１１８〜１２３はｎＭＯ
Ｓトランジスタである。
【０１０５】また、図２３は、訂正回路５９の構成を示
す回路図であり、図２３中、１２５〜１２７はＡＮＤ回
路、１２８〜１３０はインバータ、１３１〜１３８はＡ
ＮＤ回路、１３９〜１４６はＥＯＲ回路である。
【０１０６】ここに、例えば、不良出力番号Ｐ１＝
「０」、Ｐ２＝「０」、Ｐ３＝「０」、不良出力番号Ｑ
１＝「１」、Ｑ２＝「１」、Ｑ３＝「１」の場合には、
ＡＮＤ回路１２５の出力＝「０」、ＡＮＤ回路１２６の
出力＝「０」、ＡＮＤ回路１２７の出力＝「０」、イン
バータ１２８の出力＝「１」、インバータ１２９の出力
＝「１」、インバータ１３０の出力＝「１」となる。
【０１０７】したがって、この場合には、ＡＮＤ回路１
３１の出力＝ＥＯＲ演算回路５８の出力ＲＥの論理値、
ＡＮＤ回路１３２〜１３８の出力＝「０」となる。
【０１０８】また、例えば、不良出力番号Ｐ１＝
「１」、Ｐ２＝「０」、Ｐ３＝「０」、不良出力番号Ｑ
１＝「１」、Ｑ２＝「１」、Ｑ３＝「１」の場合には、
ＡＮＤ回路１２５の出力＝「１」、ＡＮＤ回路１２６の
出力＝「０」、ＡＮＤ回路１２７の出力＝「０」、イン
バータ１２８の出力＝「０」、インバータ１２９の出力
＝「１」、インバータ１３０の出力＝「１」となる。
【０１０９】したがって、この場合には、ＡＮＤ回路１
３２の出力＝ＥＯＲ演算回路５８の出力ＲＥの論理値、
ＡＮＤ回路１３１、１３３〜１３８の出力＝「０」とな
る。
【０１１０】即ち、この訂正回路５９においては、不良
出力番号Ｐ１〜Ｐ３、Ｑ１〜Ｑ３の値と、ＡＮＤ回路１
３１〜１３８の出力（論理値）との関係は、表５に示す
ようになる。
【０１１１】
【表５】
【０１１２】ここに、この訂正回路５９において、例え
ば、不良出力番号Ｐ１＝「０」、Ｐ２＝「０」、Ｐ３＝
「０」、不良出力番号Ｑ１＝「１」、Ｑ２＝「１」、Ｑ
３＝「１」とされ、ＡＮＤ回路１３１の出力＝ＥＯＲ演
算回路５８の出力ＲＥの論理値、ＡＮＤ回路１３２〜１
３８の出力＝「０」とされた場合について、ＥＯＲ回路
１３９〜１４６の出力Ｄ１〜Ｄ８について説明する。
【０１１３】この場合、ＥＯＲ回路１４０においては、
図２４に示すように、ＡＮＤ回路１３２の出力＝「０」
とされるので、メモリセルアレイ３の出力Ｓ２＝「０」
の場合には、ＥＯＲ回路１４０の出力Ｄ２＝「０」とな
る。
【０１１４】これに対して、図２５に示すように、メモ
リセルアレイ３の出力Ｓ２＝「１」の場合には、ＥＯＲ
回路１４０の出力Ｄ２＝「１」となる。
【０１１５】即ち、ＥＯＲ回路１４０〜１４６の出力Ｄ
２〜Ｄ８の論理値は、それぞれ、メモリセルアレイ３〜
９の出力Ｓ２〜Ｓ８の論理値と一致することになり、メ
モリセルアレイ３〜９の出力は、何ら訂正されることは
ない。
【０１１６】また、ＥＯＲ回路１３９においては、ＡＮ
Ｄ回路１３１の出力＝ＥＯＲ演算回路５８の出力ＲＥの
論理値とされるが、図２６、図２７に示すように、ＥＯ
Ｒ演算回路５８の出力ＲＥ＝「０」とされる場合には、
メモリセルアレイ２の出力Ｓ１は、正常データと判断す
ることができる。
【０１１７】そこで、この場合には、図２６に示すよう
に、メモリセルアレイ２の出力Ｓ１＝「０」の場合に
は、ＥＯＲ回路１３９の出力Ｄ１＝「０」とされ、図２
７に示すように、メモリセルアレイ２の出力Ｓ１＝
「１」の場合には、ＥＯＲ回路１３９の出力Ｄ１＝
「１」とされる。
【０１１８】これに対して、図２８、図２９に示すよう
に、ＥＯＲ演算回路５８の出力ＲＥ＝「１」とされる場
合には、メモリセルアレイ２の出力Ｓ１は、不良データ
と判断することができる。
【０１１９】そこで、この場合には、図２８に示すよう
に、メモリセルアレイ２の出力Ｓ１＝「０」の場合に
は、ＥＯＲ回路１３９の出力Ｄ１＝「１」とされ、図２
９に示すように、メモリセルアレイ２の出力Ｓ１＝
「１」の場合には、ＥＯＲ回路１３９の出力Ｄ１＝
「０」とされる。
【０１２０】即ち、不良出力番号Ｐ１〜Ｐ３、Ｑ１〜Ｑ
３の値と、メモリセルアレイ２〜９の出力Ｓ１〜Ｓ８の
うち、救済される出力との関係は、表６に示すようにな
る。
【０１２１】
【表６】
【０１２２】ここに、図３０、図３１は、本実施例の作
用、効果を説明するための図であり、図３０、図３１に
おいて、２1〜２16はメモリセルアレイ２のアドレス領
域のうち、アドレス信号Ａn〜Ａn-3により指定されるア
ドレス領域、３1〜３16はメモリセルアレイ３のアドレ
ス領域のうち、アドレス信号Ａn〜Ａn-3により指定され
るアドレス領域、１４８〜１５３は不良セルを示してい
る。
【０１２３】本実施例においては、外部からアドレス信
号Ａn〜Ａ0が入力されると、アドレス信号Ａn〜Ａ
m+1は、アドレスバッファ１１を介して、ロウデコーダ
１２〜１６に伝送されると共に、冗長回路３５に伝送さ
れる。
【０１２４】ロウデコーダ１２〜１６においては、アド
レス信号Ａn〜Ａm+1がデコードされ、メモリセルアレイ
２〜１０のワード線のうち、アドレス信号Ａn〜Ａm+1が
指定するロウアドレスのワード線が選択される。
【０１２５】ここに、アドレス記憶回路４０が指定する
不良救済領域外のアドレスを指定するアドレス信号Ａn
〜Ａ0が入力された場合には、冗長回路３５の不良出力
番号出力回路３８においては、ＮＡＮＤ回路５３から出
力されるアドレス一致信号ＨＩＴ＝Ｈレベルとなり、１
ビット記憶回路５５〜５７は、非活性状態とされる。
【０１２６】この場合には、１ビット記憶回路５５の出
力＝「１」、１ビット記憶回路５６の出力＝「１」、１
ビット記憶回路５７の出力＝「１」となる。
【０１２７】これに対して、アドレス記憶回路４０が指
定する不良救済領域内のアドレスを指定するアドレス信
号Ａn〜Ａ0が入力された場合には、冗長回路３５の不良
出力番号出力回路３８においては、ＮＡＮＤ回路５３か
ら出力されるアドレス一致信号ＨＩＴ＝Ｌレベルとな
り、１ビット記憶回路５５〜５７は活性状態とされる。
【０１２８】この場合には、１ビット記憶回路５５〜５
７が記憶する不良出力番号Ｐ１〜Ｐ３が出力され、これ
が訂正回路５９に伝送される。
【０１２９】なお、不良出力番号出力回路３９において
も、不良出力番号出力回路３８と同様な動作が行われ
る。
【０１３０】他方、コラムアドレス信号Ａm〜Ａ0は、ア
ドレスバッファ１１を介して、コラムデコーダ１７〜２
５に伝送され、これらコラムデコーダ１７〜２５におい
てデコードされ、コラムアドレス信号Ａm〜Ａ0が指定す
るコラムアドレスのビット線の選択が行われる。
【０１３１】ここに、メモリセルアレイ２〜９から出力
されるデータＳ１〜Ｓ８及びメモリセルアレイ１０から
出力されるパリティＰＤは、ＥＯＲ演算回路５８に伝送
されると共に、メモリセルアレイ２〜９から出力される
データＳ１〜Ｓ８は、訂正回路５９に伝送される。
【０１３２】この場合において、１ビット記憶回路５５
〜５７及び不良出力番号出力回路３９の１ビット記憶回
路５５〜５７に相当する１ビット記憶回路が非活性状態
とされている場合には、訂正回路５９においては、ＡＮ
Ｄ回路１３１の出力＝ＥＯＲ演算回路５８の出力ＲＥの
論理値、ＡＮＤ回路１３２〜１３８の出力＝「０」とな
るが、この場合には、メモリセルアレイ２の出力Ｓ１は
正常データとされているので、ＥＯＲ回路１３９の出力
Ｄ１にも正常データが出力される。
【０１３３】即ち、この場合には、訂正回路５９におい
ては、メモリセルアレイ２〜９から出力されるデータＳ
１〜Ｓ８が訂正されることなしに、データＤ１〜Ｄ８と
して出力される。
【０１３４】これに対して、１ビット記憶回路５５〜５
７が活性状態とされた場合には、訂正回路５９において
は、メモリセルアレイ２〜９から出力されたデータＳ１
〜Ｓ８のうち、不良出力番号Ｐ１〜Ｐ３が指定する不良
データがＥＯＲ演算回路５８の出力ＲＥと置換され、メ
モリセルアレイ２〜９から出力されたデータＳ１〜Ｓ８
の訂正が行われる。
【０１３５】また、不良出力番号出力回路３９の１ビッ
ト記憶回路５５〜５７に相当する１ビット記憶回路が活
性状態とされている場合には、訂正回路５９において
は、メモリセルアレイ２〜９から出力されたデータＳ１
〜Ｓ８のうち、不良出力番号Ｑ１〜Ｑ３が指定する不良
データがＥＯＲ演算回路５８の出力ＲＥと置換され、メ
モリセルアレイ２〜９から出力されたデータＳ１〜Ｓ８
の訂正が行われる。
【０１３６】ここに、本実施例においては、１ビット記
憶回路４４及び不良出力番号出力回路３９の１ビット記
憶回路４４に相当する１ビット記憶回路を有効とする場
合には、メモリセルアレイ２〜９について、１／１６の
アドレス領域の２個を不良救済領域として設定すること
ができる。
【０１３７】また、１ビット記憶回路４４及び不良出力
番号出力回路３９の１ビット記憶回路４４に相当する１
ビット記憶回路を無効とする場合には、メモリセルアレ
イ２〜９について、１／８のアドレス領域の２個を不良
救済領域として設定することができる。
【０１３８】そこで、たとえば、図３０に示すように、
メモリセルアレイ２のアドレス領域２1及びメモリセル
アレイ３のアドレス領域３2に、それぞれ、不良セル１
４８、１４９が存在する場合においても、これを救済す
ることができる。
【０１３９】即ち、このような場合には、１ビット記憶
回路４４を有効にし、アドレス記憶回路４０において
は、１ビット記憶回路４１〜４４に「０」を記憶させ、
不良出力番号記憶回路５４においては、１ビット記憶回
路５５〜５７に「０」を記憶させる。これによって、不
良セル１４８の救済が可能となる。
【０１４０】また、不良出力番号出力回路３９において
は、１ビット記憶回路４１〜４３に相当する１ビット記
憶回路に「０」を記憶させ、１ビット記憶回路４４に相
当する１ビット記憶回路に「１」を記憶させ、１ビット
記憶回路５５、５６に相当する不良出力番号記憶回路に
「０」を記憶させ、１ビット記憶回路５７に相当する不
良出力番号記憶回路に「１」を記憶させる。これによっ
て、不良セル１４９の救済が可能となる。
【０１４１】また、例えば、図３１に示すように、メモ
リセルアレイ２のアドレス領域２1、２2及びメモリセル
アレイ３のアドレス領域３3、３4に、それぞれ、不良セ
ル１５０、１５１、１５２、１５３が存在する場合にお
いても、これを救済することができる。
【０１４２】即ち、このような場合には、１ビット記憶
回路４４を無効にし、アドレス記憶回路４０において
は、１ビット記憶回路４１〜４３に「０」を記憶させ、
不良出力番号記憶回路５４においては、１ビット記憶回
路５５〜５７に「０」を記憶させる。これによって、不
良セル１５０、１５１の救済が可能となる。
【０１４３】また、不良出力番号出力回路３９において
は、１ビット記憶回路４４に相当する１ビット記憶回路
を無効にし、１ビット記憶回路４１、４２に相当する１
ビット記憶回路に「０」を記憶させ、１ビット記憶回路
４３に相当する１ビット記憶回路に「１」を記憶させ、
１ビット記憶回路５５、５６に相当する不良出力番号記
憶回路に「０」を記憶させ、１ビット記憶回路５７に相
当する不良出力番号記憶回路に「１」を記憶させる。こ
れによって、不良セル１５２、１５３の救済が可能とな
る。
【０１４４】このように、本実施例によれば、冗長回路
３５は、プログラムにより、メモリセルアレイ２〜９に
ついて、１／１６又は１／８のアドレス領域を不良救済
領域と設定することができるように構成したことによ
り、不良セルの位置に応じた不良救済領域を設定し、全
ての不良セルを救済できる場合が多くなるので、不良セ
ルの救済確率が高まり、製造歩留りの向上を図ることが
できる。
【０１４５】なお、上述の実施例においては、１ビット
記憶回路４４及び不良出力番号出力回路３９の１ビット
記憶回路４４に相当する１ビット記憶回路を無効にする
ことができるようにした場合について説明したが、この
代わりに、１ビット記憶回路４１、４２及び不良出力番
号出力回路３９の１ビット記憶回路４１、４２に相当す
る１ビット記憶回路、あるいは、１ビット記憶回路４１
〜４３及び不良出力番号出力回路３９の１ビット記憶回
路４１〜４３に相当する１ビット記憶回路を無効にする
ことができるように構成することもできる。
【０１４６】
【発明の効果】以上のように、本発明においては、冗長
回路は不良救済領域の規模をプログラムにより可変でき
るように構成するとしたことにより、不良セルの位置に
応じた不良救済領域を設定し、全ての不良セルを救済で
きる場合が多くなるので、不良セルの救済確率が高ま
り、製造歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の要部を示すブロック図であ
る。
【図２】本発明の一実施例の一部分をより詳しく示す回
路図である。
【図３】本発明の一実施例を構成する冗長回路の一方の
不良出力番号出力回路のアドレス記憶回路の無効とされ
ることがない１ビット記憶回路の１個の構成を示す回路
図である。
【図４】図３に示す１ビット記憶回路の動作を説明する
ための回路図である。
【図５】図３に示す１ビット記憶回路の動作を説明する
ための回路図である。
【図６】図３に示す１ビット記憶回路の動作を説明する
ための回路図である。
【図７】本発明の一実施例を構成する冗長回路の一方の
不良出力番号出力回路のアドレス記憶回路の無効とされ
る場合がある１ビット記憶回路及び有効ビット設定回路
の１ビット記憶回路の構成を示す回路図である。
【図８】本発明の一実施例を構成する冗長回路の一方の
不良出力番号出力回路のアドレス記憶回路の無効とされ
る場合がある１ビット記憶回路及び有効ビット設定回路
の１ビット記憶回路（図７に示す１ビット記憶回路）の
動作を説明するための回路図である。
【図９】本発明の一実施例を構成する冗長回路の一方の
不良出力番号出力回路のアドレス記憶回路の無効とされ
る場合がある１ビット記憶回路及び有効ビット設定回路
の１ビット記憶回路（図７に示す１ビット記憶回路）の
動作を説明するための回路図である。
【図１０】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路のアドレス記憶回路の無効とさ
れる場合がある１ビット記憶回路及び有効ビット設定回
路の１ビット記憶回路（図７に示す１ビット記憶回路）
の動作を説明するための回路図である。
【図１１】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路のアドレス記憶回路の無効とさ
れる場合がある１ビット記憶回路及び有効ビット設定回
路の１ビット記憶回路（図７に示す１ビット記憶回路）
の動作を説明するための回路図である。
【図１２】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路のアドレス記憶回路の無効とさ
れる場合がある１ビット記憶回路及び有効ビット設定回
路の１ビット記憶回路の他の構成例を示す回路図であ
る。
【図１３】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路のアドレス記憶回路の無効とさ
れる場合がある１ビット記憶回路及び有効ビット設定回
路の１ビット記憶回路の他の構成例（図１２に示す１ビ
ット記憶回路）の動作を説明するための回路図である。
【図１４】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路のアドレス記憶回路の無効とさ
れる場合がある１ビット記憶回路及び有効ビット設定回
路の１ビット記憶回路の他の構成例（図１２に示す１ビ
ット記憶回路）の動作を説明するための回路図である。
【図１５】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路のアドレス記憶回路の無効とさ
れる場合がある１ビット記憶回路及び有効ビット設定回
路の１ビット記憶回路の他の構成例（図１２に示す１ビ
ット記憶回路）の動作を説明するための回路図である。
【図１６】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路のアドレス記憶回路の無効とさ
れる場合がある１ビット記憶回路及び有効ビット設定回
路の１ビット記憶回路の他の構成例（図１２に示す１ビ
ット記憶回路）の動作を説明するための回路図である。
【図１７】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路の不良出力番号記憶回路の１個
の１ビット記憶回路の構成を示す回路図である。
【図１８】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路の不良出力番号記憶回路の１個
の１ビット記憶回路（図１７に示す１ビット記憶回路）
の動作を説明するための回路図である。
【図１９】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路の不良出力番号記憶回路の１個
の１ビット記憶回路（図１７に示す１ビット記憶回路）
の動作を説明するための回路図である。
【図２０】本発明の一実施例を構成する冗長回路の一方
の不良出力番号出力回路の不良出力番号記憶回路の１個
の１ビット記憶回路（図１７に示す１ビット記憶回路）
の動作を説明するための回路図である。
【図２１】本発明の一実施例を構成する冗長回路のＥＯ
Ｒ演算回路の構成を示す回路図である。
【図２２】本発明の一実施例を構成する冗長回路のＥＯ
Ｒ演算回路を構成するＥＯＲ回路の構成を示す回路図で
ある。
【図２３】本発明の一実施例を構成する冗長回路の訂正
回路の構成を示す回路図である。
【図２４】本発明の一実施例を構成する冗長回路の訂正
回路の動作を説明するための回路図である。
【図２５】本発明の一実施例を構成する冗長回路の訂正
回路の動作を説明するための回路図である。
【図２６】本発明の一実施例を構成する冗長回路の訂正
回路の動作を説明するための回路図である。
【図２７】本発明の一実施例を構成する冗長回路の訂正
回路の動作を説明するための回路図である。
【図２８】本発明の一実施例を構成する冗長回路の訂正
回路の動作を説明するための回路図である。
【図２９】本発明の一実施例を構成する冗長回路の訂正
回路の動作を説明するための回路図である。
【図３０】本発明の一実施例の作用、効果を説明するた
めの図である。
【図３１】本発明の一実施例の作用、効果を説明するた
めの図である。
【符号の説明】
（図１） １７〜２５ コラムデコーダ ２６〜３４ センスアンプ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】互いに同一アドレスのメモリセルを有する
    複数のメモリセルアレイを設けると共に、不良セルを有
    するメモリセルアレイに、不良セルが含まれるように、
    アドレス信号の一部ビットにより指定される不良救済領
    域を設定し、この不良救済領域内のアドレスを指定する
    アドレス信号が入力された場合、パリティを使用した不
    良セルの救済を行う冗長回路を設けてなる半導体記憶装
    置において、前記冗長回路は、前記不良救済領域の規模
    をプログラムにより可変できるように構成されているこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】前記冗長回路は、前記不良救済領域のアド
    レスを記憶するアドレス記憶回路と、このアドレス記憶
    回路が記憶するアドレスと、外部から供給されるアドレ
    ス信号のうち、前記アドレス記憶回路が記憶するアドレ
    スに対応するビットのアドレス信号が指定するアドレス
    とを比較するアドレス比較回路と、前記アドレス記憶回
    路に記憶させるアドレスの有効ビットを設定する有効ビ
    ット設定回路と、前記複数のメモリセルアレイから出力
    されるデータのうち、不良データの番号を示す不良出力
    番号を記憶する不良出力番号記憶回路とを有し、前記ア
    ドレス記憶回路が記憶するアドレスと、前記外部から供
    給されるアドレス信号のうち、前記アドレス記憶回路が
    記憶するアドレスに対応するビットのアドレス信号が指
    定するアドレスとが一致した場合には、前記不良出力番
    号記憶回路から前記不良出力番号を出力する複数の不良
    出力番号出力回路と、前記複数のメモリセルアレイから
    出力されるデータ及び対応するパリティについて、排他
    的論理和演算を行う排他的論理和演算回路と、前記複数
    のメモリセルアレイから出力されるデータのうち、前記
    不良出力番号出力回路から出力される前記不良出力番号
    が示す不良データを前記排他的論理和演算回路から出力
    されるデータに置換して、前記複数のメモリセルアレイ
    から出力されるデータを訂正する訂正回路とを設けて構
    成されていることを特徴とする請求項１記載の半導体記
    憶装置。
  3. 【請求項３】前記有効ビット設定回路は、前記アドレス
    比較回路から出力される各ビットのアドレスの比較結果
    信号のうち、一部のビットのアドレスの比較結果信号を
    有効又は無効とすることにより、前記アドレス記憶回路
    に記憶させるアドレスの有効ビットを設定できるように
    構成されていることを特徴とする請求項２記載の半導体
    記憶装置。
JP6307234A 1994-12-12 1994-12-12 半導体記憶装置 Withdrawn JPH08167298A (ja)

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* Cited by examiner, † Cited by third party
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KR100372248B1 (ko) * 2000-08-03 2003-02-17 삼성전자주식회사 메모리 셀 구제 장치 및 방법
JP2009110584A (ja) * 2007-10-29 2009-05-21 Elpida Memory Inc アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法

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